CN117979688A - 一种半导体结构及其制造方法 - Google Patents

Abstract

本公开实施例公开了一种半导体结构及其制造方法。半导体结构包括：衬底，衬底包括核心区域和阶梯区域；位于核心区域的至少一组有源柱堆叠结构，有源柱堆叠结构包括沿竖直方向依次堆叠分布的多个有源柱，有源柱沿第一方向延伸，第一方向与水平面平行；位于阶梯区域的至少一组位线连接线叠层结构，位线连接线叠层结构包括沿竖直方向依次堆叠分布的多条位线连接线，一条位线连接线对应电连接一个有源柱；其中，至少一条位线连接线包括倾斜区段，倾斜区段的延伸方向与水平方向之间具有夹角。本公开提供的半导体结构中位线连接线具有倾斜区段，相比于水平延伸的阶梯结构，占用面积更小，增加了空间利用率，可进一步提高集成度，且工艺简单，成本低。

Description

一种半导体结构及其制造方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

随着半导体工业的不断发展，需要越来越高集成度的半导体器件，以满足消费者对优越性能和低廉价格的需求。在二维半导体器件的制造中，通过改进处理技术或优化电路设计等，可以将平面存储单元缩放到更小的尺寸。然而，随着平面存储单元的特征尺寸接近下限，平面存储单元的存储密度也接近上限。目前，三维存储器架构可以解决平面存储单元中的存储密度限制，但三维存储器的集成度还有待进一步提高。

发明内容

有鉴于此，本公开实施例为解决背景技术中存在的技术问题而提供一种半导体结构及其制造方法。

根据本公开实施例的第一方面，提供了一种半导体结构，包括：

衬底，所述衬底包括核心区域和阶梯区域；

位于所述核心区域的至少一组有源柱堆叠结构，所述有源柱堆叠结构包括沿竖直方向依次堆叠分布的多个有源柱，所述有源柱沿第一方向延伸，所述第一方向与水平面平行；

位于所述阶梯区域的至少一组位线连接线叠层结构，所述位线连接线叠层结构包括沿竖直方向依次堆叠分布的多条位线连接线，一条所述位线连接线对应电连接一个所述有源柱；其中，

至少一条所述位线连接线包括倾斜区段，所述倾斜区段的延伸方向与水平方向之间具有夹角。

在一些实施例中，所述夹角的范围为15度至65度。

在一些实施例中，所述位线连接线还包括水平区段，所述水平区段沿第一方向延伸，所述水平区段电连接所述倾斜区段的底端和与该条位线连接线对应的所述有源柱的一端。

在一些实施例中，所述半导体结构还包括至少一个位线插塞，所述位线插塞的底端电连接所述倾斜区段的顶端。

在一些实施例中，所述核心区域上包括多组所述有源柱堆叠结构，所述阶梯区域上包括多组所述位线连接线叠层结构；

所述半导体结构还包括：

多条位线，所述位线沿第二方向延伸，所述第二方向平行于水平面且与所述第一方向相交；一条所述位线与多组所述位线连接线叠层结构中位于同一层的所述位线连接线电连接。

在一些实施例中，所述有源柱包括沟道区；所述半导体结构还包括：

至少一条字线，所述字线沿竖直方向延伸，且所述字线围绕一组所述有源柱堆叠结构中的所述沟道区。

在一些实施例中，所述半导体结构还包括至少一个电容，所述电容的一个极板电连接一个所述有源柱。

在一些实施例中，一组所述位线连接线叠层结构中的每个所述位线连接线均包括倾斜区段。

在一些实施例中，每组所述位线连接线叠层结构中相邻的所述位线连接线之间的间距与所述位线连接线的厚度的比值范围为2到4。

在一些实施例中，一组所述位线连接线叠层结构中，相邻所述位线连接线的倾斜区段之间的间距小于等于所述有源柱堆叠结构中沿竖直方向相邻的所述有源柱之间的间距。

根据本公开实施例的第二方面，提供了一种半导体结构的制造方法，包括：

提供衬底，所述衬底包括阶梯区域和核心区域；

在所述衬底上方形成材料堆叠层，所述材料堆叠层包括多个沿竖直方向依次交替堆叠的半导体层和牺牲层，所述材料堆叠层包括第一子区、第二子区和第三子区，所述第一子区与所述第二子区位于所述阶梯区域，所述第三子区位于所述核心区域；所述第二子区与所述第三子区中的所述半导体层与所述牺牲层沿水平方向延伸，所述第一子区包括倾斜面，所述倾斜面与水平面之间存在夹角；

至少对所述第一子区与所述第二子区执行刻蚀工艺，形成若干条沿第一方向延伸的第二沟槽，所述第一方向与水平面平行，从而将所述第一子区与所述第二子区中的所述材料堆叠层刻蚀为多组位线连接线待形成层堆叠结构，所述位线连接线待形成层堆叠结构包括多层位线连接线待形成层；

对所述位线连接线待形成层进行处理以形成位线连接线。

在一些实施例中，保留所述牺牲层在半导体结构中，或者，在形成所述位线连接线待形成层堆叠结构之后，且在形成所述位线连接线之前，去除所述位线连接线待形成层堆叠结构中的所述牺牲层。

在一些实施例中，当保留所述牺牲层在半导体结构中时，对所述位线连接线待形成层进行处理包括：对暴露在所述第二沟槽内的所述位线连接线待形成层的侧壁进行金属硅化处理以形成金属硅化物；当在形成所述位线连接线待形成层堆叠结构之后，且在形成所述位线连接线之前去除所述牺牲层时，所述位线连接线待形成层的侧壁全部裸露，对所述位线连接线待形成层进行处理包括：对所述位线连接线待形成层进行处理包括：对所述位线连接线待形成层的裸露侧壁进行金属硅化处理以形成金属硅化物。

在一些实施例中，提供衬底，包括：

提供基底，所述基底包括第一分区、第二分区和第三分区；

刻蚀所述第二分区与所述第三分区，使得所述第三分区的上表面低于所述第一分区的上表面，所述第二分区的上表面成为倾斜表面，所述倾斜表面的上端连接所述第一分区的上表面，下端连接所述第三分区的上表面。

在一些实施例中，在所述衬底上方形成材料堆叠层，包括：

在所述衬底上方共形地形成初始材料堆叠层，所述初始材料堆叠层包括多个沿竖直方向依次交替堆叠的半导体层与牺牲层，位于所述核心区域上方的所述初始材料堆叠层的上表面不高于所述第一分区的上表面；

对所述初始材料堆叠层进行平坦化工艺，去除位于所述第一分区上方的所述初始材料堆叠层，并使得位于所述第二分区和所述第三分区上方的所述初始材料堆叠层的上表面齐平。

在一些实施例中，所述半导体层的材料为单晶硅，所述牺牲层的材料为硅锗，所述半导体层与所述牺牲层采用外延工艺形成；或者，

所述半导体层的材料为多晶硅或铟镓锌氧化物，所述牺牲层的材料为介电层，所述半导体层与所述牺牲层采用沉积工艺形成。

在一些实施例中，在对所述第一子区与所述第二子区执行刻蚀工艺的同一步骤中刻蚀所述第三子区，形成若干沿所述第一方向延伸的第一沟槽，所述第一沟槽与所述第二沟槽连通，从而将位于所述第三子区的所述材料堆叠层刻蚀为多组有源柱堆叠结构，每组所述有源柱堆叠结构包括多层有源柱。

在一些实施例中，形成多个沿第一方向延伸的第一沟槽之后，去除所述牺牲层之前，所述方法还包括：

形成第一介质层，所述第一介质层填充所述第一沟槽并覆盖所述材料堆叠层的上表面；

对所述第三子区进行刻蚀工艺，去除所述第一沟槽内的部分所述第一介质层，形成多个第三沟槽和多个第四沟槽，多个所述第三沟槽沿第二方向排列，多个所述第四沟槽沿所述第二方向排列，所述第二方向平行于水平面且与所述第一方向相交；

去除暴露于所述第三沟槽与所述第四沟槽内的所述牺牲层，使得所述第三沟槽在所述第二方向上连通形成第一网状沟槽，所述第四沟槽在所述第二方向上连通形成第二网状沟槽；

通过所述第一网状沟槽与所述第二网状沟槽对所述半导体层执行掺杂工艺，以使暴露于所述第一网状沟槽内的所述半导体层形成源区，暴露于所述第二网状沟槽内的所述半导体层形成漏区；

形成第二介质层，填充于所述第一网状沟槽内的所述第二介质层构成第一网状支撑结构，填充于所述第二网状沟槽内的所述第二介质层构成第二网状支撑结构。

在一些实施例中，形成所述第一网状支撑结构与所述第二网状支撑结构之后，所述方法还包括：

去除所述第一网状支撑结构与所述第二网状支撑结构之间的所述第一介质层，形成多个沿所述第二方向排布的开口；

去除暴露于所述开口内的所述牺牲层，使得所述有源柱堆叠结构中的有源柱悬空。

在一些实施例中，对所述位线连接线待形成层处理形成所述位线连接线之后，所述方法还包括：

形成第四介质层，所述第四介质层填充所述位线连接线之间的间隙并覆盖所述位线连接线的上表面；

对位于所述第一沟槽内的第三介质层执行刻蚀工艺，形成沿第二方向排布的多个隔离通孔，所述第二方向平行于水平面且与所述第一方向相交，所述隔离通孔沿竖直方向延伸，且所述隔离通孔位于相邻两组所述有源柱堆叠结构之间；

采用隔离介质层填充所述隔离通孔形成多个隔离结构。

在一些实施例中，在形成多个所述隔离结构之后，所述方法还包括：

刻蚀去除相邻所述隔离结构之间的所述第三介质层形成字线通孔，所述字线通孔沿竖直方向延伸，一组所述有源柱堆叠结构中的所有有源柱的沟道区暴露于一个所述字线通孔中；

在所述字线通孔内形成包覆所述有源柱的沟道区的栅介质层与栅极，一组所述有源柱堆叠结构中的所有有源柱的栅极连接在一起形成一条字线。

在一些实施例中，在形成所述位线连接线之后，所述方法还包括：

在所述位线连接线上方形成至少一个位线插塞，一个所述位线插塞对应电连接一条所述位线连接线；

在所述位线插塞上方形成位线材料层；

刻蚀所述位线材料层，形成至少一条位线，所述位线沿第二方向延伸，所述第二方向平行于水平面且与所述第一方向相交，且一条所述位线与同一组的所述位线插塞电连接，其中，连接同一层的所述位线连接线的多个所述位线插塞定义为同一组的所述位线插塞；或者，

在形成所述位线连接线之后，所述方法还包括：

在所述位线连接线上方形成位线材料层；

刻蚀所述位线材料层，形成至少一条位线，所述位线沿所述第二方向延伸，且一条所述位线电连接位于同一层的所有所述位线连接线。

本公开实施例提供了一种半导体结构及其制造方法，包括：衬底，所述衬底包括核心区域和阶梯区域；位于所述核心区域的至少一组有源柱堆叠结构，所述有源柱堆叠结构包括沿竖直方向依次堆叠分布的多个有源柱，所述有源柱沿第一方向延伸，所述第一方向与水平面平行；位于所述阶梯区域的至少一组位线连接线叠层结构，所述位线连接线叠层结构包括沿竖直方向依次堆叠分布的多条位线连接线，一条所述位线连接线对应电连接一个所述有源柱；其中，至少一条所述位线连接线包括倾斜区段，所述倾斜区段的延伸方向与水平方向之间具有夹角。

在相关技术的三维存储器结构中，位线连接线的端部通常包括水平台阶结构，为了制备位线接触插塞，通常需要在位线连接线构成的台阶面上留出足够的空间，因此水平台阶结构占据较大的空间，这限制了三维存储器集成度的提高。本公开提供的半导体结构中的位线连接线包括具有倾斜区段的位线阶梯结构，相比于上述水平延伸的位线阶梯结构，具有倾斜区段的位线阶梯结构占用的面积更小，增加了空间利用率，可进一步提高集成度，并且制作工艺简单，且能够与现有的具有多层水平存储单元层的三维存储器的工艺流程兼容，工艺成本低。

本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。

附图说明

图1为本公开一实施例的半导体结构的三维立体示意图；

图2为本公开一实施例的半导体结构的俯视图；

图3为本公开一实施例的半导体结构沿图2中的a-a’、b-b’、c-c’、d-d’和e-e’线的垂直剖面示意图；

图4为本公开一实施例的半导体结构的制造方法的流程图；

图5至图16为本公开一实施例的半导体结构在制造过程中的结构示意图，其中，每一附图中包含沿图2中的a-a’、b-b’、c-c’、d-d’和e-e’线的垂直剖面示意图。

附图标记：

10-衬底；101-第一分区；102-第二分区；103-第三分区；104-倾斜表面；11-阶梯区域；12-核心区域；13-材料堆叠层；131-第一子区；132-第二子区；133-第三子区；14-半导体层；15-牺牲层；16-倾斜面；17-初始材料堆叠层；18-第一沟槽；19-第一介质层；20-第二沟槽；21-第三沟槽；A-第一网状沟槽；B-第二网状沟槽；241-第一网状支撑结构；242-第二网状支撑结构；25-位线连接线待形成层堆叠结构；251-位线连接线待形成层；26-有源柱堆叠结构；27-有源柱；28-第三介质层；29-位线连接线；30-第四介质层；31-隔离通孔；32-隔离结构；33-字线通孔；35-栅介质层；36-栅极；37-字线；38-位线插塞待形成结构；39-位线插塞；40-第五介质层；41-位线；42-位线连接线叠层结构；43-倾斜区段；44-水平区段；45-电容；451-第一电极层；452-电容介质层；453-第二电极层。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

本公开一实施例提供了一种半导体结构，附图1是半导体结构的三维立体示意图，附图2是半导体结构的俯视示意图，附图3是半导体结构沿附图2中的a-a’、b-b’、c-c’、d-d’和e-e’线的垂直剖面示意图。结合附图1至附图3所示，半导体结构包括：

衬底10，衬底10包括核心区域12和阶梯区域11；

位于核心区域12的多组有源柱堆叠结构26，有源柱堆叠结构26包括沿竖直方向依次堆叠分布的多个有源柱27，有源柱27沿第一方向延伸，第一方向与水平面平行；

位于阶梯区域11的多组位线连接线叠层结构42，位线连接线叠层结构42包括沿竖直方向依次堆叠分布的多条位线连接线29，一条位线连接线29对应电连接一个有源柱27；其中，

多条位线连接线29，每条位线连接线29均包括倾斜区段43，倾斜区段43的延伸方向与水平方向之间具有夹角。

上述半导体结构中的位线连接线29具有倾斜区段43，相比于传统的水平延伸的位线阶梯结构，具有倾斜区段43的位线连接线阶梯结构占用的面积更小，增加了空间利用率，可进一步提高集成度，实现更高的存储密度。

在实际操作中，衬底10例如包括但不限于单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。衬底可以是掺杂的或未掺杂的，或者在其中包含掺杂区域和未掺杂区域二者。衬底还可以包括一个或多个掺杂(n^-或p^-)区域；如果衬底包括多个掺杂区域，则这些区域可以具有相同或者不同的导电性和/或掺杂浓度。这些掺杂区域被称为“阱”，并且可以用于限定各个器件区域。在一具体实施例中，衬底10包括经掺杂或未经掺杂的硅衬底。有源柱27的材料可以包括但不限于单晶硅、多晶硅或铟镓锌的氧化物等，位线连接线29的材料可以包括导电材料，例如金属硅化物材料。

在一些实施例中，每组位线连接线叠层结构42中相邻的位线连接线29之间的间距与位线连接线29的厚度的比值范围为2到4。相邻的位线连接线29距离过近，容易产生相互串扰，相邻的位线连接线29距离过远会降低位线连接线29的密度，上述数值范围能够兼顾相互串扰和位线连接线29密度的问题。

在一些实施例中，一组位线连接线叠层结构42中，相邻位线连接线29的倾斜区段43之间的间距小于等于有源柱堆叠结构26中沿竖直方向相邻的有源柱27之间的间距。

相邻的位线连接线29的倾斜区段43之间的间距小于相邻有源柱27之间的间距，能够使得位线连接线29远离有源柱27的端部在水平面上排布更加密集，最终使得位线41之间的间距减小，实现更加密集的排布。

本实施例中，水平面是指衬底10所在平面。

在一些实施例中，夹角的范围为15度至65度，包括端点值，例如27度、35度、45度、55度或60度。

当夹角的角度小于15度时，位线连接线29的倾斜区段43的坡度比较平缓，导致位线连接线29阶梯区域占据的面积较大，不利于集成度的提高；当夹角的角度大于65度时，位线连接线29的倾斜区段43的坡度较大，倾斜区段43与水平区段44连接处比较陡峭，容易导致尖端放电，进而引起击穿现象，从而影响半导体器件的性能。因此，在一些更具体的实施方式中，夹角的角度可以为20度至45度，包括端点值，以使得位线连接线29的倾斜区段43在水平面上的投影具有足够的面积，便于与后续形成的位线插塞形成良好的连接，同时兼顾性能和集成度的提高。

在一些实施例中，参见附图3，沿远离有源柱27的方向，倾斜区段43的高度逐渐抬升。

这里，倾斜区段43的高度逐渐抬升，以便于工艺的制备，应当理解的是，沿远离有源柱27的方向，倾斜区段43的高度也可以逐渐下降，最终位线41可设置于位线连接线29的下方。

在一些实施例中，参见附图3，位线连接线29还包括水平区段44，水平区段44沿第一方向延伸，水平区段44电连接倾斜区段43的底端和与该条位线连接线29对应的有源柱27的一端。

在一些实施例中，参见附图3，半导体结构还包括：

多个位线插塞39，一个位线插塞39的底端电连接一条位线连接线29的倾斜区段43的顶端。

位线插塞39可以将具有倾斜区段43的位线连接线29引出至半导体器件的表面，便于后续将位线连接线29连接至外部控制电路。

在实际操作中，位线插塞39的材料可以包括导电材料，其中位线插塞39的材料与位线连接线29的材料可以相同也可以不同，在一些具体的实施例中，位线连接线29和位线插塞39的材料均可以为金属硅化物，材料相同，接触电阻较小，有利于提升半导体器件的性能。

在一些实施例中，参见附图1和附图3，半导体结构还包括：

多条位线41，位线41沿第二方向延伸，第二方向平行于水平面且与第一方向相交；一条位线41与多组位线连接线叠层结构42中位于同一层的位线连接线29电连接。

在一些具体实施方式中，第二方向与第一方向垂直。

位线41将位于同一层的位线连接线29连接在一起引出，后续连接至外部控制电路，能够实现同时对多个存储单元进行控制。这里位于同一层的位线连接线29定义为通过同一层半导体层14图形化获得的所有位线连接线29。

在实际操作中，位线41可以包括导电材料，例如金属、含碳材料或金属氮化物等，具体的，例如包括但不限于钨、铜、石墨烯或氮化钛等。

在一些实施例中，参见附图3，有源柱27包括沟道区(图中未示出)；半导体结构还包括：多条字线37，字线37沿竖直方向延伸，且一条字线37围绕一组有源柱堆叠结构26中的沟道区。

形成的字线37与沟道区共同构成晶体管，字线37可作为晶体管的栅极提供驱动。单条字线37沿竖直方向延伸，围绕一组有源柱堆叠结构26中的每个有源柱27的沟道区，能够对多个晶体管提供控制。

在实际操作中，字线37与沟道区之间可以设置栅介质层35。栅介质层35的材料可以包括氧化硅、高k介电材料或它们的组合，字线37的材料可以包括多晶硅和/或金属电极(比如钨)等。在一些实施例中，还可以在栅介质层35与字线材料层之间形成一层阻挡层以防止字线材料的扩散，阻挡层的材料例如可以为氮化钛。

在一些实施例中，参见附图3，半导体结构还包括：第一网状支撑结构241和第二网状支撑结构242，字线37位于第一网状支撑结构241与第二网状支撑结构242之间；有源柱27还包括源区(图中未示出)与漏区(图中未示出)，第一网状支撑结构241围绕至少一组有源柱堆叠结构26中的源区，第二网状支撑结构242围绕至少一组有源柱堆叠结构26中的漏区。

第一网状支撑结构241与第二网状支撑结构242在制造半导体结构的工艺中，对横向延伸的悬空有源柱27以及与有源柱27为连续结构的悬空位线连接线29提供有效的支撑作用，从而方便工艺中对有源柱27的掺杂、形成包围字线37以及位线连接线29金属硅化物反应的顺利执行，防止在制造过程中出现倒塌或者断裂等现象，显著提高了半导体结构在制造过程中的稳定性。

在实际操作中，第一网状支撑结构241和第二网状支撑结构242的材料可以包括绝缘材料，例如氧化物、氮化物或氮氧化物，在一具体的实施例中，其材料可以为氮化硅。

第一网状支撑结构241和第二网状支撑结构242分别位于源区和漏区，在对有源柱27起到有效的支撑作用的同时，不会对在有源柱27上的沟道区上形成字线37产生影响。

在一些其他实施例中，参见附图3，半导体结构还包括至少一个电容45，电容45的一个极板电连接一个有源柱27。

电容45包括第一电极层451、电容介质层452以及第二电极层453。单个电容45与对应的有源柱27内的晶体管共同构成一个存储单元。这里，电容45可以为桶状电容或者柱状电容，桶状电容沿垂直于衬底所在平面方向堆叠在有源柱27上，柱状电容包裹有源柱27。

在第一方向上，一组有源柱堆叠结构26中的一条有源柱27连接一组位线连接线叠层结构42中位于同层的位线连接线29，因而在垂直衬底10所在平面方向上，有源柱堆叠结构26中有源柱27的条数与位线连接线叠层结构42中位线连接线29的条数对应。在第二方向上，有源柱堆叠结构26的组数与位线连接线叠层结构42的组数对应。字线37的条数与有源柱堆叠结构26的组数对应。位线41的条数与一组或多组有源柱堆叠结构26中有源柱27的条数对应。因而，一些实施例中，半导体结构还可以包括一组有源柱堆叠结构26，对应一组位线连接线叠层结构42，一条字线37与多条位线41。上述第一方向与水平面平行，其中，水平面指衬底10所在平面，上述第二方向平行于水平面且与第一方向相交。在一些具体的实施例中，第二方向与第一方向垂直。

一些实施例中，一组位线连接线叠层结构42中，也可以部分数目条位线连接线29包括倾斜区段43。

公开实施例还提供了一种半导体结构的制造方法，具体请参见附图4，如图所示，方法包括：

步骤101：提供衬底10，衬底10包括阶梯区域11和核心区域12；

步骤102：在衬底10上方形成材料堆叠层13，材料堆叠层13包括多个沿竖直方向依次交替堆叠的半导体层14和牺牲层15，材料堆叠层13包括第一子区131、第二子区132和第三子区133，第一子区131与第二子区132位于阶梯区域11，第三子区133位于核心区域12；第二子区132与第三子区133中的半导体层14与牺牲层15沿水平方向延伸，第一子区131包括倾斜面16，倾斜面16与水平面之间存在夹角；

步骤103：至少对第一子区131与第二子区132执行刻蚀工艺，形成若干条沿第一方向延伸的第二沟槽20，第一方向与水平面平行，从而将第一子区131与第二子区132中的材料堆叠层13刻蚀为多组位线连接线待形成层堆叠结构25，位线连接线待形成层堆叠结构25包括多层位线连接线待形成层251；

步骤104：对位线连接线待形成层251进行处理以形成位线连接线29。

下面结合具体实施例对本公开提供的半导体结构的制造方法再作进一步详细的说明。

首先，执行步骤101，参见附图5，提供衬底10，衬底10包括阶梯区域11和核心区域12。

这里，阶梯区域11为后续形成台阶状位线的区域，核心区域12为后续形成存储单元的区域，例如晶体管和电容。

在一些实施例中，参见附图5，衬底10可以通过以下方法制备。具体的，提供衬底10，包括：提供基底(图中未示出)，基底包括第一分区101、第二分区102和第三分区103；刻蚀第二分区102与第三分区103，使得第三分区103的上表面低于第一分区101的上表面，第二分区102的上表面成为倾斜表面104，倾斜表面104上端连接第一分区101的上表面，下端连接第三分区103的上表面。

这里基底可以为具有水平表面的基体材料，例如，基底包括但不限于单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。在一具体实施例中，基底为经掺杂或未经掺杂的硅衬底。刻蚀基底的第二分区102与第三分区103可以采用干法刻蚀或湿法刻蚀工艺，例如等离子体刻蚀工艺、化学机械研磨工艺(CMP)等。

通过将基底部分刻蚀形成具有倾斜面的阶梯区域11和核心区域12的衬底，为后续在衬底10上共形地形成具有斜坡区域的初始材料堆叠层17提供基础结构。

接下来，执行步骤102，参见附图7，在衬底10上方形成材料堆叠层13，材料堆叠层13包括多个沿竖直方向依次交替堆叠的半导体层14和牺牲层15，材料堆叠层13包括第一子区131、第二子区132和第三子区133，第一子区131与第二子区132位于所述阶梯区域11，第三子区133位于核心区域12；第二子区132与第三子区133中的半导体层14与牺牲层15沿水平方向延伸，第一子区131包括倾斜面16，倾斜面16与水平面之间存在夹角。

在一些实施例中，第一子区131包括的倾斜面16与水平面之间的夹角的范围为15度至65度，包括端点值。

当夹角的角度小于15度时，倾斜面16的坡度比较平缓，后续通过刻蚀第一子区131形成的具有倾斜区段的位线连接线29结构中阶梯区域占据的面积较大，不利于集成度的提高。当夹角的角度大于65度时，第一子区131与第二子区132的连接处比较陡峭，后续形成的位线连接线29在上述连接处容易导致尖端放电，进而引起击穿现象，从而影响半导体器件的性能。因此，在一些更具体的实施方式中，上述夹角的角度可以为20度至45度，包括端点值，以使得刻蚀第一子区131后形成的位线连接线29的倾斜区段在水平面上的投影具有足够的面积，便于后续形成连接良好的位线插塞39，同时兼顾性能和集成度的提高。

在实际操作中，夹角的大小控制可以通过增大或减小等离子源与承载基底的基台之间的偏置电压，改变等离子单向性来实现；或者，通过选择刻蚀气体和/或工艺条件，使得刻蚀副产物附着在倾斜表面，从而在刻蚀过程中对其进行保护来实现。

在一些实施方式中，参见附图6和附图7，在衬底10上方形成材料堆叠层13的具体步骤，可以包括：在衬底10上方共形地形成初始材料堆叠层17，初始材料堆叠层17包括多个沿竖直方向依次交替堆叠的半导体层14与牺牲层15，位于核心区域12上方的初始材料堆叠层17的上表面不高于第一分区101的上表面(参见附图6)；对初始材料堆叠层17进行平坦化工艺，去除位于第一分区101上方的初始材料堆叠层17，并使得位于第二分区102和第三分区103上方的初始材料堆叠层17的上表面齐平(参见附图7)。

通过提供具有阶梯区域11的衬底10，采用共形的方式沉积形成初始材料堆叠层17，可以一次性形成具有斜坡区域和水平延伸区域的材料堆叠层，不需要单独将水平延伸区域和斜坡区域的材料堆叠层分别生长，简化了工艺，且一次性形成的材料堆叠层在各分区的连接更牢固，不易发生脱落或断裂，其次，一次性形成的材料堆叠层各分区的特性差异小，不易对半导体器件的性能产生不利影响。

在实际操作中，初始材料堆叠层17可以采用外延生长工艺形成，其中，半导体层14的材料可以包括但不仅限于单晶硅，牺牲层15的材料可以包括但不仅限于硅锗。对初始材料堆叠层17进行平坦化工艺可以采用例如化学机械研磨工艺(CMP)。

在形成半导体层14与牺牲层15时，由于第二分区102的上表面为倾斜表面104，在形成牺牲层15时，位于倾斜表面104上的牺牲层15的厚度将小于等于位于第二子区132和第三子区133表面的牺牲层15的厚度，这将导致后续形成的结构中，相邻的位线连接线29之间的间距小于等于有源柱27之间的间距。相邻的位线连接线29的倾斜区段43之间的间距小于相邻有源柱27之间的间距，能够使得位线连接线29远离有源柱27的端部在水平面上排布更加密集，最终使得位线41之间的间距减小，实现更加密集的排布。

需要说明的是，在本公开实施例的附图中，仅示意性的示出了一定数量的半导体层14和牺牲层15堆叠形成材料堆叠层。在实际操作中，材料堆叠层的实际层数不受本公开实施例中附图所示数量的限制，具体的，材料堆叠层的层数可设置为不小于24层，例如：24层、48层、64层、128层、256层等。但不限于此，材料堆叠层的层数还可以为更多或更少的数值，在此不做具体限制，实际操作中，可根据需求灵活确定。

此外，交替堆叠的半导体层14与牺牲层15可以为单层半导体层与单层牺牲层依次交替堆叠、多层半导体层与单层牺牲层依次交替堆叠、单层半导体层与多层牺牲层依次交替堆叠或多层半导体层与多层牺牲层依次交替堆叠中的一种或多种组合，在此不作具体限制。

接下来，执行步骤103，参见附图10，至少对第一子区131与第二子区132执行刻蚀工艺，形成若干条沿第一方向延伸的第二沟槽20，第一方向与水平面平行，从而将第一子区131与第二子区132中的材料堆叠层13刻蚀为多组位线连接线待形成层堆叠结构25；位线连接线待形成层堆叠结构25包括多层位线连接线待形成层251。

在一些实施例中，首先参见附图8和附图9，在形成第二沟槽20之前，方法还包括：对第三子区133执行刻蚀工艺，形成若干沿第一方向延伸的第一沟槽18，从而将位于第三子区133的半导体层14刻蚀为多组有源柱堆叠结构26(参见附图8)；去除牺牲层15(参见附图9)。

通过刻蚀形成第一沟槽18将半导体层14刻蚀为多个沿第一方向延伸的半导体柱，为后续形成横向晶体管提供有源区，此外，后续制造步骤中利用第一沟槽18的开口来去除牺牲层15，不需进行其他额外的步骤，使得工艺流程更加简单。

在实际操作中，刻蚀第三子区133形成第一沟槽18，可以采用各向异性刻蚀工艺，例如等离子体刻蚀工艺形成。去除牺牲层15可以采用湿法刻蚀工艺，例如采用酸性溶液腐蚀去除。

在一些具体的实施例中，参见附图8，形成多个沿第一方向延伸的第一沟槽18之后，去除牺牲层15之前，方法还包括：形成第一介质层19，第一介质层19填充第一沟槽18并覆盖材料堆叠层13的上表面；对第三子区133进行刻蚀工艺，去除第一沟槽18内的部分第一介质层19，形成多个第三沟槽21和多个第四沟槽(第四沟槽与第三沟槽21平行对称分布，与附图8中d-d’方向剖面示意图中示出的第三沟槽21具有类似结构，所以未在图中重复示出)，多个第三沟槽21沿第二方向排列，多个第四沟槽沿第二方向排列，第二方向平行于水平面且与第一方向相交；去除暴露于第三沟槽21与第四沟槽内的牺牲层15，使得第三沟槽21在第二方向上连通形成第一网状沟槽A，第四沟槽在第二方向上连通形成第二网状沟槽B；通过第一网状沟槽A与第二网状沟槽B对半导体层14执行掺杂工艺，以使暴露于第一网状沟槽A内的半导体层14形成源区(图中未示出)，暴露于第二网状沟槽B内的半导体层14形成漏区(图中未示出)；形成第二介质层，填充于第一网状沟槽A内的第二介质层构成第一网状支撑结构241，填充于第二网状沟槽B内的第二介质层构成第二网状支撑结构242。

在一些具体实施方式中，第二方向与第一方向垂直。

在去除牺牲层15之前形成第一网状支撑结构241和第二网状支撑结构242，使得后续去除牺牲层15之后，对横向延伸的悬空有源柱27以及与有源柱27为连续结构的悬空位线连接线待形成层251提供有效的支撑作用，从而方便后续工艺中对有源柱27的掺杂、形成包围字线37以及位线连接线29金属硅化物反应的顺利执行，防止在制造过程中出现倒塌或者断裂等现象，显著提高了半导体结构在制造过程中的稳定性。

在实际操作中，形成第一介质层19和第二介质层的工艺可采用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种，其中，第一介质层19和第二介质层的材料可以包括绝缘材料，例如氧化物、氮化物或氮氧化物等，在一些具体的实施例中，第一介质层19的材料可以为氧化硅，第二介质层的材料可以为氮化硅。刻蚀第三子区133形成多个第三沟槽21与多个第四沟槽可以采用各向异性刻蚀工艺，例如等离子体刻蚀工艺形成。去除暴露于第三沟槽21与第四沟槽内的牺牲层15可以采用湿法刻蚀工艺，例如采用酸性溶液腐蚀去除。

在形成上述第一网状支撑结构241和第二网状支撑结构242之后，参见附图9，去除第一网状支撑结构241与第二网状支撑结构242之间的第一介质层19，形成多个沿第二方向排布的开口；去除暴露于开口内的牺牲层15，使得有源柱堆叠结构26中的有源柱27悬空。

利用去除第一介质层19后形成的开口来去除牺牲层15，不用再额外进行开槽的步骤，因此，简化了工艺，降低了成本。

在实际操作中，去除第一介质层19可以采用干法刻蚀，如等离子体刻蚀，或湿法刻蚀工艺。去除牺牲层15可以采用湿法刻蚀工艺，例如采用酸性溶液腐蚀去除。

在去除牺牲层15之后，参见附图10，对第一子区131与第二子区132执行刻蚀工艺，形成多个沿第一方向延伸的第二沟槽20，包括：形成第三介质层28，第三介质层28填充第一沟槽18、相邻半导体层14之间的间隙并覆盖半导体层14的上表面；刻蚀第一子区131和第二子区132中的半导体层14与第三介质层28，形成多个沿第一方向延伸的第二沟槽20，第二沟槽20与第一沟槽18连通，从而将第一子区131和第二子区132中的半导体层14刻蚀为多组位线连接线待形成层堆叠结构25，其中，位线连接线待形成层251的侧面从第二沟槽20中暴露。

通过刻蚀工艺将半导体层14刻蚀为条状的位线连接线待形成层251，同时使得位线连接线待形成层251的侧面暴露，后续可通过暴露的侧面对位线连接线待形成层251进行处理，形成位线连接线29，可以省去单独暴露位线连接线待形成层251的工艺，简化了工艺流程。

在实际操作中，形成第三介质层28的工艺可采用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种，其中，第三介质层28的材料可以包括绝缘材料，例如氧化物、氮化物或氮氧化物等，在一具体的实施例中，第三介质层28的材料可以为氧化硅。刻蚀第一子区131和第二子区132中的半导体层14与第三介质层28形成第二沟槽20可以采用各向异性刻蚀工艺，例如等离子体刻蚀工艺形成。

在一些其他实施方式中，在形成第二沟槽20之后，参见附图11，方法还包括：去除位于第一子区131与第二子区132内的第三介质层28，暴露位线连接线待形成层251。

在该实施方式中，不满足于位线连接线待形成层251仅有侧壁暴露，进一步将位线连接线待形成层251上表面、下表面以及一个端面也使其暴露，由于暴露的表面更多，在后续对位线连接线待形成层251进行金属硅化处理工艺时，能够提高金属硅化处理的效果，进而降低形成的位线连接线29的电阻，从而提高半导体器件的性能。

在实际操作中，去除第三介质层28可以采用湿法刻蚀等工艺去除。

最后，执行步骤104，参见附图12，对位线连接线待形成层251进行处理以形成位线连接线29。

具体地，包括：在位线连接线待形成层251暴露的表面上形成金属层(图中未示出)；进行第一次热处理工艺，以在位线连接线待形成层251上形成第一金属半导体化合物；去除未反应的金属层；进行第二次热处理工艺，以在位线连接线待形成层251上形成第二金属半导体化合物；其中，第二次热处理工艺的处理温度大于第一次热处理工艺的处理温度。

通过多次热处理工艺和控制热处理的温度，先形成具有高阻值的金属硅化物，再进一步处理形成低阻值的金属硅化物，最终实现电阻更低的位线连接线29的制造，且位线连接线29具有倾斜区段，相比于传统的水平延伸的位线连接线阶梯结构，具有倾斜区段的位线连接线阶梯结构占用的面积更小，增加了空间利用率，进一步提高了集成度。

在实际操作中，金属层的材料可以包括Ti、Co、Ni、Pt等中的一种或多种，在一具体的实施例中，金属层的材料可以为Ti，形成低阻值的金属硅化物作为位线的具体步骤为：首先，在位线连接线待形成层251暴露的表面沉积一层Ti薄膜，接着，再淀积一层TiN薄膜覆盖在Ti薄膜上，淀积TiN薄膜的目的是防止Ti在快速热退火处理时流动；接下来，进行第一次热处理，第一次热处理的温度范围可以为450℃～650℃，包括端点值，例如480℃、500℃、550℃或600℃等，金属Ti与位线连接线待形成层反应形成高阻态的金属硅化物Ti₂Si，接着，可以利用选择性湿法刻蚀去除表面的TiN薄膜和没有反应的Ti薄膜；然后，进行第二次热处理，第二次热处理的温度可以在750℃以上，包括端点值，比如，800℃、850℃、900℃或高达950℃，可以将高阻态金属硅化物Ti₂Si转化为低阻的金属硅化物TiSi₂，金属硅化物TiSi₂的热力学特性很好，非常稳定。

可以理解的是，当金属层的材料选择不同时，金属硅化处理步骤与上述步骤类似，但第一次热处理和第二次热处理的温度范围选择不同，例如，当金属层的材料为Co时，第一次热处理的温度范围可以为300℃～370℃，包括端点值，第二次热处理的温度范围可以为500℃以上，包括端点值，比如700℃。

在一些实施例中，对位线连接线待形成层251处理形成位线连接线29之后，参见附图12，方法还包括：形成第四介质层30，第四介质层30填充位线连接线29之间的间隙并覆盖位线连接线29的上表面；对位于第一沟槽18内的第三介质层28执行刻蚀工艺，形成沿第二方向排布的多个隔离通孔31，第二方向平行于水平面且与第一方向相交，隔离通孔31沿竖直方向延伸，且隔离通孔31位于相邻两组有源柱堆叠结构26之间；采用隔离介质层填充隔离通孔31形成多个隔离结构32。

在一些具体实施方式中，第二方向与第一方向垂直。

形成的隔离结构32可作为后续工艺中形成的字线37的绝缘隔离，进而缓解和降低字线37之间短路的可能性，降低了器件的不良率，从而提高半导体器件的性能稳定性与寿命。

在实际操作中，形成第四介质层30和采用隔离介质层填充隔离通孔31的工艺可采用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种，其中，第四介质层30和隔离介质层的材料可以包括绝缘材料，例如氧化物、氮化物或氮氧化物等，在一具体的实施例中，第四介质层30的材料可以为氧化硅，隔离介质层的材料可以为氮化硅。刻蚀第三介质层28形成隔离通孔31可以采用各向异性刻蚀工艺，例如等离子体刻蚀工艺形成。

在一些实施例中，在形成多个隔离结构32之后，参见附图13，方法还包括：刻蚀去除相邻隔离结构32之间的第三介质层28形成字线通孔33，字线通孔33沿竖直方向延伸，一组有源柱堆叠结构26中的所有有源柱27的沟道区暴露于一个字线通孔33中；

在字线通孔33内形成包覆有源柱27的沟道区的栅介质层35与栅极36，一组有源柱堆叠结构26中的所有有源柱27的栅极36连接在一起形成一条字线37。

形成的栅极36与沟道区共同构成晶体管，一组有源柱堆叠结构26中的所有有源柱27的栅极36连接在一起形成一条字线37单条字线37沿竖直方向延伸，能够对一组有源柱堆叠结构26中的多个晶体管提供驱动。

在实际操作中，可采用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种，沉积栅介质层材料和栅极材料层，其中栅介质层35的材料可以包括氧化硅、高k介电材料或它们的组合，栅极36的材料可以包括多晶硅和/或金属电极(比如钨)等。在一些实施例中，可以在栅介质层35与栅极36之间形成一层阻挡层以防止字线材料的扩散，阻挡层的材料例如可以为氮化钛。

在一些实施例中，在形成字线37之后，参见附图14和附图15，在形成位线连接线29之后，方法还包括：在位线连接线29上方形成多个位线插塞39，一个位线插塞39对应电连接一条位线连接线29。

具体的，如附图14至附图15所示，先形成插塞材料层，刻蚀插塞材料层形成多个位线插塞待形成结构38，每一位线插塞待形成结构38的底端对应连接一条位线连接线29(参见附图14)；在位线插塞待形成结构38上形成金属层；进行第三次热处理工艺，以在位线插塞待形成结构38上形成第三金属半导体化合物；去除未反应的金属层；进行第四次热处理工艺，在位线插塞待形成结构38上形成第四金属半导体化合物，以形成位线插塞39(参见附图15)；其中，第四次热处理工艺的处理温度大于第三次热处理工艺的处理温度。

通过位线插塞39的制备将位线连接线29引出到半导体器件表面，以方便后续将位线连接线连接至外部的控制电路。此外，经金属硅化处理后，位线插塞39的材料可以与位线连接线29的材料为相同的低阻值金属硅化物，进而可降低位线插塞39与位线连接线29之间的接触电阻，因此，可提高半导体器件的性能。

在实际操作中，形成插塞材料层可以采用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种，其中，插塞材料层的材料可以包括但不限于硅。刻蚀插塞材料层形成多个位线插塞待形成结构38，可以首先在插塞材料层表面形成图形化的掩膜层，然后以图形化的掩膜层为掩膜进行刻蚀形成。对位线插塞待形成结构38进行金属硅化处理的方法可以参照上述对位线连接线待形成层251进行金属硅化处理的方法步骤，在此不再赘述。

在一些实施例中，在形成位线插塞39之后，参见附图16，方法还包括：在位线插塞39上方形成位线材料层；刻蚀位线材料层，形成多条位线41，位线41沿第二方向延伸，第二方向平行于水平面且与第一方向相交，且一条位线41与同一组的位线插塞39电连接，其中，连接同一层的位线连接线29的多个位线插塞39定义为同一组的位线插塞39。

在一些具体实施方式中，第二方向与第一方向垂直。

具体的，如附图16所示，首先形成第五介质层40，第五介质层40填充相邻位线插塞39之间的间隙；然后，在位线插塞39与第五介质层40上方形成位线材料层；接着，刻蚀位线材料层，使得位线材料层形成至少一条位线41，位线41沿第二方向延伸，且位线41与同一组的位线插塞39电连接，其中，连接同一层的位线连接线29的多个位线插塞39定义为同一组的位线插塞39。

位线41将位于同一层的位线连接线29连接在一起引出，后续连接至外部控制电路，能够实现同时对多个存储单元进行控制，且位线41可以与外围电路中的栅极结构/导电插塞等采用同一材料层一步刻蚀形成，能够显著简化工艺。

在实际操作中，形成第五介质层40和位线材料层可以采用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种，其中第五介质层40的材料可以包括绝缘材料，例如氧化物、氮化物或氮氧化物等，在一具体的实施例中，第五介质层40的材料可以为氧化硅，位线材料层的材料可以为导电材料，例如氮化钛等。刻蚀位线材料层，形成位线41的方法可以首先在位线材料层表面形成图形化的掩膜层，然后以图形化的掩膜层为掩膜进行刻蚀形成。

应当理解的是，附图5至附图16及相关文字示意出的制备方法仅为本公开提供的半导体结构的制备方法的一种实施方式，在上述实施方式中，在形成第一网状支撑结构241和第二网状支撑结构242之后，牺牲层15会被去除。然而，应当理解的是，在一些其他实施方式中，当牺牲层15的材料为介电层，例如包括但不限于氧化硅、氮化硅或氮氧化硅时，却可以被保留在半导体结构中。这里，半导体层14可以为多晶硅或铟镓锌的氧化物。相应地，对于制作方法，步骤102中，半导体层14与牺牲层15可采用沉积工艺形成，例如可以采用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)工艺中的一种或多种工艺形成。

在牺牲层15被保留的实施方式中，将不再出现附图8至附图10及相关文字示意出的去除第一介质层19，以去除第一介质层19形成的开口去除牺牲层15，以及形成第三介质层的步骤。相比于如附图5至附图16及相关文字示意出的制备方法，省略了去除牺牲层15的步骤，简化了工艺步骤，降低了制造成本。

相应地，步骤104中，对位线连接线待形成层251进行处理为对暴露在第二沟槽20内的位线连接线待形成层251侧壁进行金属硅化处理以形成金属硅化物。

可以理解的，即使牺牲层15的材料为介电层，在一些其他实施方式中，也可以在形成位线连接线待形成层堆叠结构25之后，且在形成位线连接线29之前，去除位线连接线待形成层堆叠结构25中的牺牲层15。如此，能够使得位线连接线待形成层251的侧壁均全部裸露，那么，对位线连接线待形成层251进行处理将包括对位线连接线待形成层251的所有裸露侧壁进行金属硅化处理从而形成金属硅化物。在该实施方式中，不满足于位线连接线待形成层251仅有侧壁暴露，进一步将位线连接线待形成层251上表面、下表面也使其暴露，由于暴露的表面更多，在后续对位线连接线待形成层251进行金属硅化处理工艺时，能够提高金属硅化处理的效果，进而降低形成的位线连接线29的电阻，从而提高半导体器件的性能。

在附图5至附图16及相关文字示意出的制备方法的一种实施方式中，第一沟槽18与第二沟槽20在两步刻蚀工艺中形成。然而，在一些其他实施方式中，可以在对第一子区131与第二子区132执行刻蚀工艺形成第二沟槽20的同一步骤中也对第三子区133进行刻蚀，从而在形成第二沟槽20的同时形成若干沿第一方向延伸的第一沟槽18，第一沟槽18与第二沟槽20连通，从而将位于第三子区133的材料堆叠层13刻蚀为多组有源柱堆叠结构26，每组有源柱堆叠结构26包括多层有源柱27。

将第一沟槽18与第二沟槽20在同一步刻蚀工艺中执行，能够避免或改善第一沟槽18与第二沟槽20在不同工序中形成时的对准问题。

附图5至附图16及相关文字示意出的制备方法仅为本公开提供的半导体结构的制备方法的一种实施方式，在上述实施方式中，在形成位线连接线29之后还需要形成位线插塞39，最终位线41形成在位线插塞39上方。然而，在一些其他实施方式中，在形成位线连接线29之后，方法还包括：在位线连接线29上方形成位线材料层；刻蚀位线材料层，形成多条位线41，位线41沿第二方向延伸，且一条位线41电连接位于同一层的所有位线连接线29。如此，能够省去形成位线插塞39的步骤，缩短工艺流程，降低工艺成本。

综上所述，本公开提供的半导体结构中，具有包括倾斜区段43的位线连接线阶梯结构，相比于通常具有多层水平存储单元层的三维存储器中的沿水平延伸的位线连接线阶梯结构，具有倾斜区段43的位线连接线阶梯结构占用的面积更小，增加了空间利用率，可进一步提高集成度，且制备工艺能够与现有的具有多层水平存储单元层的三维存储器的工艺流程兼容，流程简化，工艺成本低。

需要说明的是，本公开实施例提供的半导体结构的制造方法及半导体结构可以应用于任何包括该结构的集成电路中，例如动态随机存取存储器(DRAM)。各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (22)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括核心区域和阶梯区域；

位于所述核心区域的至少一组有源柱堆叠结构，所述有源柱堆叠结构包括沿竖直方向依次堆叠分布的多个有源柱，所述有源柱沿第一方向延伸，所述第一方向与水平面平行；

位于所述阶梯区域的至少一组位线连接线叠层结构，所述位线连接线叠层结构包括沿竖直方向依次堆叠分布的多条位线连接线，一条所述位线连接线对应电连接一个所述有源柱；其中，

至少一条所述位线连接线包括倾斜区段，所述倾斜区段的延伸方向与水平方向之间具有夹角。

2.根据权利要求1所述的半导体结构，其特征在于，所述夹角的范围为15度至65度。

3.根据权利要求1所述的半导体结构，其特征在于，

所述位线连接线还包括水平区段，所述水平区段沿第一方向延伸，所述水平区段电连接所述倾斜区段的底端和与该条位线连接线对应的所述有源柱的一端。

4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：

至少一个位线插塞，所述位线插塞的底端电连接所述倾斜区段的顶端。

5.根据权利要求1所述的半导体结构，其特征在于，

所述核心区域上包括多组所述有源柱堆叠结构，所述阶梯区域上包括多组所述位线连接线叠层结构；

所述半导体结构还包括：

多条位线，所述位线沿第二方向延伸，所述第二方向平行于水平面且与所述第一方向相交；一条所述位线与多组所述位线连接线叠层结构中位于同一层的所述位线连接线电连接。

6.根据权利要求1所述的半导体结构，其特征在于，

所述有源柱包括沟道区；所述半导体结构还包括：

至少一条字线，所述字线沿竖直方向延伸，且所述字线围绕一组所述有源柱堆叠结构中的所述沟道区。

7.根据权利要求1所述的半导体结构，其特征在于，还包括：

至少一个电容，所述电容的一个极板电连接一个所述有源柱。

8.根据权利要求1所述的半导体结构，其特征在于，

一组所述位线连接线叠层结构中的每个所述位线连接线均包括倾斜区段。

9.根据权利要求1所述的半导体结构，其特征在于，每组所述位线连接线叠层结构中相邻的所述位线连接线之间的间距与所述位线连接线的厚度的比值范围为2到4。

10.根据权利要求1所述的半导体结构，其特征在于，一组所述位线连接线叠层结构中，相邻所述位线连接线的倾斜区段之间的间距小于等于所述有源柱堆叠结构中沿竖直方向相邻的所述有源柱之间的间距。

11.一种半导体结构的制备方法，其特征在于，包括：

提供衬底，所述衬底包括阶梯区域和核心区域；

在所述衬底上方形成材料堆叠层，所述材料堆叠层包括多个沿竖直方向依次交替堆叠的半导体层和牺牲层，所述材料堆叠层包括第一子区、第二子区和第三子区，所述第一子区与所述第二子区位于所述阶梯区域，所述第三子区位于所述核心区域；所述第二子区与所述第三子区中的所述半导体层与所述牺牲层沿水平方向延伸，所述第一子区包括倾斜面，所述倾斜面与水平面之间存在夹角；

至少对所述第一子区与所述第二子区执行刻蚀工艺，形成若干条沿第一方向延伸的第二沟槽，所述第一方向与水平面平行，从而将所述第一子区与所述第二子区中的所述材料堆叠层刻蚀为多组位线连接线待形成层堆叠结构，所述位线连接线待形成层堆叠结构包括多层位线连接线待形成层；

对所述位线连接线待形成层进行处理以形成位线连接线。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，

保留所述牺牲层在半导体结构中，或者，在形成所述位线连接线待形成层堆叠结构之后，且在形成所述位线连接线之前，去除所述位线连接线待形成层堆叠结构中的所述牺牲层。

13.根据权利要求12所述的半导体结构的制备方法，其特征在于，当保留所述牺牲层在半导体结构中时，对所述位线连接线待形成层进行处理包括：对暴露在所述第二沟槽内的所述位线连接线待形成层的侧壁进行金属硅化处理以形成金属硅化物；当在形成所述位线连接线待形成层堆叠结构之后，且在形成所述位线连接线之前去除所述牺牲层时，所述位线连接线待形成层的侧壁全部裸露，对所述位线连接线待形成层进行处理包括：对所述位线连接线待形成层的裸露侧壁进行金属硅化处理以形成金属硅化物。

14.根据权利要求11所述的半导体结构的制备方法，其特征在于，

提供衬底，包括：

提供基底，所述基底包括第一分区、第二分区和第三分区；

刻蚀所述第二分区与所述第三分区，使得所述第三分区的上表面低于所述第一分区的上表面，所述第二分区的上表面成为倾斜表面，所述倾斜表面的上端连接所述第一分区的上表面，下端连接所述第三分区的上表面。

15.根据权利要求14所述的半导体结构的制备方法，其特征在于，在所述衬底上方形成材料堆叠层，包括：

在所述衬底上方共形地形成初始材料堆叠层，所述初始材料堆叠层包括多个沿竖直方向依次交替堆叠的半导体层与牺牲层，位于所述核心区域上方的所述初始材料堆叠层的上表面不高于所述第一分区的上表面；

对所述初始材料堆叠层进行平坦化工艺，去除位于所述第一分区上方的所述初始材料堆叠层，并使得位于所述第二分区和所述第三分区上方的所述初始材料堆叠层的上表面齐平。

16.根据权利要求15所述的半导体结构的制备方法，其特征在于，

所述半导体层的材料为单晶硅，所述牺牲层的材料为硅锗，所述半导体层与所述牺牲层采用外延工艺形成；或者，

所述半导体层的材料为多晶硅或铟镓锌氧化物，所述牺牲层的材料为介电层，所述半导体层与所述牺牲层采用沉积工艺形成。

17.根据权利要求11所述的半导体结构的制备方法，其特征在于，

在对所述第一子区与所述第二子区执行刻蚀工艺的同一步骤中刻蚀所述第三子区，形成若干沿所述第一方向延伸的第一沟槽，所述第一沟槽与所述第二沟槽连通，从而将位于所述第三子区的所述材料堆叠层刻蚀为多组有源柱堆叠结构，每组所述有源柱堆叠结构包括多层有源柱。

18.根据权利要求17所述的半导体结构的制备方法，其特征在于，形成多个沿第一方向延伸的第一沟槽之后，去除所述牺牲层之前，所述方法还包括：

形成第一介质层，所述第一介质层填充所述第一沟槽并覆盖所述材料堆叠层的上表面；

对所述第三子区进行刻蚀工艺，去除所述第一沟槽内的部分所述第一介质层，形成多个第三沟槽和多个第四沟槽，多个所述第三沟槽沿第二方向排列，多个所述第四沟槽沿所述第二方向排列，所述第二方向平行于水平面且与所述第一方向相交；

去除暴露于所述第三沟槽与所述第四沟槽内的所述牺牲层，使得所述第三沟槽在所述第二方向上连通形成第一网状沟槽，所述第四沟槽在所述第二方向上连通形成第二网状沟槽；

通过所述第一网状沟槽与所述第二网状沟槽对所述半导体层执行掺杂工艺，以使暴露于所述第一网状沟槽内的所述半导体层形成源区，暴露于所述第二网状沟槽内的所述半导体层形成漏区；

形成第二介质层，填充于所述第一网状沟槽内的所述第二介质层构成第一网状支撑结构，填充于所述第二网状沟槽内的所述第二介质层构成第二网状支撑结构。

19.根据权利要求18所述的半导体结构的制备方法，其特征在于，形成所述第一网状支撑结构与所述第二网状支撑结构之后，所述方法还包括：

去除所述第一网状支撑结构与所述第二网状支撑结构之间的所述第一介质层，形成多个沿所述第二方向排布的开口；

去除暴露于所述开口内的所述牺牲层，使得所述有源柱堆叠结构中的有源柱悬空。

20.根据权利要求17所述的半导体结构的制备方法，其特征在于，

对所述位线连接线待形成层处理形成所述位线连接线之后，所述方法还包括：

形成第四介质层，所述第四介质层填充所述位线连接线之间的间隙并覆盖所述位线连接线的上表面；

对位于所述第一沟槽内的第三介质层执行刻蚀工艺，形成沿第二方向排布的多个隔离通孔，所述第二方向平行于水平面且与所述第一方向相交，所述隔离通孔沿竖直方向延伸，且所述隔离通孔位于相邻两组所述有源柱堆叠结构之间；

采用隔离介质层填充所述隔离通孔形成多个隔离结构。

21.根据权利要求20所述的半导体结构的制备方法，其特征在于，在形成多个所述隔离结构之后，所述方法还包括：

刻蚀去除相邻所述隔离结构之间的所述第三介质层形成字线通孔，所述字线通孔沿竖直方向延伸，一组所述有源柱堆叠结构中的所有有源柱的沟道区暴露于一个所述字线通孔中；

在所述字线通孔内形成包覆所述有源柱的沟道区的栅介质层与栅极，一组所述有源柱堆叠结构中的所有有源柱的栅极连接在一起形成一条字线。

22.根据权利要求11所述的半导体结构的制备方法，其特征在于，

在形成所述位线连接线之后，所述方法还包括：

在所述位线连接线上方形成至少一个位线插塞，一个所述位线插塞对应电连接一条所述位线连接线；

在所述位线插塞上方形成位线材料层；

刻蚀所述位线材料层，形成至少一条位线，所述位线沿第二方向延伸，所述第二方向平行于水平面且与所述第一方向相交，且一条所述位线与同一组的所述位线插塞电连接，其中，连接同一层的所述位线连接线的多个所述位线插塞定义为同一组的所述位线插塞；或者，

在形成所述位线连接线之后，所述方法还包括：

在所述位线连接线上方形成位线材料层；

刻蚀所述位线材料层，形成至少一条位线，所述位线沿所述第二方向延伸，且一条所述位线电连接位于同一层的所有所述位线连接线。