JP2022191841A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000010030 laminating Methods 0.000 claims abstract 3
- 230000001174 ascending effect Effects 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 7
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 50
- 238000005530 etching Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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Abstract
【課題】コンタクトの配置数の増加とコンタクト部の小型化とを実現する。【解決手段】実施形態によれば、メモリセルアレイとコンタクト部とを備える半導体記憶装置が提供される。メモリセルアレイは、導電層及び絶縁層の組からなる単位層を複数積層した積層体にメモリセルが3次元に配置されたものである。コンタクト部は、メモリセルアレイと、導電層とコンタクトとを接続する。コンタクト部は、降段部と、昇段部とを有する。降段部は、メモリセルアレイから離れる第1方向に向かって降段していく複数のテラス部を有する。昇段部は、降段部に対して第1方向に対して直交する第2方向に隣接する。昇段部は、第1方向に向かって昇段していく複数のテラス部を有する。降段部のテラス部に配置されるコンタクトと、昇段部のテラス部に配置されるコンタクトとが第2方向に沿って配置されている。【選択図】図2
Description
本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
半導体記憶装置として、積層構造のメモリセルを有する3次元積層型不揮発性メモリが提案されている。3次元積層型不揮発性メモリでは、高さ方向に配置されるメモリセルの各層におけるワード線を引き出すコンタクト部に、階段状の構造が採られることがある。例えば、メモリセルから遠ざかる方向に降段していく複数のテラス部を有する第1階段部と、同方向に昇段していく複数のテラス部を有する第2階段部とが対向するように配置された構造を有するコンタクト部が提案されている。しかしながら、従来構造ではコンタクトを配置できないテラス部が多く存在するため、コンタクトの配置数の増加とコンタクト部の小型化とを実現することが困難である。
本発明の一つの実施形態は、コンタクトの配置数の増加とコンタクト部の小型化とを実現可能な半導体記憶装置及び半導体製造装置の製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、メモリセルアレイとコンタクト部とを備える半導体記憶装置が提供される。メモリセルアレイは、導電層及び絶縁層の組からなる単位層を複数積層した積層体にメモリセルが3次元に配置されたものである。コンタクト部は、メモリセルアレイと、導電層とコンタクトとを接続する。コンタクト部は、降段部と、昇段部とを有する。降段部は、メモリセルアレイから離れる第1方向に向かって降段していく複数のテラス部を有する。昇段部は、降段部に対して第1方向に対して直交する第2方向に隣接する。昇段部は、第1方向に向かって昇段していく複数のテラス部を有する。降段部のテラス部に配置されるコンタクトと、昇段部のテラス部に配置されるコンタクトとが第2方向に沿って配置されている。
以下に添付図面を参照して、実施形態にかかる半導体記憶装置及びその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体記憶装置の断面図等は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率等は現実のものとは異なる場合がある。また、以下では、半導体記憶装置として、3次元構造を有する不揮発性メモリを例に挙げる。
図1は、実施形態にかかる半導体記憶装置10のメモリセルアレイMAの構成の一例を示す斜視図である。図1において、基板Subの主面に対して平行な方向であって、相互に直交する2方向をX方向(第1方向の一例)及びY方向(第2方向の一例)とする。X方向及びY方向の双方に対して直交する方向をZ方向とする。紙面上で右から左に向かう方向をX方向の正方向とし、同じく手前から奥に向かう方向をY方向の正方向とし、同じく下から上に向かう方向をZ方向の正方向とする。なお、図1では層間絶縁層等が省略されている。
図1に示されるように、半導体記憶装置10の基板Sub上には、導電層から構成されるソース線SLが設けられている。ソース線SLにはZ方向に延びる複数の酸化シリコン等からなるピラーPが設けられている。各々のピラーPは自身の側面に、ポリシリコン等からなるチャネル層と複数の絶縁層が積層されたメモリ層とを備える。絶縁層は、例えば、チャネル層側からトンネル絶縁膜、電荷蓄積膜、及びブロック絶縁膜が積層された構成を有する。また、ソース線SL上には、図示しない層間絶縁層を介して、タングステン等からなる導電層と酸化シリコン等からなる絶縁層とが交互に複数積層された積層体LBが設けられている。各々のピラーPは積層体LBを貫通している。
積層体LB中の最下層の導電層はソース側の選択ゲート線SGSとして機能し、最上層の導電層はドレイン側の選択ゲート線SGDとして機能する。選択ゲート線SGDは、X方向に並ぶピラーP毎に分割されている。選択ゲート線SGS,SGDに挟まれた複数の導電層は、複数のワード線WLとして機能する。すなわち、ワード線WLは、「導電層」の一例である。図1に示すワード線WLの積層数は一例である。選択ゲート線SGS,SGD及び複数のワード線WL間の絶縁層は層間絶縁層(不図示)として機能する。
各々のピラーPは、積層体LB上のビット線BLに接続されている。各々のビット線BLは、Y方向に並ぶ複数のピラーPに接続される。
以上により、各々のピラーPと各層のワード線WLとの接続部分には、ピラーPの高さ方向に並ぶメモリセルMCが配置されることとなる。各々のピラーPと選択ゲート線SGS,SGDとの接続部分には、それぞれソース側の選択トランジスタSTSとドレイン側の選択トランジスタSTDとが配置されることとなる。1つのピラーPの高さ方向に並ぶ、選択トランジスタSTS、複数のメモリセルMC、及び選択トランジスタSTDとで、メモリストリングMSが構成される。また、このように3次元にマトリクス状に配置されたメモリセルMCによってメモリセルアレイMAが構成される。
選択ゲート線SGS,SGD及び複数のワード線WLは、メモリセルアレイMA外に引き出されて階段状の構造のコンタクト部を構成する。この例では、コンタクト部は、メモリセルアレイMAのX方向の正側に配置されるものとする。
図2は、実施形態による半導体記憶装置10のコンタクト部WCの構成の一例を示す断面斜視図である。図3は、実施形態にかかるコンタクト部WCの構造の一例を示す上面図である。図4は、実施形態にかかるコンタクト部WCの構造の一例を示す図3におけるIV-IV断面図である。図2及び図4では基板Sub等が省略されている。以降、ワード線WLと選択ゲート線SGS,SGDとを区別することなく、ワード線WLと記載することがある。
コンタクト部WCは、X方向に沿って延在する複数のスリットSにより、当該スリットSを介してY方向に隣接するコンタクト部と電気的に分断される。すなわち、2つのスリットSの間に形成されるコンタクト部WCにより1つの接続単位が構成される。図2~図4では1つの接続単位に相当するコンタクト部WCの構成について説明する。
コンタクト部WCは、メモリセルアレイMAのX方向の正側の外部に配置され、メモリセルアレイMAのワード線WLとコンタクトCTとを接続する。本実施形態にかかるコンタクト部WCにおいては、ワード線WLとワード線WL上に配置される絶縁層ISとの組からなる単位層がZ方向に複数積層された積層体LBに階段構造が設けられている。階段構造の各段は、ワード線WLと絶縁層ISとの組からなる単位層により構成される。
ここで例示する階段構造は、3つの降段部DS1~DS3(第1降段部DS1、第2降段部DS2、及び第3降段部DS3)と、3つの昇段部US1~US3(第1昇段部US1、第2昇段部US2、及び第3昇段部US3)とを含む。降段部DS1~DS3のそれぞれは、X方向に向かって降段していく複数(本実施形態では6)のテラス部TD1~TD6を有する。昇段部US1~US3のそれぞれは、X方向に向かって昇段していく複数(本実施形態では6)のテラス部TU1~TU6を有する。テラス部TD1~TD6,TU1~TU6は、絶縁層ISで構成される。
図3に示すように、3つの降段部DS1~DS3は、上面視において千鳥状に配置され、3つの昇段部US1~US3は、上面視において千鳥状に配置されている。これにより、第1降段部DS1、第1昇段部US1、第3降段部DS3、及び第3昇段部US3がX方向に沿って配置される。また、第1昇段部US1と第2降段部DS2とがY方向に沿って配置され、第3降段部DS3と第2昇段部US2とがY方向に沿って配置される。
また、図4に示すように、第1降段部DS1の最下段のテラス部TD1は、第1降段部DS1にX方向に隣接する第1昇段部US1の最上段のテラス部TU6より上方(Z方向の正方向上位)に位置する。また、第3降段部DS3の最下段のテラス部TD1は、第3降段部DS3にX方向に隣接する第3昇段部US3の最上段のテラス部TU6より上方に位置する。また、第2降段部DS2の最上段のテラス部TD6は、第1降段部DS1の最下段のテラス部TD1より下方に位置し、第2降段部DS2の最下段のテラス部TD1は、第1昇段部US1の最上段のテラス部TU6より上方に位置する。
図2~図4で例示する構成においては、30本のコンタクトCTが第1降段部DS1、第2降段部DS2、第1昇段部US1、第3降段部DS3、及び第3昇段部US3にそれぞれ6本ずつ配置されている。第1降段部DS1のテラス部TD1~TD6、第2降段部DS2のテラス部TD1~TD6、第1昇段部US1のテラス部TU1~TU6、第3降段部DS3のテラス部TD1~TD6、及び第3昇段部US3のテラス部TU1~TU6のそれぞれは、互いに異なる単位層の絶縁層ISにより構成されている。30本のコンタクトCTのそれぞれは、第1降段部DS1、第2降段部DS2、第1昇段部US1、第3降段部DS3、及び第3昇段部US3のテラス部TD1~TD6,TU1~TU6のそれぞれに形成されたコンタクトホールを介して、互いに異なるワード線WLと接続している。なお、第2昇段部US2にコンタクトCTが配置されないのは、第2昇段部US2を構成するテラス部TU1~TU6を独立した単位層で構成できないためである。
上記構成により、第1降段部DS1のテラス部TD1~TD6、第2降段部DS2のテラス部TD1~TD6、第1昇段部US1のテラス部TU1~TU6、第3降段部DS3のテラス部TD1~TD6、及び第3昇段部US3のテラス部TU1~TU6のそれぞれを異なる層(ワード線WLと絶縁層ISとの組からなる単位層)で形成できる。これにより、30本のコンタクトCTをそれぞれ異なるワード線WLに接続できる。
本実施形態においては、図3に示すように、第1降段部DS1、第1昇段部US1、第3降段部DS3、及び第3昇段部US3において24本のコンタクトCTが上面視においてX方向に沿って一直線状に配置される。また、本実施形態においては、第2降段部DS2のテラス部TD1~TD6のそれぞれに配置される6本のコンタクトCTと、第1昇段部US1のテラス部TU1~TU6のそれぞれに配置される6本のコンタクトCTとがY方向に沿って配置されている。これにより、複数のコンタクトCTをX方向に沿って並列状に配置することができる。
なお、図2~図4では1つの接続単位を構成する(2つのスリットSの内側に形成される)コンタクト部WCに降段部及び昇段部がそれぞれ3つずつ形成され、降段部及び昇段部のそれぞれが6つのテラス部を有する構成を例示したが、降段部及び昇段部の数、並びにテラス部の数はこれに限定されるものではない。例えば、降段部及び昇段部は1つの接続単位を構成するコンタクト部WCにおいてそれぞれ4つ以上設けられてもよい。また、テラス部の数は降段部及び昇段部のそれぞれにおいて7以上又は5以下であってもよい。
上記構成により、コンタクト部WCの領域を有効に利用してコンタクトCTを配置可能なテラス部を多く形成できる。これにより、コンタクト部WCを大型化させることなくコンタクトCTの配置数を増加させることが可能となる。
以下に上記のようなコンタクト部WCの製造方法について説明する。
図5は、実施形態にかかる半導体記憶装置の製造方法の第1段階におけるコンタクト部WCの状態の一例を示す上面図である。図6は、実施形態にかかる半導体記憶装置の製造方法の第1段階におけるコンタクト部WCの状態の一例を示す図5におけるVI-VI断面図である。図6においては、積層体LBのうち上から6層のみが記載され、7層以下の部分が省略されている。
図5に示すように、先ず、コンタクト部WCを構成する積層体LBに3つのすり鉢状の凹部M1~M3(第1凹部M1、第2凹部M2、及び第3凹部M3)を上面視において千鳥状に形成する。凹部M1~M3の形成方法は特に限定されるべきものではないが、例えば、エッチングとスリミングとを交互に実行することにより、所定数(本実施形態では6)の段差を有する凹部M1~M3を形成できる。例えば、先ず凹部M1~M3のそれぞれに対応する底部B1~B3が千鳥状に露出するようにレジストパターンを形成し、RIE(Reactive Ion Etching)法等のエッチング技術を用いて露出している層をエッチングする。その後、レジストパターンのX方向及びY方向の端部から段差構造のテラス部に相当する幅だけレジストパターンを等方性エッチングによってスリミングする。スリミングしたレジストパターンをマスクとして再度エッチングし、更にレジストパターンをスリミングする。この処理を所定数繰り返すことにより、底部B1~B3から面積(対角線長)が階段状に広がっていくすり鉢状の凹部M1~M3が形成される。
図7は、実施形態にかかる半導体記憶装置の製造方法の第2段階におけるコンタクト部WCの状態の一例を示す上面図である。図8は、実施形態にかかる半導体記憶装置の製造方法の第2段階におけるコンタクト部WCの状態の一例を示す図7におけるVIII-VIII断面図である。図8においては、積層体LBのうち上から12層のみが記載され、13層以下の部分が省略されている。
第2段階においては、図7に示すように、第1凹部M1のX方向の負側(メモリセルアレイMAに近い側)の半分と、第2凹部M2の全体とを覆うようにレジストパターンRを形成する。この状態でエッチングを行うことにより、図8に示すように、第1凹部M1のX方向の正側(メモリセルアレイMAから遠い側)の半分と、第3凹部M3の全体とが、下方(Z方向の負側)へ移行する。これにより、第1凹部M1が上下に分割され、第1降段部DS1と第1昇段部US1とが形成される。このとき、第1降段部DS1の最下段のテラス部TD1は、第1昇段部US1の最上段のテラス部TU6より1層分上方に位置する。
図9は、実施形態にかかる半導体記憶装置の製造方法の第3段階におけるコンタクト部WCの状態の一例を示す上面図である。図10は、実施形態にかかる半導体記憶装置の製造方法の第3段階におけるコンタクト部WCの状態の一例を示す図9におけるX-X断面図である。図10においては、積層体LBのうち上から18層のみが記載され、19層以下の部分が省略されている。
第3段階においては、図9に示すように、第1凹部M1のX方向の負側の半分と、第2凹部M2のX方向の正側の半分と、第3凹部M3のX方向の負側の半分とを覆うようにレジストパターンRを形成する。この状態でエッチングを行うことにより、図10に示すように、第1凹部M1のX方向の正側の半分、第2凹部M2のX方向の負側の半分、及び第3凹部M3のX方向の正側の半分が下方へ移行する。これにより、第2凹部M2が上下に分割され、第2降段部DS2と第2昇段部US2とが形成される。また、第3凹部M3が上下に分割され、第3降段部DS3と第3昇段部US3とが形成される。このとき、第1降段部DS1の最下段のテラス部TD1は、第1昇段部US1の最上段のテラス部TU6より7層分上方に位置する。また、第3降段部DS3の最下段のテラス部TD1は、第3昇段部US3の最上段のテラス部TU6より1層分上方に位置する。
図11は、実施形態にかかる半導体記憶装置の製造方法の第4段階におけるコンタクト部WCの状態の一例を示す上面図である。図12は、実施形態にかかる半導体記憶装置の製造方法の第4段階におけるコンタクト部WCの状態の一例を示す図11におけるXII-XII断面図である。図12においては、本実施形態の積層体LBの全層である30層が記載されている。
第4段階においては、図11に示すように、第1凹部M1の全体と、第2凹部M2のX方向の負側の半分とを覆うようにレジストパターンRを形成する。この状態でエッチングを行うことにより、図12に示すように、第2凹部M2のX方向の正側の半分と第3凹部M3の全体とが下方へ移行する。このとき、第2降段部DS2の最上段のテラス部TD6は、第1降段部DS1の最下段のテラス部TD1より1層分下方に位置し、第2降段部DS2の最下段のテラス部TD1は、第1昇段部US1の最上段のテラス部TU6より1層分上方に位置する。他の部分については図10に示す第3段階における状態と同様である。
上記のような製造方法により、コンパクトな構成で多くのコンタクトCTを配置可能なコンタクト部WCを備える半導体記憶装置を製造することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…半導体記憶装置、B1~B3…底部、CT…コンタクト、DS1~DS3…降段部、IS…絶縁層、LB…積層体、M1~M3…凹部、MA…メモリセルアレイ、MC…メモリセル、R…レジストパターン、S…スリット、Sub…基板、TD1~TD6,TU1~TU6…テラス部、US1~US3…昇段部、WL…ワード線
Claims (4)
- 導電層及び絶縁層の組からなる単位層を複数積層した積層体にメモリセルが3次元に配置されたメモリセルアレイと、前記導電層とコンタクトとを接続するコンタクト部とを備える半導体記憶装置であって、
前記コンタクト部は、前記メモリセルアレイから離れる第1方向に向かって降段していく複数のテラス部を有する降段部と、前記降段部に対して前記第1方向に対して直交する第2方向に隣接する昇段部とを有し、
前記昇段部は、前記第1方向に向かって昇段していく複数のテラス部を有し、
前記降段部の前記テラス部に配置される前記コンタクトと、前記昇段部の前記テラス部に配置される前記コンタクトとが前記第2方向に沿って配置されている、
半導体記憶装置。 - 複数の前記降段部が上面視において互いに千鳥状に配置され、
複数の前記昇段部が上面視において互いに千鳥状に配置されている、
請求項1に記載の半導体記憶装置。 - 前記降段部の最下段の前記テラス部は、当該降段部に前記第1方向に隣接する前記昇段部の最上段の前記テラス部より上方に位置する、
請求項2に記載の半導体記憶装置。 - 導電層及び絶縁層の組からなる単位層を複数積層した積層体にメモリセルが3次元に配置されたメモリセルアレイと、前記導電層とコンタクトとを接続するコンタクト部とを備える半導体記憶装置の製造方法であって、
前記コンタクト部に、すり鉢状の複数の凹部を上面視において千鳥状に形成する工程と、
前記複数の凹部のそれぞれを前記メモリセルアレイから離れる第1方向に沿って2つに分割することにより、前記第1方向に向かって降段していく複数のテラス部を有する降段部と、前記第1方向に向かって昇段していく複数のテラス部を有し、前記降段部に対して前記第1方向に直行する第2方向に隣接する昇段部とを形成する工程と、
前記降段部の前記テラス部に配置される前記コンタクトと、前記昇段部の前記テラス部に配置される前記コンタクトとを前記第2方向に沿って配置する工程と、
を含む半導体記憶装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021100304A JP2022191841A (ja) | 2021-06-16 | 2021-06-16 | 半導体記憶装置及び半導体記憶装置の製造方法 |
US17/643,267 US20220406803A1 (en) | 2021-06-16 | 2021-12-08 | Semiconductor memory device and method for manufacturing semiconductor memory device |
TW111100590A TWI831109B (zh) | 2021-06-16 | 2022-01-06 | 半導體記憶裝置及半導體記憶裝置之製造方法 |
CN202210022108.5A CN115483220A (zh) | 2021-06-16 | 2022-01-10 | 半导体存储装置及半导体存储装置的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021100304A JP2022191841A (ja) | 2021-06-16 | 2021-06-16 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022191841A true JP2022191841A (ja) | 2022-12-28 |
Family
ID=84420695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021100304A Pending JP2022191841A (ja) | 2021-06-16 | 2021-06-16 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20220406803A1 (ja) |
JP (1) | JP2022191841A (ja) |
CN (1) | CN115483220A (ja) |
TW (1) | TWI831109B (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI595601B (zh) * | 2015-01-28 | 2017-08-11 | 旺宏電子股份有限公司 | 記憶體元件及其製作方法 |
TW201635607A (zh) * | 2015-03-20 | 2016-10-01 | 旺宏電子股份有限公司 | 記憶體元件及其製作方法 |
CN106920796B (zh) * | 2017-03-08 | 2019-02-15 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
CN114551463A (zh) * | 2018-05-03 | 2022-05-27 | 长江存储科技有限责任公司 | 用于三维存储器件的贯穿阵列触点(tac) |
WO2020000289A1 (en) * | 2018-06-28 | 2020-01-02 | Yangtze Memory Technologies Co., Ltd. | Staircase structures for three-dimensional memory device double-sided routing |
-
2021
- 2021-06-16 JP JP2021100304A patent/JP2022191841A/ja active Pending
- 2021-12-08 US US17/643,267 patent/US20220406803A1/en active Pending
-
2022
- 2022-01-06 TW TW111100590A patent/TWI831109B/zh active
- 2022-01-10 CN CN202210022108.5A patent/CN115483220A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
TWI831109B (zh) | 2024-02-01 |
CN115483220A (zh) | 2022-12-16 |
US20220406803A1 (en) | 2022-12-22 |
TW202301564A (zh) | 2023-01-01 |
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