JP2023087906A - 半導体記憶装置の製造方法及び半導体記憶装置 - Google Patents

Abstract

【課題】互いに対向する降段部と昇段部との間に形成される隙間を縮小する。【解決手段】第１レジスト形成工程において、積層体の上面の一部を露出させる第１開口パターンが形成された第１レジスト層を積層体の上面に形成する。第１階段形成工程において、第１開口パターンを介して行われるエッチング加工により、降段部及び昇段部のうちの一方である第１階段部の下側領域と、降段部及び昇段部のうちの他方である第２階段部の上側領域とを同時に形成する。第２レジスト形成工程において、第１階段形成工程により形成された第１階段部及び第２階段部の最下段である中間底部の一部と第１階段部の下側領域とを露出させる第２開口パターンが形成された第２レジスト層を積層体の上面に形成する。第２階段形成工程において、第２開口パターンを介して行われるエッチング加工により、第１階段部の上側領域と、第２階段部の下側領域とを同時に形成する。【選択図】図５

Description

本発明の実施形態は、半導体記憶装置の製造方法及び半導体記憶装置に関する。

半導体記憶装置として、導電層と絶縁層とが交互に複数積層された積層体に複数のメモリセルが三次元状に配置された三次元積層型メモリが利用されている。このような三次元積層型メモリにおいて、メモリセルから電荷を取り出すコンタクトの配置数を増加させるために積層体を階段状に形成する場合がある。特に、所定方向に向かって降段していく降段部と所定方向に向かって昇段していく昇段部とを互いに対向するように形成する場合がある。このとき、降段部と昇段部との間に形成される隙間は、コンタクトを配置できない領域となるため、できるだけ縮小されることが望まれる。しかしながら、従来の製造方法では当該隙間を十分に縮小できない。

特開２０１０－１９２５８９号公報 特開２０１４－２７１０４号公報 特開２０２０－１２６９２８号公報

本発明の一つの実施形態は、コンタクトが配置される領域において互いに対向する降段部と昇段部との間に形成される隙間を縮小可能な半導体記憶装置の製造方法及び半導体記憶装置を提供することを目的とする。

本発明の一つの実施形態によれば、導電層と絶縁層との組からなる単位層が複数積層された積層体に降段部と昇段部とが形成された半導体記憶装置の製造方法が提供される。降段部は、単位層が第１方向に向かって降段していく部分である。昇段部は、降段部に対して対向するように単位層が第１方向に向かって昇段していく部分である。製造方法は、第１レジスト形成工程と、第１階段形成工程と、第２レジスト形成工程と、第２階段形成工程とを含む。第１レジスト形成工程において、積層体の上面の一部を露出させる第１開口パターンが形成された第１レジスト層を積層体の上面に形成する。第１階段形成工程において、第１開口パターンを介して行われるエッチング加工により、降段部及び昇段部のうちの一方である第１階段部の下側領域と、降段部及び昇段部のうちの他方である第２階段部の上側領域とを同時に形成する。第２レジスト形成工程において、第１階段形成工程により形成された第１階段部及び第２階段部の最下段である中間底部の一部と第１階段部の下側領域とを露出させる第２開口パターンが形成された第２レジスト層を積層体の上面に形成する。第２階段形成工程において、第２開口パターンを介して行われるエッチング加工により、第１階段部の上側領域と、第２階段部の下側領域とを同時に形成する。

実施形態の半導体記憶装置の全体的構成の一例を示す上面図。 実施形態のメモリセルアレイの構造の一例を示す斜視図。 実施形態の降段部及び昇段部の構造の一例を示す斜視図。 実施形態の互いに対向する降段部及び昇段部の構造の一例を示す図３におけるＡ－Ａ断面図。 実施形態の半導体記憶装置の製造方法における工程の流れの一例を示すフローチャート。 実施形態の第１レジスト形成工程における積層体の状態の一例を示す断面図。 実施形態の第１レジスト形成工程における積層体の状態の一例を示す上面図。 実施形態の第１階段形成工程における積層体の状態の一例を示す断面図。 実施形態の第１階段形成工程における積層体の状態の一例を示す上面図。 実施形態の第２レジスト形成工程における積層体の状態の一例を示す断面図。 第２レジスト形成工程における積層体の状態の一例を示す上面図。 実施形態の第２階段形成工程における積層体の状態の一例を示す断面図。 実施形態の第２階段形成工程における積層体の状態の一例を示す上面図。 変形例の第１レジスト形成工程における積層体の状態の一例を示す断面図。 変形例の第１階段形成工程における積層体の状態の一例を示す断面図。 変形例の第２レジスト形成工程における積層体の状態の一例を示す断面図。 変形例の第２階段形成工程における積層体の状態の一例を示す断面図。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置及びその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体記憶装置の断面図等は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率等は現実のものとは異なる場合がある。

図１は、実施形態の半導体記憶装置１の全体的構成の一例を示す上面図である。図１において、Ｘ方向（第１方向の一例）は紙面上で右から左へ向かう方向に対応し、Ｙ方向は紙面上で下から上へ向かう方向に対応し、Ｚ方向は紙面の奥から手前へ向かう方向に対応している。他の図面におけるＸ方向、Ｙ方向、及びＺ方向は、図１におけるＸ方向、Ｙ方向、及びＺ方向にそれぞれ対応している。

図１に示されるように、本実施形態の半導体記憶装置１は、基板Ｓ上に複数（本実施形態では８つ）のセル２が配置されて構成されている。複数のセル２のそれぞれは、メモリセルアレイ１１、降段部１２、及び昇段部１３を含む。

メモリセルアレイ１１は、導電層と絶縁層との組からなる単位層がＺ方向に沿って複数積層された積層体の内部において複数のメモリセルが三次元状に配置された部分である。

降段部１２及び昇段部１３は、各メモリセルの電荷を外部へ出力可能な複数のコンタクトが配置される部分である。降段部１２は、積層体の複数の単位層がＸ方向に向かって降段していくように形成された階段状の部分である。昇段部１３は、積層体の複数の単位層がＸ方向に向かって昇段していくように形成された階段状の部分である。

隣接する２つのセル２の間には絶縁層からなる隙間１４が形成されており、隣接する２つのセル２は電気的に分断された状態となっている。これにより、各セル２は、それぞれ独立した記憶領域を構成している。すなわち、本実施形態の半導体記憶装置１は、１つの基板Ｓ上に独立した８つの記憶領域を有している。

図２は、実施形態のメモリセルアレイ１１の構造の一例を示す斜視図である。図２においては、積層体ＬＢの一部を構成する絶縁層が省略されている。

基板Ｓ上には、導電層からなるソース線ＳＬが設けられている。ソース線ＳＬ上には、Ｚ方向に沿って延びる複数の酸化シリコン等からなるピラーＰが設けられている。各々のピラーＰは自身の側面に、ポリシリコン等からなるチャネル層と複数の絶縁層が積層されたメモリ層とを備える。ピラーＰの側面に備えられる絶縁層は、例えば、チャネル層側からトンネル絶縁膜、電荷蓄積膜、及びブロック絶縁膜が積層された構成を有する。また、ソース線ＳＬ上には、層間絶縁層を介して、タングステン等からなる導電層と酸化シリコン等からなる絶縁層との組からなる単位層が交互に複数積層された積層体ＬＢが設けられている。各々のピラーＰは積層体ＬＢを貫通している。

積層体ＬＢ中の最下層の導電層はソース側の選択ゲート線ＳＧＳとして機能し、最上層の導電層はドレイン側の選択ゲート線ＳＧＤとして機能する。選択ゲート線ＳＧＤは、Ｘ方向に沿って並ぶピラーＰ毎に分割されている。選択ゲート線ＳＧＳ，ＳＧＤに挟まれた複数の導電層は、複数のワード線ＷＬとして機能する。ワード線ＷＬの積層数（メモリセルＭＳの個数）は用途等に応じて任意に設定される。選択ゲート線ＳＧＳ，ＳＧＤ及び複数のワード線ＷＬ間には絶縁層が配置されるが、図２においてはその図示が省略されている。各々のピラーＰは、積層体ＬＢ上のビット線ＢＬに接続されている。各々のビット線ＢＬは、Ｙ方向に沿って並ぶ複数のピラーＰに接続される。

上記構成により、各ピラーＰと各ワード線ＷＬとの接続部分には、ピラーＰの高さ方向に並ぶメモリセルＭＣが配置されることとなる。各ピラーＰと選択ゲート線ＳＧＳ，ＳＧＤとの接続部分には、それぞれソース側の選択トランジスタＳＴＳとドレイン側の選択トランジスタＳＴＤとが配置されることとなる。１つのピラーＰの高さ方向に並ぶ、選択トランジスタＳＴＳ、複数のメモリセルＭＣ、及び選択トランジスタＳＴＤとで、メモリストリングＭＳが構成される。このような構成により、積層体ＬＢの内部に複数のメモリセルＭＣが三次元（マトリクス）状に配置されたメモリセルアレイ１１が構成される。

複数のワード線ＷＬは、メモリセルアレイ１１の外部に引き出され、後述する降段部１２及び昇段部１３においてコンタクトと接続する。

図３は、実施形態の降段部１２及び昇段部１３の構造の一例を示す斜視図である。図３には、図１において一点鎖線で示される領域２０に対応する部分が模式的に例示されており、Ｘ方向に沿って隣接する２つのセル２Ａ，２Ｂ（第１セル及び第２セルの一例）の一部が模式的に示されている。

図３に示されるように、メモリセルアレイ１１の左側（Ｘ方向の正側）には降段部１２が設けられ、メモリセルアレイ１１の右側（Ｘ方向の負側）には昇段部１３が設けられている。降段部１２は、Ｘ方向に向かって降段していく複数のテラス部２５を有し、昇段部１３は、Ｘ方向に向かって昇段していく複数のテラス部２６を有する。各テラス部２５及び各テラス部２６にはコンタクト１５が配置されている。一方のセル２Ａの降段部１２と他方のセル２Ｂの昇段部１３とは、隙間１４を介して互いに対向するように配置されている。

図４は、実施形態の互いに対向する降段部１２及び昇段部１３の構造の一例を示す図３におけるＡ－Ａ断面図である。図４に示されるように、降段部１２及び昇段部１３を構成する積層体ＬＢは、ワード線ＷＬと絶縁層ＩＳとの組からなる単位層Ｌが複数積層されて構成されている。降段部１２の各テラス部２５及び昇段部１３の各テラス部２６は、絶縁層ＩＳで構成されている。コンタクト１５は、テラス部２５，２６の絶縁層ＩＳを貫通し、当該絶縁層ＩＳの直下のワード線ＷＬと接続している。

本実施形態の降段部１２は、下側領域１２Ｌと上側領域１２Ｈとに区分される。本実施形態においては、降段部１２全体が１５段のテラス部２５を含み、下側領域１２Ｌが７段のテラス部２５を含み、上側領域１２Ｈが８段のテラス部２５を含む。同様に、本実施形態の昇段部１３は、下側領域１３Ｌと上側領域１３Ｈとに区分される。本実施形態においては、昇段部１３全体が１５段のテラス部２６を含み、下側領域１３Ｌが７段のテラス部２６を含み、上側領域１３Ｈが８段のテラス部２６を含む。なお、降段部１２全体のテラス部２５の段数、昇段部１３全体のテラス部２６の段数、下側領域１２Ｌ，１３Ｌの段数、及び上側領域１２Ｈ，１３Ｈの段数は上記に限定されるものではなく、用途等に応じて任意に設定されるべきものである。

互いに対向する降段部１２と昇段部１３との間、すなわちＸ方向に沿って隣接する２つのセル２Ａ，２Ｂの間に形成される隙間１４は、積層体ＬＢの最下層の絶縁層ＩＳにより構成されている。隙間１４は、コンタクト１５を配置できない領域となるため、できるだけ縮小されることが望まれる。

以下に、半導体記憶装置１の製造方法について説明する。本実施形態の製造方法は、積層体ＬＢに対するフォトリソグラフィ加工により、一方のセル２Ａの降段部１２と他方のセル２Ｂの昇段部１３とを同時に形成するものであり、上記隙間１４を縮小するための手法を含んでいる。

図５は、実施形態の半導体記憶装置１の製造方法における工程の流れの一例を示すフローチャートである。本実施形態の製造方法においては、先ず、積層体ＬＢの上面に第１開口パターンが形成された第１レジスト層を形成する第１レジスト形成工程が行われる（Ｓ１０１）。

図６は、実施形態の第１レジスト形成工程における積層体ＬＢの状態の一例を示す断面図である。図７は、実施形態の第１レジスト形成工程における積層体ＬＢの状態の一例を示す上面図である。

第１レジスト形成工程においては、図６及び図７に示されるように、積層体ＬＢの上面（最上層の絶縁層ＩＳ）の一部を露出させる第１開口パターンＰ１が形成された第１レジスト層Ｒ１を積層体ＬＢの上面に形成する。図６及び図７において、最終的に隙間１４が形成される領域を示す隙間形成領域３０が示されている。第１開口パターンＰ１は、そのＸ方向の幅が隙間形成領域３０のＸ方向の幅より広くなるように形成される。本実施形態の第１開口パターンＰ１は、隙間形成領域３０と、最終的に昇段部１３が形成される領域（図中、隙間形成領域３０より左側の領域）の一部とを含むように形成される。また、図７において、最終的にコンタクト１５が配置される位置を示すコンタクト配置位置３１が示されている。

その後、図５に示されるように、第１階段形成工程が行われる（Ｓ１０２）。第１階段形成工程においては、第１開口パターンＰ１を介して行われるエッチング加工により、一方のセル２Ａの降段部１２（第１階段部の一例）の下側領域１２Ｌと、他方のセル２Ｂの昇段部１３（第２階段部の一例）の上側領域１３Ｈとが同時に形成される。

図８は、実施形態の第１階段形成工程における積層体ＬＢの状態の一例を示す断面図である。図９は、実施形態の第１階段形成工程における積層体ＬＢの状態の一例を示す上面図である。

第１階段形成工程は、例えば、第１開口パターンＰ１を介して積層体ＬＢの露出部分をエッチングするエッチング処理と、第１開口パターンＰ１のＸ方向の幅を広げるように第１レジスト層Ｒ１をアッシングするアッシング処理とを所定回数繰り返すことにより実行され得る。すなわち、先ず図６及び図７に示すような状態の第１開口パターンＰ１を介してエッチング処理が行われ、その後アッシング処理により第１開口パターンＰ１のＸ方向の幅を降段部１２及び昇段部１３の一段に相当する分だけ広げ、その後当該アッシング処理により広げられた第１開口パターンＰ１を介してエッチング処理が行われる。このようなエッチング処理及びアッシング処理が降段部１２の下側領域１２Ｌ及び昇段部１３の上側領域１３Ｈの段数分だけ繰り返される。これにより、積層体ＬＢに降段部１２の下側領域１２Ｌと昇段部１３の上側領域１３Ｈとが同時に形成されていき、第１階段形成工程の終了時には、図８及び図９に示されるように、降段部１２の下側領域１２Ｌと昇段部１３の上側領域１３Ｈとが形成された状態となる。このとき、降段部１２の下側領域１２Ｌと昇段部１３の上側領域１３Ｈとの間に形成される中間底部３５のＸ方向の幅は、図６及び図７に示される当初の第１開口パターンＰ１の幅と略同一となり、隙間形成領域３０のＸ方向の幅より大きくなる。

その後、図５に示されるように、第２レジスト形成工程が行われる（Ｓ１０３）。第２レジスト形成工程においては、積層体ＬＢの上面に第２開口パターンが形成された第２レジスト層が形成される。

図１０は、実施形態の第２レジスト形成工程における積層体ＬＢの状態の一例を示す断面図である。図１１は、第２レジスト形成工程における積層体ＬＢの状態の一例を示す上面図である。

図１０及び図１１において、積層体ＬＢの上面に第２開口パターンＰ２が形成された第２レジスト層Ｒ２が形成された状態が示されている。このとき、第２開口パターンＰ２は、第１階段形成工程により形成された中間底部３５の一部と、降段部１２の下側領域１２Ｌとを露出させるように形成される。

その後、図５に示されるように、第２階段形成工程が行われる（Ｓ１０４）。第２階段形成工程においては、第２開口パターンＰ２を介して行われるエッチング加工により、一方のセル２Ａの降段部１２の上側領域１２Ｈと、他方のセル２Ｂの昇段部１３の下側領域１３Ｌとが同時に形成される。

図１２は、実施形態の第２階段形成工程における積層体ＬＢの状態の一例を示す断面図である。図１３は、実施形態の第２階段形成工程における積層体ＬＢの状態の一例を示す上面図である。

第２階段形成工程は、第１階段形成工程と同様に、例えば、第２開口パターンＰ２を介して積層体ＬＢの露出部分をエッチングするエッチング処理と、第２開口パターンＰ２のＸ方向の幅を広げるように第２レジスト層Ｒ２をアッシングするアッシング処理とを所定回数繰り返すことにより実行され得る。すなわち、先ず図１０及び図１１に示すような状態の第２開口パターンＰ２を介してエッチング処理が行われ、その後アッシング処理により第２開口パターンＰ２のＸ方向の幅を降段部１２及び昇段部１３の一段に相当する分だけ広げ、その後当該アッシング処理により広げられた第２開口パターンＰ２を介してエッチング処理が行われる。このようなエッチング処理及びアッシング処理が降段部１２の上側領域１２Ｈ及び昇段部１３の下側領域１３Ｌの段数分だけ繰り返される。これにより、積層体ＬＢに降段部１２の上側領域１２Ｈと昇段部１３の下側領域１３Ｌとが同時に形成されていき、第２階段形成工程の終了時には、図１２及び図１３に示されるように、降段部１２の全段と昇段部１３の全段とが形成され、昇段部１３の上側領域１３Ｈ上に第２レジスト層Ｒ２が残留した状態となる。このとき、降段部１２と昇段部１３との間に形成される隙間１４のＸ方向の幅は、第１レジスト層Ｒ１に形成された第１開口パターンＰ１の当初のＸ方向の幅（図６及び図７参照）、及び第２レジスト層Ｒ２に形成された第２開口パターンＰ２の当初のＸ方向の幅（図１０及び図１１参照）より小さくなる。

その後、図５に示されるように、剥離工程が行われる（Ｓ１０５）。剥離工程においては、積層体ＬＢに残留した第２レジスト層Ｒ２が除去される。これにより、互いに対向する降段部１２及び昇段部１３の形成が完了する。

その後、コンタクト配置位置３１へのコンタクト１５の設置、基板Ｓの配線パターンの形成等の所定の工程を実行することにより、図１に例示するような半導体記憶装置１が製造される。

以上のように、本実施形態によれば、互いに対向する降段部１２及び昇段部１３を形成する際に、先ず降段部１２の下側領域１２Ｌと昇段部１３の上側領域１３Ｈとを同時に形成し、その後降段部１２の上側領域１２Ｈと昇段部１３の下側領域１３Ｌとを同時に形成する。このような製造方法によれば、降段部１２の全段と昇段部１３の全段とを同時に形成する場合に比べ、最終的に降段部１２と昇段部１３との間に形成される隙間１４を縮小することが可能となり、半導体記憶装置１全体を小型化することが可能となる。

また、本実施形態の製造方法によれば、降段部１２の段数及び昇段部１３の段数をそれぞれ３以上とした場合に、隙間１４のＸ方向の幅を１μｍ以下とすることが可能となる。

なお、上記においては、先に降段部１２の下側領域１２Ｌと昇段部１３の上側領域１３Ｈとを形成し、その後降段部１２の上側領域１２Ｈと昇段部１３の下側領域１３Ｌとを形成する例を示したが、形成順序は逆であってもよい。すなわち、先に降段部１２の上側領域１２Ｈと昇段部１３の下側領域１３Ｌとを形成し、その後降段部１２の下側領域１２Ｌと昇段部１３の上側領域１３Ｈとを形成してもよい。

図１４は、変形例の第１レジスト形成工程における積層体ＬＢの状態の一例を示す断面図である。図１５は、変形例の第１階段形成工程における積層体ＬＢの状態の一例を示す断面図である。図１６は、変形例の第２レジスト形成工程における積層体ＬＢの状態の一例を示す断面図である。図１７は、変形例の第２階段形成工程における積層体ＬＢの状態の一例を示す断面図である。

本変形例においては、図１４に示されるように、第１レジスト層Ｒ１の第１開口パターンＰ１は、隙間形成領域３０と、最終的に降段部１２が形成される領域（図中、隙間形成領域３０より右側の領域）の一部とを含むように形成される。また、図１５に示されるように、第１階段形成工程の終了時には、降段部１２の上側領域１２Ｈと昇段部１３の下側領域１３Ｌとが形成される。また、図１６に示されるように、第２レジスト層Ｒ２の第２開口パターンＰ２は、第１階段形成工程により形成された中間底部３５の一部と、昇段部１３の下側領域１３Ｌとを露出させるように形成される。また、図１７に示されるように、第２階段形成工程の終了時には、第２レジスト層Ｒ２が降段部１２の上側領域１２Ｈ上に残留した状態となる。このような変形例によっても、上記実施形態と同様の効果を得ることができる。

また、上記においては、互いに対向する降段部１２と昇段部１３とが電気的に分断されている場合について説明したが、降段部１２と昇段部１３との関係はこれに限定されるものではない。例えば、互いに対向する降段部と昇段部とは電気的に接続されていてもよい。本実施形態の製造方法は、互いに対向する位置関係にある降段部と昇段部とを形成する場合について広く適用可能なものである。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２，２Ａ，２Ｂ…セル、１１…メモリセルアレイ、１２…降段部、１２Ｈ…上側領域、１２Ｌ…下側領域、１３…昇段部、１３Ｈ…上側領域、１３Ｌ…下側領域、１４…隙間、１５…コンタクト、２５，２６…テラス部、３０…隙間形成領域、３１…コンタクト配置位置、３５…中間底部、ＩＳ…絶縁層、Ｌ…単位層、ＬＢ…積層体、ＭＳ…メモリセル、Ｐ１…第１開口パターン、Ｐ２…第２開口パターン、Ｒ１…第１レジスト層、Ｒ２…第２レジスト層、Ｓ…基板、ＷＬ…ワード線

Claims (5)

1. 導電層と絶縁層との組からなる単位層が複数積層された積層体に、前記単位層が第１方向に向かって降段していく降段部と、前記降段部に対して対向するように前記単位層が前記第１方向に向かって昇段していく昇段部とが形成された半導体記憶装置の製造方法であって、
   前記積層体の上面の一部を露出させる第１開口パターンが形成された第１レジスト層を前記積層体の上面に形成する第１レジスト形成工程と、
   前記第１開口パターンを介して行われるエッチング加工により、前記降段部及び前記昇段部のうちの一方である第１階段部の下側領域と、前記降段部及び前記昇段部のうちの他方である第２階段部の上側領域とを同時に形成する第１階段形成工程と、
   前記第１階段形成工程により形成された前記第１階段部及び前記第２階段部の最下段である中間底部の一部と前記第１階段部の下側領域とを露出させる第２開口パターンが形成された第２レジスト層を前記積層体の上面に形成する第２レジスト形成工程と、
   前記第２開口パターンを介して行われるエッチング加工により、前記第１階段部の上側領域と、前記第２階段部の下側領域とを同時に形成する第２階段形成工程と、
   を含む半導体記憶装置の製造方法。
2. 前記第１開口パターンの前記第１方向の幅及び前記第２開口パターンの前記第１方向の幅は、前記第２階段形成工程後に前記降段部と前記昇段部との間に形成される隙間の前記第１方向の幅より広い、
   請求項１に記載の半導体記憶装置の製造方法。
3. 前記降段部と前記昇段部とは、電気的に分断している、
   請求項１又は２に記載の半導体記憶装置の製造方法。
4. 前記半導体記憶装置は、電気的に分断された第１セル及び第２セルを含み、
   前記降段部の前記導電層は、前記第１セルに含まれるメモリセルと接続し、
   前記昇段部の前記導電層は、前記第２セルに含まれるメモリセルと接続する、
   請求項１～３のいずれか１項に記載の半導体記憶装置の製造方法。
5. 導電層と絶縁層との組からなる単位層が複数積層された積層体に、前記単位層が第１方向に向かって降段していく降段部と、前記降段部に対して対向するように前記単位層が前記第１方向に向かって昇段していく昇段部とが形成された半導体記憶装置であって、
   前記降段部の段数及び前記昇段部の段数が３以上であり、
   前記降段部と前記昇段部との間に形成される隙間の前記第１方向の幅が１μｍ以下である、
   半導体記憶装置。

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