CN110491858B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。半导体装置具备衬底、以及积层在衬底上方的多个导电层及多个绝缘层。包含多个导电层及多个绝缘层的积层构造的端部具有将导电层设为各级的踏面的阶梯构造。阶梯构造具有各级的立板相互相向的第1阶差部与第2阶差部的阶差对。多个阶差对在阶梯构造中呈阶梯状设置在不同高度。多个第1接触插塞设置在第1阶差部的各级的踏面上。第2接触插塞以如下方式设置：在阶差对的第1阶差部与第2阶差部之间的中间区域或第2阶差部的至少一者，在积层构造内沿导电层及绝缘层的积层方向延伸。CMOS电路设置在积层构造的下方，且与第2接触插塞电连接。第2接触插塞设置在未设有第1接触插塞的中间区域或第2阶差部的至少一者。

Description

半导体装置及其制造方法
[相关申请]
本申请享有以日本专利申请2018-93104号(申请日：2018年5月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置及其制造方法。
背景技术
正在开发一种半导体存储器，该半导体存储器具有将存储单元三维地配置而成的立体型存储单元阵列。半导体存储器的字线具有积层在衬底上的积层构造。为了将接触插塞(contact plug)连接在具有这种积层构造的多条字线的各条，而在积层构造的端部形成着阶梯构造(阶面构造)。该阶梯构造是通过在光刻步骤之后，多次反复执行字线的蚀刻步骤及抗蚀剂膜的细化步骤而形成在字线的积层构造的端部。
然而，如果反复执行蚀刻步骤及细化步骤，那么抗蚀剂膜的膜厚的不均会变大，阶梯构造的尺寸精度变差。为了应对这种阶梯构造的尺寸不均，必须使阶梯构造的踏面的长度或宽度变大。在该情况下，存在半导体存储器的布局面积变大的问题。另外，由于执行多次细化步骤，所以需要使抗蚀剂膜的膜厚变厚且涂布高粘度的抗蚀剂膜的技术。这将导致使半导体存储器的制造成本上升。
发明内容
实施方式提供一种当在积层构造的端部形成阶梯构造时，阶梯构造的尺寸不均较少且能够降低制造成本的半导体装置及其制造方法。
实施方式的半导体装置具备：衬底；以及多个导电层及多个绝缘层，积层在衬底上方。包含多个导电层及多个绝缘层的积层构造的端部具有将导电层设为各级的踏面的阶梯构造。阶梯构造具有各级的立板相互相向的第1阶差部与第2阶差部的阶差对。多个阶差对在阶梯构造中呈阶梯状设置在不同高度。多个第1接触插塞设置在第1阶差部的各级的踏面上。第2接触插塞以如下方式设置：在阶差对的第1阶差部与第2阶差部之间的中间区域或第2阶差部的至少一者，在积层构造内沿导电层及绝缘层的积层方向延伸。CMOS电路设置在积层构造的下方，且与第2接触插塞电连接。第2接触插塞设置在未设有第1接触插塞的中间区域或未设有第1接触插塞的第2阶差部的至少一者。
附图说明
图1是表示第1实施方式的半导体装置中的存储单元阵列的构成的一例的图。
图2是导电膜贯通多条字线及绝缘层的局部放大剖视图。
图3是表示存储单元阵列的构成的一例的概略俯视图。
图4是沿着图3的4-4线所得的剖视图。
图5是表示阶差对的构成例的剖视图。
图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10是表示第1实施方式的半导体装置的制造方法的一例的剖视图。
图11A、图11B、图12A、图12B、图13A、图13B是表示第1实施方式的变化例的半导体装置的制造方法的一例的剖视图。
图14A、图14B、图15、图16A、图16B、图17A、图17B、图18A、图18B是表示第2实施方式的半导体装置的制造方法的一例的剖视图。
图19A、图19B、图20A、图20B、图21A、图21B是表示第2实施方式的变化例的半导体装置的制造方法的一例的剖视图。
图22是表示图6B所示的阶差对及存储单元阵列的概略俯视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示以供设置半导体元件的面为上的情况下的相对方向，有时与按照重力加速度的上下方向不同。附图是示意性或概念性的图，各部分的比率等未必与实物相同。在说明书与附图中，对与关于既有的附图已在上文叙述过的要素相同的要素附上相同符号并适当省略详细的说明。
(第1实施方式)
图1是表示第1实施方式的半导体装置中的存储单元阵列的构成的一例的图。存储单元阵列MCA例如为将存储单元三维地配置而成的立体型存储单元阵列。此外，在图1中，为了易于观察图，对形成在存储器孔113内的除绝缘膜以外的绝缘部分省略了图示。另外，在以下实施方式中，例示硅作为半导体，但也可使用除硅以外的半导体。
另外，在本说明书中，为了方便说明，而导入XYZ正交坐标系统。在该坐标系统中，将相对于衬底100的主面平行的方向且相互正交的2方向设为X方向及Y方向，将相对于所述X方向及Y方向这两个方向正交的方向设为Z方向。作为导电层的字线WL在Z方向上积层。
如图1所示，在半导体衬底100，形成着n型阱区域101，在n型阱区域101上形成着p型阱区域102。在p型阱区域102上，形成着多个NAND(Not And，与非)串NS。具体来说，在p型阱区域102上，形成着作为选择栅极线SGS发挥功能的多个配线层110、作为字线WL发挥功能的多个配线层111、及作为选择栅极线SGD发挥功能的多个配线层112。
配线层110例如由4层形成，利用多个NAND串NS而电连接于共通的选择栅极线SGS，且作为2个选择晶体管ST2的栅极电极发挥功能。
配线层111例如由8层形成，每一层均电连接于共通的字线WL。
配线层112例如由4层形成，针对每个NAND串NS连接于对应的选择栅极线SGD，且分别作为1个选择晶体管ST1的栅极电极发挥功能。
存储器孔113以贯通配线层110、111、112且到达至p型阱区域102的方式形成。在存储器孔113的侧面，依序形成着阻挡绝缘膜114、电荷蓄积膜115(绝缘膜)及栅极绝缘膜116。在存储器孔113内，填埋着导电膜117。导电膜117作为NAND串NS的电流路径发挥功能。在导电膜117的上端，形成着作为位线BL发挥功能的配线层118。
如上所述，在p型阱区域102上，依序积层着选择晶体管ST2、多个存储单元晶体管MT及选择晶体管ST1，1个存储器孔113对应于1个NAND串NS。
在p型阱区域102的表面内，形成着n+型杂质扩散层103及p+型杂质扩散层104。
在n+型杂质扩散层103上，形成着接触插塞119，在接触插塞119上，形成着作为源极线CELSRC发挥功能的配线层120。源极线CELSRC也形成在M2层，M2层的源极线CELSRC电连接于电压产生电路。
在p+型杂质扩散层104上，形成着接触插塞121，在接触插塞121上，形成着作为阱配线CPWELL发挥功能的配线层122。
形成着配线层120、122的M0层形成在较配线层112(选择栅极线SGD)靠上、且较形成着配线层118的M1层靠下。
以上构成在记载了图1的纸面的深度方向上排列着多个。1个指状部由在深度方向上排成一排的多个NAND串NS的集合构成。
进而，配线层110在同一块内，作为共通的选择栅极线SGS发挥功能，且相互电连接。在最下层的配线层110与p型阱区域102之间，形成着栅极绝缘膜116。邻接于n+型杂质扩散层103的最下层的配线层110与栅极绝缘膜116形成到n+型杂质扩散层103附近为止。
由此，在将选择晶体管ST2设为导通状态的情况下，所形成的通道将存储单元晶体管MT0及n+型杂质扩散层103电连接。
电压产生电路能够通过对阱配线CPWELL施加电压，来对导电膜117赋予电位。
图2是导电膜117贯通多个导电层(字线)WL及绝缘层25的局部放大剖视图。在图2中，将图1中省略的导电层WL间的绝缘层表示为绝缘层25。
在各导电层WL与导电膜117之间，从导电层WL侧起依序设有阻挡绝缘膜114、电荷蓄积膜115及栅极绝缘膜116。阻挡绝缘膜114与导电层WL相接，栅极绝缘膜116与导电膜117相接，在阻挡绝缘膜114与栅极绝缘膜116之间设有电荷蓄积膜115。
导电膜117作为通道发挥功能，导电层WL作为控制栅极发挥功能，电荷蓄积膜115作为蓄积从导电膜117注入的电荷的数据存储层发挥功能。也就是说，在导电膜117与各导电层WL的交叉部分，形成着控制栅极包围通道周围而成的构造的存储单元。
本实施方式的半导体装置是非易失性半导体存储装置，能电气上自由地执行数据的删除、写入，即使切断电源也能够保存存储内容。
例如，存储单元是电荷捕获构造的存储单元。电荷蓄积膜115具有多个将电荷(电子)封入的陷阱，例如为氮化硅膜。栅极绝缘膜116例如为氧化硅膜，在从导电膜117对电荷蓄积膜115注入电荷时或蓄积在电荷蓄积膜115的电荷朝导电膜117扩散时成为电位势垒。阻挡绝缘膜114例如为氧化硅膜，防止蓄积在电荷蓄积膜115的电荷向导电层WL扩散。半导体装置例如可为NAND型EEPROM(Electrically Erasable Programmable Read OnlyMemory，电可擦除只读存储器)等。
图3是表示存储单元阵列的构成的一例的概略俯视图。存储单元阵列MCA如参照图1及图2所说明那样，具有导电层WL与绝缘层25的积层构造200，且具有三维地排列的多个存储单元。
存储单元阵列MCA为方形，至少在其端部的1边具有阶梯构造STP。阶梯构造STP是用来将接触插塞(未图示)连接于积层构造200的各导电层WL的连接区域。
图4是沿着图3的4-4线的剖视图。此外，对连接于导电层WL的接触插塞等省略了图示。阶梯构造STP具有阶差对P1～P8。阶差对P1～P8从阶梯构造STP的上级到下级依序排列。
阶差对P1～P8分别设置在不同高度的层，以从存储单元阵列MCA侧朝向它的端部随着朝D1方向前进而下降(降低)的方式构成为阶梯状。
阶差对P1包含以相互相向的方式设置的第1阶差部P1_1与第2阶差部P1_2。阶差对P2包含以相互相向的方式设置的第1阶差部P2_1与第2阶差部P2_2。阶差对P3～P8分别包含以相互相向的方式设置的第1阶差部P3_1～P8_1与第2阶差部P3_2～P8_2。
第1阶差部Pn_1(n＝1～8)构成为分别朝向D1方向的阶梯形状。也就是说，第1阶差部Pn_1成为与阶差对P1～8同样地朝向D1方向下降(降低)的阶梯。第2阶差部Pn_2构成为分别朝向与D1方向相反的D2方向的阶梯形状。也就是说，第2阶差部Pn_2成为与阶差对P1～P8相反地朝向D2方向下降的阶梯。因此，在各阶差对Pn中，第1阶差部Pn_1与第2阶差部Pn_2以相互相向的方式设置。在阶差对Pn的第1阶差部Pn_1与第2阶差部Pn_2之间，设有平坦的平台。
图5是表示阶差对P1、P2的构成例的剖视图。此外，在图5中，仅示出邻接的2个阶差对P1、P2的构成，但其它邻接的阶差对P2～P8也具有相同构成。
阶差对P1设置在导电层WLa～WLg及绝缘层25a～25g。
第1阶差部P1_1具有台阶ST1_1a～ST7_1g。导电层WLa及绝缘层25a构成最上级的台阶ST1_1a。导电层WLb及绝缘层25b构成第2级台阶ST2_1b。同样地，导电层WLc～WLg及绝缘层25c～25g分别构成第3～7级台阶ST3_1c～ST7_1g。为方便起见，在各台阶ST1_1a～ST7_1g中，分别以虚线表示导电层WLa～WLg与绝缘层25a～25g之间的界面。
台阶ST1_1a～ST7_1g以随着朝向D1方向前进而下降(降低)的方式构成为阶梯状。在各台阶ST1_1a～ST7_1g的踏面露出导电层WLa～WLg，在立板露出导电层WLa～WLg及绝缘层25a～25g的侧面。在各台阶ST1_1a～ST7_1g的立板面处，导电层WLa～WLg为上层，绝缘层25a～25g成为下层。
另一方面，阶差对P1的第2阶差部P1_2具有台阶ST1_2a～ST7_2g。导电层WLa及绝缘层25a构成最上级的台阶ST1_2a。导电层WLb及绝缘层25b构成第2级台阶ST2_2b。同样地，导电层WLc～WLg及绝缘层25c～25g分别构成第3～7级台阶ST3_2c～ST7_2g。也就是说，第2阶差部P1_2的台阶ST1_2a～ST7_2g分别在与第1阶差部P1_1的台阶ST1_1a～ST7_1g相同的层构成。另外，第1及第2阶差部P1_1、P1_2成为以阶差对P1的平台中心为分界大致对称的阶梯形状。
台阶ST1_2a～ST7_2g以随着朝向D2方向前进而下降(降低)的方式构成为阶梯状。在各台阶ST1_2a～ST7_2g的踏面露出导电层WLa～WLg，在立板露出导电层WLa～WLg及绝缘层25a～25g的侧面。在各台阶ST1_2a～ST7_2g的立板面处，导电层WLa～WLg为上层，绝缘层25a～25g成为下层。
阶差对P2与阶差对P1同样地具有台阶，但设置在位于绝缘层25g之下的导电层WLh～WLn及绝缘层25h～25n。
阶差对P2的第1阶差部P2_1具有台阶ST1_1h～ST7_1n。
导电层WLh及绝缘层25h构成阶差对P2的最上级的台阶ST1_1h。导电层WLi及绝缘层25i构成第2级台阶ST2_1i。同样地，导电层WLj～WLn及绝缘层25j～25n构成第3～7级台阶ST3_1j～ST7_1n。
台阶ST1_1h～ST7_1n以随着朝向D1方向前进而下降(降低)的方式构成为阶梯状。在各台阶ST1_1h～ST7_1n的踏面露出导电层WLh～WLn，在立板露出导电层WLh～WLn及绝缘层25h～25n的侧面。在各台阶ST1_1h～ST7_1n的立板面处，导电层WLh～WLn为上层，绝缘层25h～25n成为下层。
另一方面，阶差对P2的第2阶差部P2_2具有台阶ST1_2h～ST7_2n。导电层WLh及绝缘层25h构成阶差对P2的最上级的台阶ST1_2h。导电层WLi及绝缘层25i构成第2级台阶ST2_2i。同样地，导电层WLj～WLn及绝缘层25j～25n构成第3～7级台阶ST3_2j～ST7_2n。也就是说，第2阶差部P2_2的台阶ST1_2h～ST7_2n分别在与第1阶差部P2_1的台阶ST1_1h～ST7_1n相同的层构成。第1及第2阶差部P2_1、P2_2成为以阶差对P2的平台中心为分界大致对称的阶梯形状。
台阶ST1_2h～ST7_2n以随着朝向D2方向前进而下降(降低)的方式构成为阶梯状。在各台阶ST1_2h～ST7_2n的踏面露出导电层WLh～WLn，在立板露出导电层WLh～WLn及绝缘层25h～25n的侧面。在各台阶ST1_2h～ST7_2n的立板面处，导电层WLh～WLn为上层，绝缘层25h～25n成为下层。
在邻接的阶差对P1、P2之间，设有与第1或第2阶差部P1_1、P1_2大致相同高度的阶差ST10。另外，阶差对P2的最上层台阶ST1_1h、ST1_2h成为与在D2方向上邻接的阶差对P1的平台层为相同层。由此，邻接的阶差对P1、P2中的第1阶差部P1_1、P2_1的台阶ST1_1a～ST7_1g、ST1_1h～ST7_1n连续。通过使台阶ST1_1a～ST7_1g、ST1_1h～ST7_1n连续，各导电层WLa～WLn在第1阶差部P1_1、P2_1的台阶ST1_1a～ST7_1g、ST1_1h～ST7_1n的踏面露出。因此，能够在台阶ST1_1a～ST7_1g、ST1_1h～ST7_1n的各踏面上设置接触插塞。由此，导电层WLa～WLn能分别与接触插塞电连接，并引出。
详细情况未图示，但阶差对P3～P8也具有与阶差对P1、P2相同的构成。
因此，阶差对P1～P8的第1阶差部P1_1～P8_1的各台阶成为连续的台阶，导电层WL的各层在第1阶差部P1_1～P8_1的台阶的踏面露出。因此，能够在第1阶差部P1_1～P8_1的各台阶的踏面上设置接触插塞(未图示)，且导电层WL分别与接触插塞电连接。由此，导电层WL能作为字线经由接触插塞被引出。导电层WL的各层与第1阶差部P1_1～P8_1的台阶连续且电连接。
另一方面，阶差对P1～P8的第2阶差部P1_2～P8_2是在第1阶差部P1_1～P8_1的形成步骤中同时形成的，但并未与存储单元阵列MCA内的导电层WL电连接。因此，第2阶差部P1_2～P8_2未被用于接触插塞的连接，而作为虚设件残留。
此外，如图10所示，有在积层构造200的下方设有CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)电路的情况。例如，有在作为积层构造200的存储单元阵列MCA的下方设有控制存储单元阵列MCA的CMOS电路的情况。在该情况下，为了将存储单元阵列MCA与CMOS电路电连接，第2接触插塞(图10的CNTt)以在积层构造200内沿导电层WL及绝缘层25的积层方向延伸的方式设置。阶差对P1～P8的第1阶差部P1_1～P8_1与第2阶差部P1_2～P8_2之间的平台(中间区域)及第2阶差部P1_2～P8_2能够被用作接触插塞CNTt的形成区域。因此，在该情况下，即使设置平台或第2阶差部P1_2～P8_2，半导体装置的布局面积也不会太增大。另外，如图5所示，在本实施方式中，阶差ST10在积层构造200的积层方向上呈大致平面状设置。然而，在阶差ST10的壁面，也可在某种程度上存在凹凸。
接下来，对第1实施方式的半导体装置的制造方法进行说明。
图6A～图10是表示第1实施方式的半导体装置的制造方法的一例的剖视图。此外，在图6A～图10中，表示阶差对P1～P4的截面，省略了除此以外的阶差对的图示。
首先，在半导体衬底上形成被用于控制电路的CMOS(Complementary Metal OxideSemiconductor)电路(图10的参照编号10)。在CMOS电路上形成层间绝缘膜等之后，在层间绝缘膜的上方形成立体型存储单元阵列MCA。如图6A所示，存储单元阵列MCA具有包含交替地积层的导电层WL及绝缘层25的积层构造200。此外，在图6A～图10中，示出了包含多个导电层WL及多个绝缘层25的积层构造200的端部，存储单元阵列MCA自身未展现出。另外，在图6A～图10中，为了易于理解，对1层导电层WL与1层绝缘层25之间的界面(图5的虚线)也省略了图示。
接着，使用光刻技术，如图6A所示，在积层构造200上形成第1抗蚀剂膜PR1。第1抗蚀剂膜PR1形成在邻接的阶差对P1～P4的形成区域间。也就是说，第1抗蚀剂膜PR1形成在除阶差对P1～P4的形成区域以外的区域。
阶差对P1～P4的阶差部是从最下级的图案开始转印的，所以如图6A及图6B所示，阶差对P1～P4的形成区域最初成为与阶差对P1～P4各自的平台对应的区域Rp1_1～Rp4_1。因此，例如，第1抗蚀剂膜PR1最初被覆除与阶差对P1～P4的平台对应的区域Rp1_1～Rp4_1以外的区域。
接着，使用第1抗蚀剂膜PR1作为掩模，对最上层的导电层WL的一层及位于它的下方的绝缘层25的一层分别进行蚀刻(第1步骤)。由此，阶差对P1～P4的阶差部P1_1～P4_1、P1_2～P4_2的最下级的图案被转印到最上层的导电层WL及绝缘层25(以下也称为积层膜WL、25)。
接着，对第1抗蚀剂膜PR1各项同性地进行蚀刻而将它的两侧面蚀刻少许(第2步骤)。也就是说，将第1抗蚀剂膜PR1细化。通过第1抗蚀剂膜PR1的细化，第1抗蚀剂膜PR1的两侧面分别被蚀刻相当于阶差部P1_1～P4_1、P1_2～P4_2的1级踏面宽度Wst(D1或D2方向的长度)的量。由此，D1或D2方向上的第1抗蚀剂膜PR1的宽度以踏面宽度Wst的2倍变小。反之，阶差对P1～P4的形成区域Rp1～Rp4以踏面宽度Wst的2倍扩宽。
使用细化后的第1抗蚀剂膜PR1及最上层的积层膜WL、25作为掩模，再次执行第1步骤。由此，从阶差对P1～P4的阶差部P1_1～P4_1、P1_2～P4_2的最下级数为第2级的图案被转印到最上层的积层膜WL、25，并且将最上层的积层膜WL、25的图案(最下级的图案)转印到从最上层数为第2层的积层膜WL、25。由此，从阶差部P1_1～P4_1、P1_2～P4_2的最下级数为第2级为止的图案被转印到积层构造200。
进而，反复执行作为第2步骤的细化步骤、及作为第1步骤的蚀刻步骤。每当重复细化步骤与蚀刻步骤时，第1抗蚀剂膜PR1的两侧面每次后退踏面宽度Wst，且从阶差部P1_1～P4_1、P1_2～P4_2的最下级数为第3级以后的图案依次被转印。当反复执行7次细化步骤与蚀刻步骤时，如图6B所示，形成阶差部P1_1～P4_1、P1_2～P4_2的图案。此时，阶差对P1～P4的形成区域成为图6A所示的Rp1_7～Rp4_7。也就是说，通过反复执行细化步骤，阶差对P1～P4的形成区域从Rp1_1～Rp4_1逐渐变宽为Rp1_7～Rp4_7。使阶差对P1～P4的形成区域的两侧每次扩宽踏面宽度Wst，且反复执行蚀刻步骤，由此如图6B所示那样形成作为阶梯构造的阶差对P1～P4的阶差部P1_1～P4_1、P1_2～P4_2的图案。由此，形成各级的立板部相互相向的第1阶差部P1_1～P4_1及第2阶差部P1_2～P4_2。在蚀刻步骤中，由于每次去除1组积层膜WL、25，所以在第1阶差部P1_1～P4_1及第2阶差部P1_2～P4_2的各级的踏面(上表面)，露出导电层WL。
这样，根据本实施方式，多个阶差对P1～P4的图案能够使用在1次光刻步骤中所形成的抗蚀剂膜PR1同时形成。也就是说，阶差对P1～P4的图案无需分别使用不同抗蚀剂膜个别地形成。
由此，所述细化步骤及蚀刻步骤的次数急剧减少。
在形成阶差部P1_1～P4_1、P1_2～P4_2的图案之后，使阶差对P1～P4各自的高度不同。
例如，在去除第1抗蚀剂膜PR1之后，如图7A所示，在积层构造200上形成第2抗蚀剂膜PR2。第2抗蚀剂膜PR2最接近积层构造200的中心，且被覆位于存储单元阵列MCA侧的阶差对(第1阶差对)P1。因此，第2抗蚀剂膜PR2的端部位于阶差对P1的第2阶差部P1_2与阶差对P2的第1阶差部P2_1之间。
接着，如图7B所示，使用第2抗蚀剂膜PR2作为掩模，对阶差对P2～P4进行蚀刻。阶差对P2～P4被蚀刻与阶差对P1的阶差部P1_1、P1_2的高度大致相等的高度。由此，在阶差对P1与P2之间，形成与阶差部P1_1、P1_2的高度大致相等的阶差ST10。另外，阶差对P2～P4的阶差部P2_1～P4_1、P2_2～P4_2的图案保持原状被转印到下层的积层膜WL、25。因此，阶差对P2～P4的最上级的面成为与阶差对P1的平台为同一面，阶差部P2_1的踏面与阶差部P1_1的踏面连续。也就是说，阶差部P1_1、P2_1的各级由连续地积层的积层膜WL、25形成。
接着，在去除第2抗蚀剂膜PR2之后，如图8A所示，在积层构造200上形成第3抗蚀剂膜PR3。第3抗蚀剂膜PR3被覆阶差对P1及与该阶差对P1邻接的阶差对P2、也就是从存储单元阵列MCA侧起到第2个为止的阶差对P1、P2。因此，第3抗蚀剂膜PR3的端部位于阶差对P2的第2阶差部P2_2与阶差对P3的第1阶差部P3_1之间。
接着，如图8B所示，使用第3抗蚀剂膜PR3作为掩模，对阶差对P3、P4进行蚀刻。阶差对P3、P4被蚀刻与阶差对P2的阶差部P2_1、P2_2的高度大致相等的高度。由此，在阶差对P2与P3之间，形成与阶差部P2_1、P2_2的高度大致相等的阶差ST11。另外，阶差对P3、P4的阶差部P3_1、P4_1、P3_2、P4_2的图案进而保持原状被转印到下层的积层膜WL、25。因此，阶差对P3、P4的最上级成为与阶差对P2的平台为同一面，阶差部P3_1的踏面与阶差部P2_1的踏面连续。也就是说，阶差部P2_1、P3_1的各级由连续积层的积层膜WL、25形成。
接着，在去除第3抗蚀剂膜PR3之后，如图9A所示，在积层构造200上形成被覆阶差对P1～P3的第4抗蚀剂膜PR4。第4抗蚀剂膜PR4被覆阶差对P1、P2及与阶差对P2邻接的阶差对P3、也就是从存储单元阵列MCA侧起到第3个为止的阶差对P1～P3。因此，第4抗蚀剂膜PR4的端部位于阶差对P3的第2阶差部P3_2与阶差对P4的第1阶差部P4_1之间。
接着，如图9B所示，使用第4抗蚀剂膜PR4作为掩模，对阶差对P4进行蚀刻。阶差对P4被蚀刻与阶差对P3的阶差部P3_1、P3_2的高度大致相等的高度。由此，在阶差对P3与P4之间，形成与阶差部P3_1、P3_2的高度大致相等的阶差ST12。另外，阶差对P4的阶差部P4_1、P4_2的图案进而保持原状被转印到下层的积层膜WL、25。因此，阶差对P4的最上级成为与阶差对P3的平台为同一面，阶差部P4_1的踏面与阶差部P3_1的踏面连续。也就是说，阶差部P3_1、P4_1的各级由连续积层的积层膜WL、25形成。
通过反复执行这种光刻步骤及蚀刻步骤，各阶差对P1～P4形成在不同高度，且各阶差对P1～P4的第1阶差部P1_1～P4_1由连续积层的积层膜WL、25形成。因此，积层构造200的各导电层WL的上表面作为阶梯构造STP的各级的踏面露出，能使接触插塞连接于所有导电层WL。
在去除第4抗蚀剂膜PR4之后，如图10所示，在积层构造200上形成层间绝缘膜ILD，且在层间绝缘膜ILD形成作为第1接触插塞的接触插塞CNT。接触插塞CNT设置在第2阶差部P1_2～P4_2的各级的踏面上，且连接于导电层WL。
另外，如图10所示，在CMOS电路10设置在存储单元阵列MCA的下方的情况下，有时将CMOS电路10与位于存储单元阵列MCA的上方的配线层W1、W2、W3、W4电连接。在这种情况下，形成作为将CMOS电路10与配线层W1、W2、W3、W4电连接的第2接触插塞的接触插塞CNTt。接触插塞CNTt以在积层构造200内沿导电层WL及绝缘层25的积层方向延伸的方式设置。接触插塞CNTt设置在各阶差对P1～P4各自的第1阶差部与第2阶差部之间的平台(中间区域)或第2阶差部的至少一者。也就是说，本实施方式的阶差对P1～P4各自的平台由于未设置接触插塞CNT，所以能够用于接触插塞CNTt。另外，阶差对P1～P4各自的第2阶差部P1_2～P4_2的区域也未设置接触插塞CNT，所以能够用于接触插塞CNTt。因此，即使在各阶差对P1～P4存在平台或第2阶差部P1_2～P4_2，通过有效运用这些区域，也能够抑制存储单元阵列MCA的布局面积增大。
另外，在本实施方式中，第1阶差部与第2阶差部之间的中间区域的宽度W10成为第1或第2阶差部的宽度W11的2倍以上。进而，位于相互相邻的阶差对之间的平台(例如P3与P4之间的一平坦部)的宽度W12与第1或第2阶差部的宽度W11大致相同。
如上所述，根据本实施方式，多个阶差对P1～P4的各阶差部的图案能够使用通过1次光刻步骤所形成的抗蚀剂膜PR1同时地形成。由此，所述细化步骤及蚀刻步骤的次数急剧减少。细化步骤中所使用的装置由于价格高昂，所以通过减少细化步骤的次数，不仅使制造时间缩短，而且使制造成本削减。
另外，形成阶差ST10～ST12的抗蚀剂膜PR2以后的光刻步骤无需像形成阶差部P1_1～P4_1、P1_2～P4_2的抗蚀剂膜PR1的光刻步骤那样的对准精度。在本实施方式中，阶差部P1_1～P4_1、P1_2～P4_2所需的光刻步骤执行1次即可。因此，就这种观点来说，也带来制造时间的缩短及制造成本的削减。
另外，抗蚀剂膜PR1形成在大致平坦的积层构造200的上表面。因此，阶差对P1～P4的阶差部P1_1～P4_1、P1_2～P4_2的图案是由大致平坦的积层构造200加工而形成。由此，阶差部P1_1～P4_1、P1_2～P4_2的各级的尺寸不均减少，尺寸精度提高。通过使阶差部P1_1～P4_1、P1_2～P4_2的各级的尺寸精度提高，能够减小尺寸裕度，因此，能使阶梯构造STP整体的面积变小。此外，在所述制造方法中，仅对阶差对P1～P4进行了说明。然而，阶梯构造STP内的阶差对的数量并无特别限定。
(变化例)
在第1实施方式中，在图6B所示的步骤之后，阶差对P1～P4的高度是通过以下方法而有所不同：将由抗蚀剂膜被覆的阶差对从接近积层构造200的中心的阶差对(也就是位于存储单元阵列MCA侧的阶差对)起一边逐个增加一边进行蚀刻。也就是说，阶差ST10～ST12是按照ST10、ST11、ST12的顺序形成。
然而，阶差对P1～P4的高度也可通过以下方法而有所不同：将从抗蚀剂膜露出的阶差对从位于积层构造200的端部的阶差对起一边逐个增加一边进行蚀刻。也就是说，阶差ST10～ST12也可按照ST12、ST11、ST10的顺序形成。
例如，图11A～图13B是表示第1实施方式的变化例的半导体装置的制造方法的一例的剖视图。此外，在图11A～图13B中，表示阶差对P1～P4的截面，省略了除此以外的阶差对的图示。
在经过图6A及图6B所示的步骤之后，如图11A所示，在积层构造200上形成第2抗蚀剂膜PR2。第2抗蚀剂膜PR2最接近积层构造200的端部，使位于积层构造200的外缘侧的阶差对(第3阶差对)P4露出。
其次，如图11B所示，使用第2抗蚀剂膜PR2作为掩模，对阶差对P4进行蚀刻。阶差对P4被蚀刻与阶差对P3的阶差部P3_1、P3_2的高度大致相等的高度。由此，在阶差对P3与P4之间形成与阶差部P3_1、P3_2的高度大致相等的阶差ST12。另外，阶差对P4的阶差部P4_1、P4_2的图案保持原状被转印到下层的积层膜WL、25。
接着，在去除第2抗蚀剂膜PR2之后，如图12A所示，在积层构造200上形成第3抗蚀剂膜PR3。第3抗蚀剂膜PR3使阶差对P4及与阶差对P4邻接的阶差对P3、也就是从积层构造200的外缘侧起到第2个为止的阶差对P3、P4露出。
接着，如图12B所示，使用第3抗蚀剂膜PR3作为掩模，对阶差对P3、P4进行蚀刻。阶差对P3、P4被蚀刻与阶差对P2的阶差部P2_1、P2_2的高度大致相等的高度。由此，在阶差对P2与P3之间，形成与阶差部P2_1、P2_2的高度大致相等的阶差ST11。另外，阶差对P3、P4的阶差部P3_1、P4_1、P3_2、P4_2的图案进而保持原状被转印到下层的积层膜WL、25。
接着，在去除第3抗蚀剂膜PR3之后，如图13A所示，在积层构造200上形成第4抗蚀剂膜PR4。第4抗蚀剂膜PR4使阶差对P4、P3及与阶差对P3邻接的阶差对P2、也就是从积层构造200的外缘侧起到第3个为止的阶差对P2～P4露出。
接着，如图13B所示，使用第4抗蚀剂膜PR4作为掩模，对阶差对P2～P4进行蚀刻。阶差对P2～P4被蚀刻与阶差对P1的阶差部P1_1、P1_2的高度大致相等的高度。由此，在阶差对P1与P2之间形成与阶差部P2_1、P2_2的高度大致相等的阶差ST10。另外，阶差对P2～P4的阶差部P2_1～P4_1、P2_2～P4_2的图案进而保持原状被转印到下层的积层膜WL、25。
即使是这种变化例，也能够将阶差部的图案保持原状进行转印，并且使阶差对P1～P4的高度各不相同。
(第2实施方式)
图14A～图18B是表示第2实施方式的半导体装置的制造方法的一例的剖视图。此外，在图14A及图14B中，表示阶差对P1～P4的截面，省略了除此以外的阶差对的图示。
在经过图6A及图6B所示的步骤之后，如图14A所示，在积层构造200上形成第2抗蚀剂膜PR2。第2抗蚀剂膜PR2使阶差对P1～P4间歇性地露出。也就是说，第2抗蚀剂膜PR2以像阶差对P1、P3、P5…这样隔开1个的方式被覆阶差对(或者使阶差对露出)。
接着，如图14B所示，使用第2抗蚀剂膜PR2作为掩模对阶差对P1～P4进行蚀刻。阶差对P2、P4被蚀刻与阶差对P1、P3的阶差部P1_1、P1_2、P3_1、P3_2的高度大致相等的高度。由此，在阶差对P1与P2之间形成与阶差部P1_1、P1_2的高度大致相等的阶差ST10。在阶差对P3与P4之间，形成与阶差部P3_1、P3_2的高度大致相等的阶差ST12。另外，阶差对P2、P4的阶差部P2_1、P2_2、P4_1、P4_2的图案保持原状被转印到下层的积层膜WL、25。
接着，当去除第2抗蚀剂膜PR2后，可获得图15所示的构造。如图15所示，阶差对P1～P8间歇性地被蚀刻，从而阶差对P2、P4、P6、P8相对于其它阶差对P1、P3、P5、P7凹陷。因此，在阶差对P5与阶差对P6之间存在阶差ST14，在阶差对P7与阶差对P8之间存在阶差ST16。此外，在图15～图18B中，为方便起见，表示阶差对P1～P8。以下，阶差对P1是最接近积层构造200的中心的阶差对，阶差对P8是设为位于积层构造200的端部(第1端)的阶差对。另外，对导电层WL及绝缘层25的界面省略了图示。
接着，如图16A所示，在积层构造200上形成第3抗蚀剂膜PR3。第3抗蚀剂膜PR3使从积层构造200的端部(第1端)侧起到第2个为止的阶差对P7、P8露出。
接着，如图16B所示，使用第3抗蚀剂膜PR3作为掩模，对阶差对P7、P8进行蚀刻。阶差对P7、P8被蚀刻与阶差对P6的阶差部P6_1、P6_2的高度及阶差对P7的阶差部P7_1、P7_2的高度大致相等的高度。由于阶差部P6_1、P6_2、P7_1、P7_2的高度大致相等，所以也可以说被蚀刻阶差部P7_1高度的2倍高度。在图15的状态下，阶差对P7原本就位于比阶差对P6高出阶差部P7_1的高度的位置。然而，因阶差对P7被蚀刻阶差部P7_1的高度的2倍高度，所以阶差对P7变得比阶差对P6低相当于阶差部P7_1的高度量。由此，如图16B所示，在阶差对P6与P7之间，形成阶差部P7_1的高度的阶差ST15。另外，阶差对P7、P8的阶差部P7_1、P8_1、P7_2、P8_2的图案进而保持原状被转印到下层的积层膜WL、25。阶差ST16的图案也保持原状被转印到下层的积层膜WL、25。由此，能够一边将阶差对P7、P8的图案保持原状进行转印，一边使阶差对P5～P8的高度分别不同。
接着，在去除第3抗蚀剂膜PR3之后，如图17A所示，在积层构造200上形成第4抗蚀剂膜PR4。第4抗蚀剂膜PR4使从积层构造200的端部(第1端)侧起到第4个为止的阶差对P5～P8露出。
其次，如图17B所示，使用第4抗蚀剂膜PR4作为掩模，对阶差对P5～P8进行蚀刻。阶差对P5～P8也被蚀刻阶差部P5_1的高度的2倍高度。在图17A的状态下，阶差对P5位于比阶差对P4高出阶差部P5_1的高度的位置。然而，阶差对P5由于被蚀刻阶差部P5_1的高度的2倍高度，所以变得比阶差对P4低相当于阶差部P5_1的高度量。由此，如图17B所示，在阶差对P4与P5之间，形成阶差部P5_1的高度的阶差ST13。另外，阶差对P5～P8的阶差部P5_1～P8_1、P5_2～P8_2的图案进而保持原状被转印到下层的积层膜WL、25。阶差ST14～ST16的图案也保持原状被转印到下层的积层膜WL、25。由此，能够一边将阶差对P5～P8的图案保持原状进行转印，一边使阶差对P3～P8的高度各不相同。
接着，在去除第4抗蚀剂膜PR4之后，如图18A所示，在积层构造200上形成第5抗蚀剂膜PR5。第5抗蚀剂膜PR5使从积层构造200的端部(第1端)侧起到第6个为止的阶差对P3～P8露出。
接着，如图18B所示，使用第5抗蚀剂膜PR5作为掩模，对阶差对P3～P8进行蚀刻。阶差对P3～P8也被蚀刻阶差部P3_1的高度的2倍高度。在图18A的状态下，阶差对P3位于比阶差对P2高出阶差部P3_1的高度的位置。然而，阶差对P3由于被蚀刻阶差部P3_1的高度的2倍高度，所以变得比阶差对P2低相当于阶差部P3_1的高度量。由此，如图18B所示，在阶差对P2与P3之间形成阶差部P3_1的高度的阶差ST11。另外，阶差对P3～P8的阶差部P3_1～P8_1、P3_2～P8_2的图案进而保持原状被转印到下层的积层膜WL、25。阶差ST12～ST16的图案也保持原状被转印到下层的积层膜WL、25。由此，能够一边将阶差对P3～P8的图案保持原状进行转印，一边使阶差对P1～P8的高度各不相同。
当去除第5抗蚀剂膜PR5后，可获得图4所示的构造。
进而，在存在阶差对的情况下，通过进一步反复执行这种光刻步骤及蚀刻步骤，能够一边将阶差部的图案保持原状进行转印，一边使阶差对的高度各不相同。
即使这样，也能够获得与第1实施方式的半导体装置相同的构成。
另外，在第2实施方式中，在使用第2抗蚀剂膜PR2对阶差对P1～P4间歇性地进行蚀刻之后，一边使从抗蚀剂膜露出的阶差对每次增加2个，一边进行蚀刻。由此，第2实施方式与第1实施方式相比，能够减少光刻步骤及蚀刻步骤的反复次数。由此，能够进一步缩短制造时间，且进一步削减制造成本。
(变化例)
第2实施方式中，在图15所示的步骤之后，关于阶差对P1～P8，一边使从抗蚀剂膜露出的阶差对从位于积层构造200的端部(第1端)的阶差对起每次增加2个，一边进行蚀刻。
然而，关于阶差对P1～P8，也可以一边使由抗蚀剂膜被覆的阶差对从接近积层构造200的中心的阶差对(也就是位于存储单元阵列MCA侧的阶差对)起每次增加2个，一边进行蚀刻。
例如，参照图19A～图21B，表示第2实施方式的变化例的半导体装置的制造方法的一例。当经过图14A及图14B所示的步骤之后，去除第2抗蚀剂膜PR2后，可获得图15所示的构造。
其次，如图19A所示，在积层构造200上形成第3抗蚀剂膜PR3。第3抗蚀剂膜PR3被覆最接近积层构造200的中心的2个阶差对P1、P2。
接着，如图19B所示，使用第3抗蚀剂膜PR3作为掩模，对阶差对P3～P8进行蚀刻。阶差对P3～P8被蚀刻阶差对P3的阶差部P3_1的高度的2倍高度。由此，阶差对P3与阶差对P2相比变低，在阶差对P2与P3之间，形成与阶差部P3_1的高度大致相等的阶差ST11。另外，阶差对P3～P8的阶差部P3_1～P8_1、P3_2～P8_2的图案保持原状被转印到下层的积层膜WL、25。阶差ST12、ST14、ST16的图案也保持原状被转印到下层的积层膜WL、25。由此，能够一边将阶差对P3～P8的图案保持原状进行转印，一边使阶差对P1～P4的高度各不相同。
接着，在去除第3抗蚀剂膜PR3之后，如图20A所示，在积层构造200上形成第4抗蚀剂膜PR4。第4抗蚀剂膜PR4被覆最接近积层构造200的中心的4个阶差对P1～P4。
接着，如图20B所示，使用第4抗蚀剂膜PR4作为掩模，对阶差对P5～P8进行蚀刻。阶差对P5～P8被蚀刻阶差对P5的阶差部P5_1的高度的2倍高度。由此，阶差对P5与阶差对P4相比变低，在阶差对P4与P5之间形成与阶差部P5_1的高度大致相等的阶差ST13。另外，阶差对P5～P8的阶差部P5_1～P8_1、P5_2～P8_2的图案保持原状被转印到下层的积层膜WL、25。阶差ST14、ST16的图案也保持原状被转印到下层的积层膜WL、25。由此，能够一边将阶差对P5～P8的图案保持原状进行转印，一边使阶差对P1～P6的高度各不相同。
接着，在去除第4抗蚀剂膜PR4之后，如图21A所示，在积层构造200上形成第5抗蚀剂膜PR5。第5抗蚀剂膜PR5被覆最接近积层构造200的中心的6个阶差对P1～P6。
接着，如图21B所示，使用第5抗蚀剂膜PR5作为掩模，对阶差对P7、P8进行蚀刻。阶差对P7、P8被蚀刻阶差对P7的阶差部P7_1的高度的2倍高度。由此，阶差对P7与阶差对P6相比变低，在阶差对P6与P7之间形成与阶差部P7_1的高度大致相等的阶差ST15。另外，阶差对P7～P8的阶差部P7_1、P8_1、P7_2、P8_2的图案保持原状被转印到下层的积层膜WL、25。阶差ST16的图案也保持原状被转印到下层的积层膜WL、25。由此，能够一边将阶差对P7、P8的图案保持原状进行转印，一边使阶差对P1～P8的高度各不相同。
当去除第5抗蚀剂膜PR5后，可获得图4所示的构造。
进而，存在阶差对的情况下，在去除第5抗蚀剂膜PR5之后，在积层构造200上进而形成其它抗蚀剂膜(未图示)。抗蚀剂膜被覆从积层构造200的中心起到2n为止的阶差对。之后，使用该抗蚀剂膜作为掩模，对积层构造200进行蚀刻。通过反复执行这种光刻步骤及蚀刻步骤，能够一边将阶差部的图案保持原状进行转印，一边使阶差对的高度各不相同。
(平面布局)
图22是表示图6B所示的阶差对P1～P4及存储单元阵列MCA的概略俯视图。图6B的截面对应于沿着图22的6-6线的截面。此外，在图22中，阶差部P1_1～P4_1、P1_2～P4_2被概略地示出。
另外，在图22中，在存储单元阵列MCA的两侧分别设有阶差对P1～P4，但在图6B中，示出了存储单元阵列MCA单侧的阶差对P1～P4的截面。
如图22所示，阶差对P1～P4是通过设置沿着存储单元阵列MCA的边的细长形状的岛I1～I4而获得。岛I1～I4是与存储单元阵列MCA隔开的图案，且是图6A所示的形成第1抗蚀剂膜PR1的区域。通过对岛I1～I4上的第1抗蚀剂膜PR1反复执行细化步骤与蚀刻步骤，而在存储单元阵列MCA及岛I1～I4一次形成阶差部P1_1～P4_1、P1_2～P4_2。
已对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式加以实施，且能在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或它们的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (8)

1.一种半导体装置，具备：
衬底；以及
多个导电层及多个绝缘层，积层在所述衬底的上方；
包含所述多个导电层及所述多个绝缘层的积层构造的端部具有将所述导电层设为各级的踏面的阶梯构造，
所述阶梯构造具有各级的立板相互相向的第1阶差部与第2阶差部的阶差对，多个所述阶差对在所述阶梯构造中呈阶梯状设置在不同高度；
且所述半导体装置还具备：
多个第1接触插塞，设置在所述第1阶差部的各级的踏面上；
多个第2接触插塞，以如下方式设置：在所述阶差对的所述第1阶差部与所述第2阶差部之间的中间区域以及所述第2阶差部两者，在所述积层构造内沿所述导电层及所述绝缘层的积层方向延伸；以及
CMOS(Complementary Metal Oxide Semiconductor)电路，设置在所述积层构造的下方，与所述多个第2接触插塞电连接；且
所述多个第2接触插塞设置在未设有所述第1接触插塞的所述中间区域以及未设有所述第1接触插塞的所述第2阶差部两者。
2.根据权利要求1所述的半导体装置，其中在邻接的所述阶差对间，设有与所述第1或所述第2阶差部大致相同高度的阶差。
3.根据权利要求1所述的半导体装置，其中所述阶差对的所述第1及第2阶差部大致对称。
4.根据权利要求2所述的半导体装置，其中所述阶差对的所述第1及第2阶差部大致对称。
5.根据权利要求1所述的半导体装置，其中所述中间区域的宽度为所述第1或第2阶差部的宽度的2倍以上。
6.根据权利要求1所述的半导体装置，其中位于相互相邻的所述阶差对之间的平台的宽度与所述第1或第2阶差部的宽度大致相同。
7.一种半导体装置的制造方法，包括如下工序：
形成在衬底上方积层多个导电层及多个绝缘层而成的积层构造；
在所述积层构造上形成第1抗蚀剂膜；
反复执行第1步骤及第2步骤，而形成各级的立板部相互相向的第1阶差部与第2阶差部的多个阶差对，所述第1步骤是使用所述第1抗蚀剂膜作为掩模，分别对所述导电层的一层及所述绝缘层的一层进行蚀刻，所述第2步骤是对所述第1抗蚀剂膜的侧面进行蚀刻；
在所述积层构造上形成第2抗蚀剂膜；以及
使用所述第2抗蚀剂膜作为掩模而对所述积层构造的一部分阶差对进行蚀刻，由此使该一部分阶差对相对于其它阶差对为不同高度；
所述第1抗蚀剂膜形成在邻接的所述阶差对的形成区域间，
所述第2抗蚀剂膜被覆所述阶差对中最接近所述积层构造的中心的第1阶差对，使用所述第2抗蚀剂膜作为掩模来对所述积层构造进行蚀刻，
将该第2抗蚀剂膜去除之后，使第3抗蚀剂膜被覆所述第1阶差对及与该第1阶差对邻接的第2阶差对，且
使用所述第3抗蚀剂膜作为掩模来对所述积层构造进行蚀刻。
8.一种半导体装置的制造方法，包括如下工序：
形成在衬底上方积层多个导电层及多个绝缘层而成的积层构造；
在所述积层构造上形成第1抗蚀剂膜；
反复执行第1步骤及第2步骤，而形成各级的立板部相互相向的第1阶差部与第2阶差部的多个阶差对，所述第1步骤是使用所述第1抗蚀剂膜作为掩模，分别对所述导电层的一层及所述绝缘层的一层进行蚀刻，所述第2步骤是对所述第1抗蚀剂膜的侧面进行蚀刻；
在所述积层构造上形成第2抗蚀剂膜；以及
使用所述第2抗蚀剂膜作为掩模而对所述积层构造的一部分阶差对进行蚀刻，由此使该一部分阶差对相对于其它阶差对为不同高度；
所述第1抗蚀剂膜形成在邻接的所述阶差对的形成区域间，
所述第2抗蚀剂膜使所述阶差对间歇性地露出，
使用所述第2抗蚀剂膜作为掩模来对所述阶差对进行蚀刻，
将所述第2抗蚀剂膜去除之后，使从所述积层构造的第1端起2个所述阶差对在第3抗蚀剂膜上露出，
使用所述第3抗蚀剂膜作为掩模来对所述阶差对进行蚀刻，
将所述第3抗蚀剂膜去除之后，使从所述积层构造的所述第1端起4个所述阶差对在第4抗蚀剂膜上露出，且
使用所述第4抗蚀剂膜作为掩模来对所述阶差对进行蚀刻。
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