TWI533441B

TWI533441B - Sonos裝置及其製造方法

Info

Publication number: TWI533441B
Application number: TW101137312A
Authority: TW
Inventors: 林靖璋; 張凱翔; 吳致遠; 劉光文
Original assignee: 旺宏電子股份有限公司
Priority date: 2012-10-09
Filing date: 2012-10-09
Publication date: 2016-05-11
Also published as: TW201415610A

Description

SONOS裝置及其製造方法

本發明之實施例一般而言是有關於一種半導體裝置，特別是有關於一種記憶體裝置及此裝置之一種製造方法。

由於持續致力於製造更小之記憶體單元及更高記憶體容量之裝置使得非揮發性記憶體受到關注。通常來說，大部分之發展被集中於浮動閘極快閃記憶體裝置之發展，然而發展更小之記憶體單元之驅動力受到浮動閘極結構之阻礙。舉例來說，浮動閘極記憶體結構中的穿隧氧化薄模之尺寸進一步地被縮小，該結構變得更容易受到漏洩電流之影響，使得浮動閘極內將損失電荷。

為克服浮動閘極快閃記憶體結構於進一步地縮小記憶體單元之尺寸下所帶來之限制，快閃記憶體利用之氧化物-氮化物-氧化物(oxide nitride oxide,ONO)層，例如是金属-氧化矽-氮化矽-氧化矽-矽(metal oxide nitride oxide silicon,MONOS)及矽-氧化矽-氮化矽-氧化矽-矽(silicon oxide nitride oxide silicon,SONOS)之結構已在開發中。電荷會累積在ONO薄膜之氮化矽薄膜層中，另一種說法如電荷捕捉層中。ONO薄膜之使用有助於減少電荷在穿隧氧化層中的損失。

圖式第1圖繪示一種習知之記憶體具有一ONO薄膜。第1圖之一SONOS結構1具有一基材10及一ONO薄膜20 設置於其上。該ONO薄膜20包括被一較低氧化層30及一較高氧化層50所圍繞之一氮化矽層40。以一導電層60代表一控制閘極結構設置於該ONO薄膜20之上。一硬遮罩(hard mask,HM)層70可設置於該導電層60之上。

於操作中，該SONOS結構1可為一通道80之部分且位於具有一源極側90及一汲極側100之該基材10中。該通道80中之電子可得到足夠的能量以克服該較低氧化層30施加之介電阻障，並且被捕捉至該氮化矽層40中。本身不導電之該氮化矽層40具有抓住一源極側電荷120之能力，使得該源極側電荷120不會遷移而穿越接近該汲極側100之膜層。因此，該SONOS結構1具有抓住二資料位元的能力之特徵。

一電荷於該源極側電荷110及該汲極側電荷120中的存在或缺無，係以施加一讀取電壓後感應該電荷之臨界電壓所決定。若是該源極側電荷110或該汲極側電荷120任一方確實抓住了一電荷，則施加該讀取電壓後之該臨界電壓將會增加。然而，在經歷一讀取操作後，臨界電壓的延長部分可能會導致該源極側電荷110及該汲極側電荷120交互作用。所有其造成之交互作用被稱作一第二位元效應。

舉例來說，若是該源極側電荷110及該汲極側電荷120均具有低臨界電壓，則該源極側電荷110及該汲極側電荷120之間的任何交互作用可藉由簡單地選擇一較低讀取電壓以避免之。然而，舉例來說，若是該汲極側電荷120具有一高臨界電壓並且該源極側電荷110具有一低臨界電壓，則當施加該讀取電壓後該汲極側電荷120之該臨界電壓會再進一步增加，並且該汲極側電荷120之較高臨界電壓可能導致錯誤讀取為該源極側電荷110困住一電荷。

而此第二位元效應一般可藉由增加該汲極電壓及/或減少該基材之摻雜濃度來克服，但兩種解決方法均有其各自的限制。該汲極電壓之增加可減少該源極側電荷110及該汲極側電荷120之間的電位差，但是當記憶體裝置之尺寸更加縮減時，更高之一較高汲極電壓將增加汲極漏洩電流之可能性。

低基材摻雜濃度可能造成非期望之穿透效應，使得通道之長度縮短導致一短通道效應。該短通道效應可能導致錯誤登錄該電晶體中之關閉狀態或開啟狀態。

本領域仍需要改進ONO記憶體單元結構，以克服普遍呈現於此種結構之該第二位元效應。

圖式第2A圖繪示根據某種習知工業技術所製造之一SONOS結構。如第2A圖所示，經過習知工業技術之蝕刻製程加工過之一殘留層130實質上圍繞該SONOS結構之側壁。該殘留層130可具有導電之性質。

第2B圖繪示根據某種習知工業技術所製造一SONOS結構。如第2B圖所示，通常在經過習知工業技術中一離子佈植製程之後殘留一顆粒140，其沉積於圍繞該SONOS記憶體單元之一介電材料內。

第2C圖繪示漏洩電流路徑如何於具有一殘留層130或一沉積顆粒140之記憶體裝置內發展。此處揭示製造SONOS記憶體單元之工業製程的技術上之進步，係關於本領域所需要之可減緩漏洩電流路徑之發展之一SONOS結構。

本發明之實施例揭示係關於半導體裝置，特別是一種用於半導體裝置內之SONOS結構。

本發明之一層面，提供一半導體包括：一基材；一介電層，設置於基材上，該介電層具有一內縮區；一導電層，設置於該介電層上，該導電層具有一側壁；以及一電荷捕捉薄膜，實質上圍繞該介電層及該導電層之該側壁。

根據本發明之某些實施例，該電荷捕捉薄膜可包括：一第一介電層，共形地提供於該閘極層之該側壁及該內縮區之一表面；一資料儲存材料，設置於該第一介電層上並且提供於填滿該內縮區以定義一填充區；以及一第二介電層，設置於該資料儲存材料之上。

根據本發明之一實施例，該半導體可更包括一通道區設置於該基底中。該通道區具有從一源極側至一汲極側定義出的一長度。於本發明之一些實施例中，該通道區的該長度係大於該導電層之一長度。於本發明之一些實施例中，該第一介電層可為一氧化物-氮化物-氧化物(ONO)薄膜。

於本發明之一實施例中，該內縮區之一剖面實質上為梯形形狀。進一步根據此實施例說明，該填充區之一剖面可實質上為拋物面形狀。該內縮區可具有一長度介於約10nm至約200nm之間。於本發明之某些實施例中，該內縮區之該長度可約為100nm。

該第一介電層可具有一厚度介於約1nm至約10nm間。於本發明之某些實施例中，該第一介電層之該厚度約為5nm。該資料儲存材料之鄰近於該側壁之一厚度介於約0至約4nm間。於本發明之某些實施例中，該資料儲存材料於該側壁之該厚度約為1nm。

該填充區具有一貫穿深度，定義為該側壁與該填充區內部之最遠點間的距離，該貫穿深度形成約0至100nm間。於本發明之某些實施例中，該填充區之該貫穿深度可約為50nm。

本發明之一層面，亦提供一種製造一半導體裝置之方法，其步驟包括：提供一圖案化單元具有：一介電層，一導電層，以及一硬遮罩層；進行蝕刻以形成一內縮區於該介電層內；以及形成一電荷捕捉薄膜實質上圍繞於該圖案化單元之一側壁及該介電層之一外露部分。

根據本發明之某些實施例，其中形成一電荷捕捉薄膜之步驟包括：形成一第一介電層，共形地沿著該圖案化單元之該側壁及該內縮區之一表面；沉積一資料儲存材料於該第一介電層之上；實質上填充該內縮區以定義一填充區；以及形成一第二介電層於該資料儲存材料之上。

於本發明之某些實施例中，可施用該第一介電層階梯化及圍繞化於該半導體裝置之一穿隧氧化區上。尚於本發明之其他實施例中，其中該沉積及該實質上填充之步驟可實質上同時執行。

於本發明之某些實施例中，該資料儲存材料為一氮化物層，並且形成該第二介電層之步驟可包括增長一氧化物層於該氮化物層上，舉例來說，係藉由熱氧化一部分之該氮化物層以增長之。

本發明之其他層面，進一步包括由本發明之實施例提供之方法製造之一製品。

本發明上述之實施例及其他層面與發明實施例，將於下文配合所附圖式作詳細說明而更明顯易懂。並且後附之申請專利範圍亦可揭示本發明之特徵。

以下將更加詳細地描述本發明之部分實施例，並配合後附圖式作為本發明之部分而非全體之實施例之參考。實際上，本發明之各種實施例可以用許多不同的形式呈現，並不限於此處所揭示之實施例，並且，更由於這些實施例之揭示將使本發明更符合專利法之要求。

在本說明書和後附之申請專利範圍中，所使用的單數形式「一」及「該」為包含複數對象，除非前後文另有說明。舉例來說，「一SONOS結構」為包括多個此類SONOS結構。

儘管特定之用語被使用於本文中，但僅為一般性及描述性之字眼，並非用於限制本發明之目的。所有用語使用於本文中，包括技術性及專業術語，對於本發明所屬領域之具有通常知識者於一般常識下應有相同之意義，除非另外定義其用語。其中應該了解該用語，例如是定義於普遍使用之字典內之用語，則本發明所屬領域之具有通常知識者應具有相同之解讀。其中應該了解該用語，例如是定義於普遍使用之字典內之用語，則其於所揭露內容之前後文中之含義與在相關領域之含意是一致的。此類一般性慣用詞語常並不會被解釋為理想化的或過度正式之含意，除非於本文中被明確定義。

本文中使用之「SONOS結構」係指一半導體裝置之一元件，該半導體裝置例如是一記憶體裝置。記憶體裝置之非限定性的例子包括快閃記憶體裝置。可抹除可編程唯讀記憶體(EPROM)及電子可抹除唯讀記憶體(EEPROM)裝置亦為記憶體裝置之非限定性的例子。本發明之該閘極結構可為具有組裝能力之一SONOS結構，可在記憶體裝置，或一元件之一部件，或此種閘極結構之元件中操作。

一SONOS結構通常包括：一基材、一ONO薄膜、以及一導電層。以此種複數SONOS結構作為一記憶體裝置被用於識別訊息，如識別處理系統中所需之訊息。一SONOS結構之一元件包括一氮化層被設置以抓住皆具有一臨界電壓之二訊息位元。

本發明之SONOS結構及此裝置之製造方法可得到一SONOS結構，該SONOS結構會減少或消除此種裝置所承受之第二位元效應。此外，本發明之SONOS結構及此裝置之製造方法可得到一SONOS結構，該SONOS結構會減少或消除此種裝置所承受之短通道效應。進一步地，本發明之該SONOS結構可避免記憶體裝置中漏洩電流路徑之發展。

通常來說，本發明之該半導體裝置具有實質上被一電荷捕捉薄膜所圍繞之一儲存結構。該半導體裝置具有一基材，該儲存結構設置於該基材之上。於本發明之某些實施例中，該儲存結構可包括一介電層及一導電層。於本發明之一實施例中，該介電層具有一內縮區。

於本發明之某些實施例中，該電荷捕捉薄膜可包括一第一介電層，共形地提供於該導電層之該側壁及該內縮區之一表面。於本發明之某些實施例中，該電荷捕捉薄膜更可包括一資料儲存材料，該資料儲存材料可設置於該第一介電層上並且提供於填滿該內縮區以定義一填充區。於本發明之某些實施例中，該電荷捕捉薄膜可包括一第二介電層，實質上設置於該資料儲存材料之上。

圖式第3圖根據本發明之一實施例繪示一SONOS記憶體單元之剖面圖。該SONOS結構200具有一基材210及一氧化物-氮化物-氧化物(oxide nitride oxide,ONO)薄膜220。該ONO薄膜220包括一內層氧化層230，一氮化層270，及一外層氧化層300。該內層氧化層230圍繞於操作為一閘極之一導電層230以及任選之一硬遮罩層320。該內層氧化層230一般操作為一介電層，此外，該內層氧化層230包括其功能同於一穿隧氧化層240、一閘極介電層250之一外層、以及一上介電層260之區域。該閘極介電層250本身可為一氧化層或者本領域中所知可作為一閘極介電層250之任何其他材料或組合材料。

該氮化層270實質上圍繞該內層氧化層230並且亦填充包括如第3圖之一源極側電荷區280及一汲極側電荷區290所示之一連續內縮區。該基材210可定義具有一源極側340及一汲極側350之一通道330，如第3圖之實施圖例所示。該氮化層270之該源極側電荷區280對應該源極側340之一電荷捕捉層，並且該氮化層270之該汲極側電荷區290對應該汲極側350之一電荷捕捉層。

在不欲被理論所限制之下，該閘極介電層250提供明確定義之一介電屏障位於該源極側電荷區280與該汲極側電荷區290之間，該介電屏障特別指作用以實質上降低可能沒有完全消除之該SONOS結構200之該第二位元效應。舉例來說，第4A圖之圖表繪示該氮化層中的電荷密度變化對一習知之SONOS記憶體單元的通道位置。該汲極側位元365(位元-2)之電荷密度容易與該源極側位元360(位元-1)產生干涉，特別是於低臨界電壓之情況下。第4B圖之圖表繪示根據本發明之一實施例中該氮化層中的電荷密度變化對一習知之SONOS記憶體單元的通道位置。如第4B圖所示，閘極介電層250提供一緩衝區370介於一源極側位元之電荷密度380與一汲極側位元之電荷密度385之間。

第4C圖繪示本發明之某些實施例中SONOS記憶體單元之較低第二位元相對習知之SONOS記憶體單元之較高第二位元之程式電壓位準減少的情況。

本發明進一步提供蝕刻該SONOS結構形成之該內縮區的一較佳形狀。於本發明之某些實施例中，該內縮區之一剖面實質上為梯形形狀。於本發明之某些實施例中，填充區之一剖面實質上為拋物面形狀。

第5A圖至第5E圖根據本發明之一實施例，繪示該單元經過不同的製造一SONOS結構之步驟以提供一填充內縮區後之剖面圖。第5A圖根據本發明之一實施例，繪示一圖案化單元600之剖面視圖，該圖案化單元600具有一介電層620、一導電層630、以及一硬遮罩層640設置於一基材610上。

第5B圖根據本發明之一實施例，繪示一圖案化單元650之剖面視圖，該圖案化單元650具有一內縮區660圍繞一介電層620。如第5B圖所示，該內縮區660之外形接近一梯形形狀且圍繞該介電層620。第5B圖之該內縮區660藉由一特別之內縮蝕刻製程可使得該內縮區660實質上具有一梯形形狀。

於本發明之一實施例中，該內縮區660之一距離665，即該導電層630之一側壁635與該介電層620之最深穿透距離，或者說該梯形形狀之最長底與最短底之間的頂垂線或高，具有一範圍介於約10至約200nm間。於本發明之某些實施例中，該距離665可約為100nm。

該梯形形狀之內縮區660使得能藉由該單元接受本文此處將描述的額外製程，而形成如第3圖所示之該源極側電荷區280及該汲極側電荷區290之形狀。根據本發明之一實施例，源極側電荷區280及該汲極側電荷區290實質上具有一拋物面形狀，其尺寸可增加直到大約遇到點處，其中在上述點處的位置，該內層氧化層230形成該穿隧氧化層240於該源極側電荷區280及該汲極側電荷區290之底部，並且在上述點處的位置，該內層氧化層230形成該上介電層260於該源極側電荷區280及該汲極側電荷區290。

第5C圖根據本發明之一實施例，繪示一圖案化單元670之一剖面具有一梯形形狀之內縮區660，該內縮區660具有一內層氧化層680實質上共形地被提供於該圖案化單元670之該側壁及該內縮區660之該表面。

舉例來說，該內層氧化層680可利用任何本領域已知之沉積技術沿著該圖案化單元670之該側壁及該內縮區660之該表面沉積。於本發明之某些實施例中，該內層氧化層680將沿著該圖案化單元670之該側壁熱增長至該內縮區660之該表面。事實上任何形成一習知之該較低氧化層之已知技術均可用於形成該內層氧化層680。

於本發明之某些實施例中，舉例來說，該內層氧化層可對應一穿隧氧化層/上氧化介電層。於本發明之某些實施例中，該內層氧化層可以一氧化物-氮化物-氧化物(ONO)薄膜形成。於本發明之某些實施例中，一氮化矽薄層可提供用於該穿隧氧化層/上氧化層，以抑制氧化及氮化矽熱製程導致之該閘極電極及基材之侵蝕。該氮化矽薄層接著可藉由一熱氧化製程轉換為一氮氧化矽(silicon-oxy-nitride,SiOxN)層。

於本發明之一實施例中，該內層氧化層680具有從該側壁635延伸之一內層氧化層厚度685，介於約1nm至約10nm間。於本發明之一實施例中，該內層氧化層厚度685可約為5nm。

該內層氧化層可為階梯及圍繞形狀690，以較佳地定義一通道區700、一源極側區710、以及一汲極側區720。在不欲被理論所限制之下，此種配置可提供更好的可編程性、可抹除性、以及讀取能力。

第5D圖根據本發明之一實施例，繪示經過沉積一氮化層740於該內層氧化層680上後之一圖案化單元730之一剖面。如第5D圖所示，該氮化層740填入經特殊設計的梯形內縮區660

第5E圖根據本發明之一實施例，繪示經過形成一外層氧化層760後之一圖案化單元750之一剖面。實際上，第5E圖之該圖案化單元750可達成於第3圖及第6圖中被詳加描述之完整的該SONOS結構200，該SONOS結構200可經過額外之製程步驟，例如摻雜、蝕刻、研磨等製程。

根據第6圖，該SONOS結構200被一貫穿深度770所定義，該貫穿深度770係該導電層310之一側壁315至該氮化層270之材料與該內層氧化層230交會處的最深點，即該內層氧化層230與該閘極介電層250之接觸處，之間的距離。根據本發明之一實施例，該貫穿深度770之範圍介於約0nm(即未貫穿超過該側壁315)至約100nm間。於本發明之某些實施例中，其中該貫穿深度770約為50nm。

此外，如第6圖所示，該SONOS結構200進一步被一氮化層厚度780所定義，該氮化層270之該氮化層厚度780係位於接近該導電層310之該側壁315及該硬遮罩層320處之該內層氧化層230與該外層氧化層300間。根據本發明之一實施例，該氮化層厚度780可介於約0至約4nm間。根據本發明之某些實施例，該氮化層厚度780可約為1nm。

第7圖繪示如第1圖中之一習知之SONOS記憶體單元 1之該剖面與如第3圖所示之根據本發明之一實施例之一SONOS記憶體單元200之該剖面之比較。該習知之SONOS記憶體單元1具有一習知通道長度790，而根據本發明之一實施例之該SONOS記憶體單元200具有一通道長度795。如第7圖所示，根據本發明之一實施例之該SONOS記憶體單元200之該通道長度795大於該習知通道長度790。於本發明之一些實施例中，該通道長度795超過該導電層310之該長度至少約5%、至少約10%、至少約20%、至少約25%、且至少約50%。

在不欲被理論所限制之下，本發明中該SONOS結構200之該通道長度795之增加，可改善短通道效應的表現以及於該源極側340及該汲極側350間之一較大之一衝擊電壓。於本發明之一些實施例中，該通道長度795係大於該導電層310的該長度。於本發明的某些實施例中，該導電層310可為控制閘極。

一般來說，該習知之SONOS記憶體單元以及本發明之該SONOS記憶體單元中，基板之該源極及該汲極區可被佈植入離子以適當地修正其區域之電性。可利用任何已知之佈植製程佈植該源極及該汲極區。

根據本發明之一實施例，該通道長度795係大於該習知之通道長度790約40%。於本發明之某些實施例中，本發明中該SONOS結構200之該衝擊電壓係大於一習知之SONOS裝置1約33%。

第8圖根據本發明之一實施例，繪示兩個SONOS記憶體單元之一剖面。第8圖提供當設置多於一個之本發明之 SONOS記憶體細胞用於一記憶體裝置內時之實施圖例。如第8圖之實施圖例所示，根據本發明之一實施例，該內層氧化層230及230'、該氮化層270及270'、以及該外層氧化層300及300'形成一連續連接的ONO層於該SONOS記憶體200 & 200'之間。

第9圖為根據本發明之一實施例之一製造半導體裝置之製程之流程圖。該製造半導體裝置之製程900包括：提供一圖案化單元，該圖案化單元包括一介電層、一導電層、以及任選之一硬遮罩層之步驟910。該導電層可為一閘極層如本文中之說明。進行蝕刻以形成一內縮區於該介電層內之步驟920。於本發明之某些實施例中，該內縮區可具有一梯形形狀如本文中之說明。

該製造半導體裝置之製程900通常包括形成一電荷捕捉層位於該圖案化單元之一側壁之步驟。於本發明之一實施例中，形成該電荷捕捉層之步驟包括該額外之步驟930如第9圖所示，係包括一第一介電層，例如是一內層氧化層，實質上共形地沿著該單元之一側壁及該內縮區之該表面形成。可任選地進行，該第一介電層可被階梯化及圍繞化於該半導體裝置之一穿隧氧化區上之步驟940。該製造半導體裝置之製程900亦包括沉積一資料儲存材料例如一氮化層於該內層氧化層上之步驟950，以及該資料儲存材料實質上填滿該內縮區之步驟960。於本發明之某些實施例中，該資料儲存材料設置於該第一介電層之上並且實質上同時地填滿該內縮區。於本發明之某些實施例中，可執行多種之步驟以確保該內縮區完全地被填滿。

最後，可進行步驟970，其中一第二介電層，例如是一氧化層，可沿著該氮化層形成。舉例來說，於本發明之某些實施例中，該第二介電層可沉積於該資料儲存材料上。於本發明之某些實施例中，該第二介電層可成長於該資料儲存材料上。於本發明之更特定之實施例中，可藉由執行一熱增長步驟轉換該氮化層之一部分成為一氮氧化矽(silicon-oxy-nitride,SiOxN)層，使一氧化層可增長於一氮化層上。

本發明之一層面，提供一半導體裝置，如根據本發明之任何方法製造之一SONOS結構。

此處提供本發明之多數變化形及其他實施例，可使本發明所屬領域之具有通常知識者藉由前述內容及關聯之圖式之揭示得到啟示。因此，應當理解本發明並不被已揭露之某些實施例所局限，並且其變化形及其它實施例，均應包含於後附之申請專利範圍中。此外，儘管前述內容及關聯之圖式揭示了元件及/或功能之特定組合範例之詳細實施方式，仍應當理解其元件及/或功能之不同組合可由實施例之選擇而得到提供，不會脫離後附之申請專利範圍。於此方面，舉例來說，上述已明確揭示之元件及/或功能，即使於不同組合之下，於詳加考慮之下仍可能部分包含於後附之申請專利範圍之中。儘管特定之用語被使用於本文中，但僅為一普通性及描述性之字眼，並非用於限制本發明之目的。

1、200、200'‧‧‧SONOS結構

10、210、210'、610‧‧‧基材

20、220、220'‧‧‧ONO薄膜

30‧‧‧較低氧化層

40‧‧‧氮化矽層

50‧‧‧較高氧化層

60、310、310'、630‧‧‧導電層

70、320、320'、640‧‧‧硬遮罩層

80、330、330'‧‧‧通道

90、340‧‧‧源極側

100、350‧‧‧汲極側

110‧‧‧源極側電荷

120‧‧‧汲極側電荷

230、230'、680‧‧‧內層氧化層

240、240'‧‧‧穿隧氧化層

250、250'‧‧‧閘極介電層

260、260'‧‧‧上介電層

270、270'、740‧‧‧氮化層

280、280'‧‧‧源極側電荷區

290、290'‧‧‧汲極側電荷區

300、300'、760‧‧‧外層氧化層

315、635‧‧‧側壁

360‧‧‧源極側位元

365‧‧‧汲極側位元

370‧‧‧緩衝區

380‧‧‧源極側位元電荷密度

385‧‧‧汲極側位元電荷密度

600、650、670、730、750‧‧‧圖案化單元

620‧‧‧介電層

660‧‧‧內縮區

665‧‧‧距離

685‧‧‧內層氧化層厚度

690‧‧‧階梯及圍繞形狀

700‧‧‧通道區

710‧‧‧源極側區

720‧‧‧汲極側區

770‧‧‧貫穿深度

780‧‧‧氮化層厚度

790‧‧‧習知通道長度

795‧‧‧通道長度

第1圖繪示一習知SONOS記憶體單元之一剖面圖。

第2A圖繪示根據一習知技術製造之一SONOS記憶體單元之一剖面圖。

第2B圖繪示根據一習知技術製造之一SONOS記憶體單元之一剖面圖。

第2C圖繪示根據一習知技術製造之複數SONOS記憶體單元之一剖面圖。

第3圖繪示根據本發明之一實施例之一SONOS記憶體單元之一剖面圖。

第4A圖之圖表繪示該氮化層中的電荷密度變化對一習知之SONOS記憶體單元的通道位置。

第4B圖之圖表繪示根據本發明之一實施例中該氮化層中的電荷密度變化對一習知之SONOS記憶體單元的通道位置。

第4C圖繪示本發明之某些實施例中SONOS記憶體單元之較低第二位元相對習知之SONOS記憶體單元之較高第二位元之程式電壓位準減少後之可能範圍。

第5A圖根據本發明之一實施例繪示一圖案化單元之一剖面圖。

第5B圖根據本發明之一實施例繪示具有一梯形形狀之內縮區之一圖案化單元之剖面圖。

第5C圖根據本發明之一實施例繪示一圖案化單元在經過形成一內層氧化層圍繞於該單元後之剖面圖。

第5D圖根據本發明之一實施例繪示一圖案化單元在經過於該單元上形成一氮化層沉積之後之剖面圖。

第5E圖根據本發明之一實施例繪示一圖案化單元在經過提供該單元一外層氧化層後之剖面圖。

第6圖根據本發明之一實施例繪示一圖案化單元之一剖面圖。

第7圖繪示一習知SONOS記憶體單元及根據本發明之一實施例中一圖案化單元之一剖面圖。

第8圖根據本發明之一實施例繪示複數SONOS記憶體單元之一剖面圖。

第9圖根據本發明之一實施例繪示製造一SONOS結構的製程之流程圖

200‧‧‧SONOS結構

210‧‧‧基材

220‧‧‧ONO薄膜

230‧‧‧內層氧化層

240‧‧‧穿隧氧化層

250‧‧‧閘極介電層

260‧‧‧上介電層

270‧‧‧氮化層

280‧‧‧源極側電荷區

290‧‧‧及極側電荷區

300‧‧‧外層氧化層

310‧‧‧導電層

320‧‧‧硬遮罩層

330‧‧‧通道

340‧‧‧源極側

350‧‧‧汲極側

Claims

一種半導體裝置，包括：一基板；一介電層，設置於該基板之上，該介電層具有一內縮區；一導電層，設置於該介電層上，該導電層具有一側壁；以及一電荷捕捉薄膜，實質上圍繞該介電層及該導電層之該側壁，其中該電荷捕捉薄膜包括一第一介電層，共形地提供於該導電層之該側壁及該內縮區之一表面，且該第一介電層為階梯及圍繞形狀；其中移除部分之該基板以及部分之該導電層以形成該內縮區。
如申請專利範圍第1項所述之半導體裝置，其中該電荷捕捉薄膜更包括：一資料儲存材料，設置於該第一介電層上並且提供於填滿該內縮區以定義一填充區；以及一第二介電層，設置於該資料儲存材料之上。
如申請專利範圍第1項所述之半導體裝置，其中該內縮區之一截面實質上為梯形形狀。
如申請專利範圍第2項所述之半導體裝置，更包括一通道區設置在該基底中，該通道區從一源極側至一汲極側之一長度係大於該導電層之一長度。
如申請專利範圍第2項所述之半導體裝置，其中該第一介電層係為一氧化物-氮化物-氧化物(ONO)薄膜。
一種半導體裝置之製造方法，包括：提供一圖案化單元，該圖案化單元包括：一基板、一介電層，一導電層，以及一硬遮罩層；蝕刻部分之該基板以及部分之該導電層以形成一內縮區；以及形成一電荷捕捉薄膜實質上圍繞於該圖案化單元之一側壁及該介電層之一外表面，其中形成該電荷捕捉薄膜之方法包括形成一第一介電層，共形地沿著該側壁及該內縮區之一表面，且該第一介電層為階梯及圍繞形狀。
如申請專利範圍第6項所述之半導體裝置之製造方法，其中形成該電荷捕捉薄膜之方法更包括：沉積一資料儲存材料於該第一介電層之上；實質上填充該內縮區以定義一填充區；以及形成一第二介電層於該資料儲存材料之上。
如申請專利範圍第7項所述之半導體裝置之製造方法，其中該第一介電層係為一氧化物-氮化物-氧化物(ONO)薄膜。
如申請專利範圍第7項所述之半導體裝置之製造方法，其中該資料儲存材料為一氮化物層，並且形成該第二介電層之步驟包括藉由熱氧化一部分之該氮化物層以增長一氧化物層於該氮化物層上。
如申請專利範圍第6項所述之半導體裝置之製造方法，其中該內縮區之一截面實質上為梯形形狀。
一種半導體裝置，該半導體裝置之製造方法包括：提供一圖案化單元，該圖案化單元包括：一基板、一介電層，一導電層，以及一硬遮罩層；蝕刻部分之該基板以及部分之該導電層以形成一內縮區；形成一第一介電層，共形地沿著該該圖案化單元之一側壁及該內縮區之一表面，且該第一介電層為階梯及圍繞形狀；沉積一資料儲存材料於該第一介電層之上；實質上填充該內縮區以定義一填充區；以及形成一第二介電層於該資料儲存材料之上。