KR101157130B1 - 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents

플래쉬 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 필드 영역에 형성된 소자 분리막을 소정 깊이로 식각하여 트렌치의 일부를 노출시킨 후 노출된 트렌치 측벽에 터널 산화막을 형성하고 트렌치가 매립되도록 폴리실리콘막을 형성하여 액티브 영역에 의해 고립된 플로팅 게이트를 형성함으로써 액티브 영역의 면적이 감소되더라도 필요로 하는 플로팅 게이트의 면적을 충분히 확보할 수 있어 고집적 소자의 제조 공정에 적용할 수 있는 플래쉬 메모리 소자 및 그 제조 방법이 제시된다.
플로팅 게이트, 매립, 소자 분리막

Description

플래쉬 메모리 소자 및 그 제조 방법{Flash memory device and method of manufacturing thereof}
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 레이아웃.
도 2(a) 내지 도 2(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도 1의 A-A 라인을 따라 절취한 상태의 단면도.
도 3(a) 내지 도 3(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도 1의 B-B 라인을 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 액티브 영역 20 : 필드 영역
30 : 플로팅 게이트 40 : 접합 영역
50 : 콘트롤 게이트
101 : 반도체 기판 102 : 소자 분리막
103 : 터널 산화막 104 : 제 1 폴리실리콘막
105 : 접합부 106 : 유전체막
107 : 제 2 폴리실리콘막 108 : 절연막
109 : 제 3 폴리실리콘막
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 필드 영역의 소자 분리막 상에 액티브 영역에 의해 고립되도록 형성하는 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
플래쉬 메모리 소자를 제조하는 일반적인 방법은 반도체 기판의 소정 영역에 소자 분리막을 형성하여 액티브 영역 및 필드 영역을 확정하고, 액티브 영역의 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성한 후 게이트 양측의 반도체 기판에 접합부를 형성하는 공정으로 이루어진다.
상기와 같은 방법으로 형성된 플래쉬 메모리 소자는 플로팅 게이트에 전자를 주입하고 빼내는 작용에 의해 프로그램 및 소거가 된다. 이러한 프로그램 및 소거 동작을 위해서는 플로팅 게이트의 면적이 소정 면적 이상을 유지해야 한다. 그런데, 소자의 고집적화에 따라 디자인룰이 축소되어 액티브 영역의 면적이 감소하더 라도 플로팅 게이트의 면적을 감소시키기 어렵기 때문에 소자의 축소가 제한적일 수 밖에 없다.
본 발명의 목적은 디자인룰이 축소되어 액티브 영역의 면적이 감소되더라도 플로팅 게이트가 소정의 면적을 유지하도록 할 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 플로팅 게이트를 소자 분리막이 형성된 트렌치의 일부에 형성하고, 트렌치 측벽에 터널 산화막을 형성함으로써 액티브 영역의 면적이 감소되더라도 그에 영향을 받지 않고 플로팅 게이트가 소정의 면적을 유지하도록 할 수 있는 플래쉬 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명에서는 플로팅 게이트의 면적이 한정되어 있고, 액티브 영역의 감소가 어려워 소자의 축소가 어려운 문제를 해결하기 위해 소자 분리막을 STI(Shallow Trench Isolation) 공정으로 형성하고, 소자 분리막의 소정 영역을 제거한 후 소자 분리막이 제거되어 노출된 트렌치 측벽에 터널 산화막을 형성하고, 트렌치가 매립되도록 플로팅 게이트를 형성한다. 따라서, 플로팅 게이트로의 전자 이동은 트렌치 양측벽을 통한 FN 터널링을 이용한다. 이러한 방법은 플로팅 게이트의 면적을 증가시키고 채널의 전류를 증가시키기 위한 채널 폭을 증가시킨다. 또한, 이러한 방법은 멀티 비트 셀 구현도 가능하게 한다. 한편, 플로팅 게이트의 면적이 증가함에 따른 터널 산화막에 인가되는 전계는 [수학식 1]과 같이 표현된다.
Figure 112006000520333-pat00001
여기서, 커플링비 αG는 Ci/Ct이고, αD는 CD/Ct이다.
Ct는 플로팅 게이트의 총 캐패시턴스 값으로, Ct=Ci+CS+CB+CD이다.
본 발명의 실시 예에 따른 플래쉬 메모리 소자는 액티브 영역과 필드 영역이 정의된 반도체 기판의 상기 필드 영역의 소정 영역에 상기 반도체 기판의 표면보다 낮은 깊이로 형성된 소자 분리막; 상기 소자 분리막 내의 소정 영역에 형성되며, 터널 산화막에 의해 반도체 기판과 절연된 플로팅 게이트; 및 상기 플로팅 게이트 양측의 상기 액티브 영역의 반도체 기판상에 형성된 접합부를 포함한다.
상기 소자 분리막의 소정 영역에 형성된 상기 플로팅 게이트는 상기 반도체 기판의 표면으로부터 1/3 내지 1/2의 깊이에 형성된다.
또한, 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판상의 소정 영역에 소정 깊이의 트렌치를 형성한 후 절연막을 매립하여 소자 분리막을 형성하는 단계; 상기 소자 분리막의 소정 영역을 소정 깊이로 식각하여 상 기 트렌치 측벽의 상기 반도체 기판을 노출시키는 단계; 상기 트렌치 측벽의 상기 노출된 반도체 기판 상에 터널 산화막을 형성한 후 상기 소자 분리막이 식각된 영역에 제 1 폴리실리콘막을 매립하여 플로팅 게이트를 형성하는 단계; 및 상기 플로팅 게이트 양측의 상기 반도체 기판의 소정 영역에 이온 주입 공정을 실시하여 접합부를 형성하는 단계를 포함한다.
상기 트렌치는 2500 내지 3000Å의 깊이로 형성하고, 상기 소자 분리막은 상기 트렌치 깊이의 1/3 내지 1/2 정도의 두께로 식각한다.
상기 터널 산화막은 라디컬 산화 또는 퍼니스 산화에 의해 형성하고, 상기 플로팅 게이트는 제 1 폴리실리콘막 대신에 질화막을 이용하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 레이아웃이고, 도 2(a) 내지 도 2(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도 1의 A-A 라인을 따라 절취한 상태의 단면도이며, 도 3(a) 내지 도 3(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 순서적으로 설명하기 위해 도 1의 B-B 라인을 따라 절취한 상태의 단면도이다.
도 1, 도 2(a) 및 도 3(a)을 참조하면, 반도체 기판(101) 상의 소정 영역에 소자 분리막(102)을 형성하여 액티브 영역(10)과 필드 영역(20)을 확정한다. 소자 분리막(102)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는데, 반도체 기판(101)의 소정 영역에 라인 형태의 트렌치를 2500～3000Å 정도의 깊이로 형성한 후 트렌치를 절연막으로 매립하여 형성한다.
도 1, 도 2(b) 및 도 3(b)을 참조하면, 소자 분리막(102)의 소정 영역을 소정 깊이로 식각한다. 예컨데 이후 콘트롤 게이트가 형성될 부분과 교차되는 부분의 소자 분리막(102)을 그 깊이의 1/3～1/2 정도의 깊이, 예컨데 800～1500Å 정도 식각하여 트렌치 측벽의 반도체 기판(101)을 노출시킨다. 그리고, 노출된 트렌치 측벽의 반도체 기판(101)에 터널 산화막(103)을 형성한다. 터널 산화막(103)은 예를들어 라디컬 산화 공정 또는 퍼니스 산화 공정에 의해 형성한다. 그리고, 트렌치가 매립되도록 제 1 폴리실리콘막(104)을 형성한다. 이에 의해 필드 영역(20)의 소정 영역에 형성되며, 액티브 영역(10)에 의해 고립된 플로팅 게이트(30)가 형성된다. 한편, 제 1 폴리실리콘막(104) 대신에 질화막을 형성하여 플로팅 게이트를 형성할 수 있다. 이후 콘트롤 게이트가 형성될 부분과 교차되는 부분의 액티브 영역(20)에 이온 주입 공정을 실시하여 접합부(40 및 105)를 형성한다.
도 1, 도 2(c) 및 도 3(c)을 참조하면, 전체 구조 상부에 유전체막(106) 및 제 2 폴리실리콘막(107)을 형성한 후 플로팅 게이트(30)와 연결되도록 패터닝한다. 그리고, 전체 구조 상부에 절연막(108)을 형성한 후 제 2 폴리실리콘막(107)이 노출되도록 하여 액티브 영역(10)의 반도체 기판(101) 상부에만 절연막(108)이 잔류되도록 한다. 전체 구조 상부에 제 3 폴리실리콘막(109)을 형성한 후 제 2 폴리실리콘막(107)과 연결되고 소자 분리막(102)과 직교하도록 라인 형태로 패터닝하여 콘트롤 게이트(50)를 형성한다. 상기와 같이 구성된 플래쉬 메모리 소자는 트렌치 측벽의 반도체 기판(101)에 형성된 터널 산화막(103)을 통한 FN 터널링에 의해 전자가 이동되어 프로그램 및 소거가 이루어지도록 함으로써 멀티 비트 셀에 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면 STI 공정으로 필드 영역에 형성된 소자 분리막을 소정 깊이로 식각하여 트렌치의 일부를 노출시킨 후 노출된 트렌치 측벽에 터널 산화막을 형성하고 트렌치가 매립되도록 폴리실리콘막을 형성하여 액티브 영역에 의해 고립된 플로팅 게이트를 형성함으로써 액티브 영역의 면적이 감소되더라도 필요로 하는 플로팅 게이트의 면적을 충분히 확보할 수 있어 고집적 소자의 제조 공정에 적용할 수 있다.

Claims (7)

  1. 액티브 영역과 필드 영역이 정의된 반도체 기판의 상기 필드 영역의 소정 영역에 상기 반도체 기판의 표면보다 낮은 깊이로 형성된 소자 분리막;
    상기 소자 분리막 내의 소정 영역에 형성되며, 터널 산화막에 의해 반도체 기판과 절연된 플로팅 게이트; 및
    상기 플로팅 게이트 양측의 상기 액티브 영역의 반도체 기판상에 형성된 접합부를 포함하는 플래쉬 메모리 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 소자 분리막의 소정 영역에 형성된 상기 플로팅 게이트는 상기 반도체 기판의 표면으로부터 1/3 내지 1/2의 깊이에 형성된 플래쉬 메모리 소자.
  3. 반도체 기판상의 소정 영역에 소정 깊이의 트렌치를 형성한 후 절연막을 매립하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막의 소정 영역을 소정 깊이로 식각하여 상기 트렌치 측벽의 상기 반도체 기판을 노출시키는 단계;
    상기 트렌치 측벽의 상기 노출된 반도체 기판 상에 터널 산화막을 형성한 후 상기 소자 분리막이 식각된 영역에 플로팅 게이트를 형성하는 단계; 및
    상기 플로팅 게이트 양측의 상기 반도체 기판의 소정 영역에 이온 주입 공정을 실시하여 접합부를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 트렌치는 2500 내지 3000Å의 깊이로 형성하는 플래쉬 메모리 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 소자 분리막은 상기 트렌치 깊이의 1/3 내지 1/2 정도의 두께로 식각하는 플래쉬 메모리 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 터널 산화막은 라디컬 산화 또는 퍼니스 산화에 의해 형성하는 플래쉬 메모리 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서, 상기 플로팅 게이트는 폴리실리콘막 또는 질화막을 이용하여 형성하는 플래쉬 메모리 소자의 제조 방법.
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