KR20050101318A - 반도체 디바이스 어레이 및 그 제조 방법 - Google Patents

반도체 디바이스 어레이 및 그 제조 방법 Download PDF

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KR20050101318A
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샤이크 로베르투스 티 에프 반
미치엘 슬롯붐
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 슬릿에 의해 서로 격리되는 부동 게이트 세트 형성 방법 및 그 부동 게이트를 이용하는 반도체 디바이스에 관한 것이다. 본 발명은 기판(10) 상에 반도체 디바이스의 어레이를 제조하는 방법을 제공하며, 각 디바이스는 부동 게이트(36)를 갖는데, 이 방법은 먼저, 기판(10) 내에 격리 구역(14)을 형성하는 단계와, 이어서, 격리 구역(14) 상에서, 인접하는 부동 게이트(36) 사이 분리부가 형성될 위치에 부동 게이트 분리부(32)를 형성하는 단계와, 부동 게이트 분리부(32)를 형성한 후, 기판(10) 상에서, 부동 게이트 분리부(32)의 부분들 사이에 부동 게이트(36)를 형성하는 단계와, 다음으로, 이웃하는 부동 게이트(36) 사이에 슬릿(slits)을 얻을 수 있도록 부동 게이트 분리부(32)를 제거하는 단계를 포함한다. 이 방법은 종래 기술에 비해 부동 게이트 재료 내에 잔여물이 적고 인접하는 부동 게이트 사이의 부동 게이트 재료 단락이 덜 일어난다는 장점을 갖는다. 나아가, 종래의 슬릿 처리 방법에 비해 게이트 프로파일 손상도 적다.

Description

반도체 디바이스 어레이 및 그 제조 방법{FLOATING GATE ISOLATION AND METHOD OF MAKING}
본 발명은 슬릿에 의해 서로 격리되는 부동 게이트(FG) 세트를 형성하는 방법 및 그러한 부동 게이트를 이용하는 반도체 디바이스에 관한 것이다. FG는 초고밀도 비휘발성 메모리(NVM : non-volatile memory)의 제조에 유용하다. NVM의 예로는 EPROM, EEPROM, 플래시 메모리 셀이 있다.
NVM은, 예를 들어, 휴대 전화, 라디오 및 디지털 카메라와 같은 상업적 및 군사적 전자 디바이스 및 장치에서 널리 사용되고 있다. 이러한 전자 디바이스 시장은 저전압, 저전력 소모, 작은 칩 크기를 갖는 디바이스를 지속적으로 요구하고 있다.
플래시 메모리나 플래시 메모리 셀은 통상적으로 제어 게이트(CG)와 채널 영역 사이에 부동 게이트(들)를 갖는 MOSFET을 포함하는데, FG와 CG는 얇은 유전체층에 의해 분리된다. 제조 기술이 개선됨에 따라, FG 크기 및 FG 사이의 간격도 마이크로미터 미만 단위로 감소하게 되었다. 이들 디바이스는 기본적으로 전자(또는 홀)가 산소 장벽을 통해 FG로 주입되는 소형 EEPROM 셀이다. FG 내에 저장된 전하는 디바이스 임계 전압을 수정한다. 이러한 방식으로 데이터가 저장된다. CG는 FG를 제어한다. FG 대 CG 커플링 비는 FG와 CG 사이의 중복 영역과 관련되며, 플래시 메모리의 판독/기록 속도에 영향을 미친다. 나아가, 커플링 비가 놓을수록 메모리 셀의 동작 요구 전압도 감소한다.
도 1에 도시된 바와 같이, 적층 게이트 기법은 매우 높은 밀도를 갖는 현대의 NVM 셀의 제조에 이용되고 있다. 적층 게이트 기법에 있어서, CG(2)와 FG(4)는 동일한 하나의 패터닝 단계에서 도 1에 수직인 방향으로 자기 정렬 방식으로 에칭된다. 도 1은 NVM 셀의 워드 라인 방향을 따른 단면도를 도시하고 있다. FG(4)는 서로 떨어져 위치하여, 이 방향으로 FG(4)의 격리를 보장한다. 이는 IPD(interpoly dielectric : 8)와 CG 폴리실리콘층을 증착하기에 앞서 바닥 폴리실리콘 게이트(FG) 내에 FG 슬릿(6)을 에칭함으로써 달성할 수 있다. 이 슬릿(6)은 도면에 수직인 방향으로 연속적인 라인(긴 슬릿)일 수도 있고 분리된 작은 슬릿(짧은 슬릿 개구들)일 수도 있다. FG 폴리실리콘 내에 슬릿(6)을 에칭하여 인접하는 FG(4)를 격리한다. 슬릿은 아주 똑바로 에칭해야 하는데, 그렇지 않으면 서로 다른 FG(4) 사이에 폴리실리콘 단락이 발생할 수도 있다. 이들 폴리실리콘 단락은 NVM에 있어 심각한 신뢰성 문제를 야기한다.
비휘발성 메모리(NVM) 셀에서 CG(2) 상의 전위 VCG가 FG(4) 상의 전위 VFG에 미치는 영향은 FG 대 CG 커플링 비 로 구할 수 있다.
FG 대 CG 커플링 비는
로 정해지는데, 여기서 CFC는 FG(4)와 CG(2) 사이의 캐패시턴스이고, Ctot는 FG(4)의 전체 캐패시턴스이다.
FG 대 CG 커플링 비를 개선하는 한 가지 방법은 FG(4)의 치수를 증가시켜서, 도 1의 X 방향으로 FG에 대한 CG의 중복 영역을 증가시킴으로써, 캐패시턴스 CFC를 증가시키는 것이다. 그러나, 이 방법에 의하면 셀 크기를 감소시킬 수 없어서 디바이스 밀도 개선이 방해된다. 최대 밀도를 위해서는 FG(4) 사이의 간격이 최소화되어야 하는데, 즉, 슬릿(6)의 폭이 최소화되어야 한다. 슬릿 치수는 현재 게이트 스택을 제조하는 데 사용되는 리소그래피 공정에 의해 제한된다.
폴리실리콘 FG(4)를 갖는 NVM의 축소와 관련된 한 가지 문제점은 인접하는 FG(4) 사이의 분리부인 작은 슬릿(6)에 의해 형성된다. FG(4)와 CG(2) 사이의 커플링이 축소에도 불구하고 일정하게 유지되어야 하기 때문에, 이들 슬릿(6)은 매우 작아진다. 그리고, 사실상, 커플링이 증가하면 필요한 프로그램 및 소거 전압이 감소하여 전력 소모량도 줄어들게 되므로 오히려 좋다. 보다 높은 커플링을 얻는 한 가지 방법은 슬릿(6)의 크기(폭)를 줄이는 것이다.
US 6,214,667 호에 의하면, FG 옆에 질화물(Si3N4) 스페이서를 이용하여 작은 슬릿을 만드는 방법이 개시되어 있다. 이 기법에 의하면, FG의 상부에 있는 (상대적으로 두꺼운) 질화물층 내에 슬릿을 에칭한다. 이어서, 질화물 측벽 스페이서를 형성한다. 스페이서를 포함하는 질화물층은 FG 슬릿 에칭을 위한 하드 마스크 역할을 한다. 이 방법의 단점은, 예컨대, (특별히 도핑된) 폴리실리콘을 에칭하는 H3PO4 인산을 사용하여 질화물을 제거해야 한다는 것이다. 이는 질화물 잔여물을 남기거나 FG 표면이 거칠어지게 된다는 문제점을 낳는다. 두 가지 경우 모두 IPD 신뢰도 문제가 발생하게 된다.
도 1은 워드 라인 방향을 따른 종래의 NVM 셀의 단면도.
도 2는 격리 구역과 희생 산화물을 갖는 기판의 단면도.
도 3은 본 발명의 제 1 실시예에 따라, 희생 부동 게이트 분리층을 형성한 후 그 위에 부동 게이트 산화물 레지스트를 갖는 도 2의 단면도.
도 4는 본 발명의 일 실시예에 따라 부동 게이트 분리 재료를 에칭하고, 부동 게이트 분리부 레지스트를 벗겨내며, 터널 산화물을 형성한 후의 단면도.
도 5는 FG 폴리실리콘 증착 후의 도 4의 단면도.
도 6은 폴리실리콘 CMP 이후의 도 5의 단면도.
도 7은 IPD 및 CG 형성 후 도 6의 단면도.
도 8은 도 7의 단면에 수직인 단면에서 FG/CG 스택을 도시한 도면.
도 9는 본 발명의 제 2 실시예에 따라, 부동 게이트 분리부 옆에 스페이서를 형성한 단면도.
도 10은 FG 형성 후 도 9의 단면도.
도 11은 IPD 및 CG 형성 후 도 10의 단면도.
도 12는 본 발명의 제 3 실시예에 따라, 도 9의 단면에 수직인 단면도.
도 13은 FG, IPD, CG 형성 후 도 12의 단면도.
도면에서 동일한 참조 번호는 동일하거나 유사한 구성요소를 가리킨다.
본 발명의 목적은 서로 격리된 부동 게이트 반도체 디바이스 어레이를 제공하는 것으로서, 부동 게이트를 서로 격리하는 동안 게이트 프로파일 손상을 줄이고, 부동 게이트를 격리한 후 인접하는 부동 게이트 사이에 부동 게이트 재료 잔여물이나 게이트 재료 단락이 덜 생기도록 하는 것이다.
이러한 목적은 본 발명에 따른 방법 및 장치에 의해 달성할 수 있다.
본 발명은 기판 상에 반도체 디바이스의 어레이를 제조하는 방법을 제공하며, 각 디바이스는 부동 게이트를 갖는데, 이 방법은 먼저, 기판 내에 격리 구역을 형성하는 단계와, 이어서, 격리 구역 상에서, 인접하는 부동 게이트 사이 분리부가 형성될 위치에 부동 게이트 분리부를 형성하는 단계와, 부동 게이트 분리부를 형성한 후, 기판 상에서, 부동 게이트 분리부의 부분들 사이에 부동 게이트를 형성하는 단계와, 다음으로, 이웃하는 부동 게이트 사이에 슬릿을 얻을 수 있도록 부동 게이트 분리부를 제거하는 단계를 포함한다.
이 방법은 종래 기술에 비해 부동 게이트 재료 내에 잔여물이 적고 인접하는 부동 게이트 사이의 부동 게이트 재료 단락이 덜 일어난다는 장점을 갖는다. 나아가, 종래의 슬릿 처리 방법에 비해 게이트 프로파일 손상도 적다.
본 발명에 따른 방법은 부동 게이트 분리부를 형성한 후 부동 게이트를 형성하기 전에 부동 게이트 분리부의 치수를 감소시키는 단계를 더 포함할 수도 있다. 이러한 방식으로, 더 작은 슬릿을 손쉽게 얻을 수 있다. 부동 게이트 분리부의 치수는 서브-리소그래피 치수로 감소될 수 있는데, 이 치수는 사용 기법과 공정 조건에 따라 달라질 수 있다. 이를테면, 90 ㎚ 세대 이상의 경우, 부동 게이트 분리부의 치수는 100 ㎚ 내지 40 ㎚ 사이로 감소할 수 있다.
부동 게이트 분리부의 치수를 서브-리소그래피 치수로 감소시키는 경우, 최소 리소그래피 임계 치수보다 작은 슬릿을 얻을 수 있어, 획득된 디바이스의 FG/CG 커플링을 증가시킬 수 있다.
부동 게이트 분리부의 치수는 신뢰도가 높고 저렴한 방법인 레지스트 수축이나 위상-이동 리소그래피에 의해 감소시킬 수 있다. 이와는 달리, 부동 게이트 분리부의 트림 플라즈마 에칭이나 등방성 오버-에칭을 이용하여 부동 게이트 분리부의 치수를 감소시킬 수도 있다. 오버-에칭은 부동 게이트 분리부를 형성한 후에만 수행할 수 있다.
부동 게이트 분리부는 질화물 재료를 포함할 수 있는데, 이는 부동 게이트 분리부를 제거할 때 선택적 에칭을 수행할 수 있도록 해준다. 부동 게이트 분리부는, 예를 들어, 산화물 및 질화물과 같은 다른 재료로 된 적어도 두 개의 층을 포함할 수 있다. 이러한 후자의 방법을 이용하면 부동 게이트 분리부를 제거할 때, 이를테면 고도로 도핑된 폴리실리콘과 같은 고도로 도핑된 부동 게이트 재료의 열화와 관련된 문제가 덜 생긴다.
본 발명에 따른 방법은 부동 게이트 상에 제어 게이트를 형성하는 단계를 더 포함할 수 있는데, 이에 의해 NVM에서 사용할 수 있는 디바이스를 형성할 수 있다.
본 발명의 일 실시예에 따르면, 부동 게이트를 형성하기 전, 부동 게이트 분리부 옆에 스페이서를 형성할 수 있다. 이러한 방식으로, 부동 게이트 재료, 예컨대, 폴리실리콘으로 된 뾰족한 팁(a sharp tip)을 FG 내에 얻을 수 있는데, 이는 폴리-폴리 소거에 유용하다. 뾰족한 팁을 갖게 되면, 부동 게이트의 평탄한 상부 표면에 대한 기울기 및 그것이 상부 표면과 인접하는 부동 게이트의 직립 벽의 부분에 대한 기울기가 90° 미만, 바람직하게는 70° 미만, 더욱 바람직하게는 50° 미만이 된다.
부동 게이트 형성 단계는 화학적-기계적 연마를 이용하여 부동 게이트 재료를 제거하는 단계를 포함할 수 있다. 이로 인해, 평탄한 FG 표면을 얻을 수 있어서, 이 FG를 이용하여 형성되는 메모리의 신뢰도면에 있어 유리하게 된다.
본 발명에 따른 방법은 부동 게이트 분리부를 제거한 후에 부동 게이트를 도핑하는 단계를 더 포함할 수 있다.
또한, 본 발명은 부동 게이트 대 제어 게이트 커플링 비를 갖는 반도체 디바이스 어레이를 제공하는데, 이 어레이는 평탄한 표면을 갖는 기판과, 기판의 평탄한 표면 내에 있는 격리 구역과, 기판 상에서 제 1 방향으로 연장되는 적어도 두 개의 부동 게이트 - 각 부동 게이트는 격리 구역과 부분적으로 겹치며 부동 게이트 재료를 포함함 - 와, 두 개의 부동 게이트 사이의 슬릿과, 부동 게이트 위에서 평탄한 표면에 대해 횡방향으로 연장되는 제어 게이트를 포함하되, 부동 게이트 중 적어도 하나는 제 1 방향 및 제 1 방향과 소정 각도를 이루는 제 2 방향으로 부동 게이트 재료로 된 뾰족한 팁(尖端, a sharp tip)을 갖는다. 제 2 방향은 제 1 방향에 수직일 수 있다. 뾰족한 팁을 갖게 되면, 부동 게이트의 평탄한 상부 표면에 대한 기울기 및 그것이 상부 표면과 인접하는 부동 게이트의 직립 벽의 부분에 대한 기울기가 90° 미만, 바람직하게는 70° 미만, 더욱 바람직하게는 50° 미만이 된다.
본 발명에 따른 반도체 디바이스 어레이에서는, 두 개의 인접하는 부동 게이트 사이의 슬릿이 서브-리소그래피 치수를 갖는 슬릿이 될 수 있다. 이는 부동 게이트 대 제어 게이트 커플링 비에 있어 유리하다.
부동 게이트는 평탄한 상부면을 가질 수 있는데, 이는 이 FG를 이용하여 형성되는 메모리의 신뢰도에 유리한 영향을 미친다.
또한, 본 발명은 본 발명에 따른 반도체 디바이스 어레이를 포함하는 비휘발성 메모리를 제공한다. 이 메모리는, 예컨대, 플래시 메모리 또는 EEPROM일 수 있다.
본 발명의 이러한 특징, 특성, 이점 및 다른 특징, 특성, 이점은 본 발명의 원리를 예로서 도시하고 있는 첨부 도면을 참조하여 후속하는 상세한 설명을 읽으면 명확해질 것이다. 이 상세한 설명은 예시를 위한 것으로서, 본 발명의 범위를 한정하는 것이 아니다. 이하에서 참조 부호는 첨부 도면을 지칭하는 것이다.
본 발명은 소정 도면을 참조하여 구체적인 실시예에 대해 설명할 것이지만, 본 발명은 이들에 의해 제한되는 것이 아니라 오직 청구범위에 의해서만 제한된다. 도시한 도면은 개략적인 것으로서 제한적인 것이 아니다. 도면에서, 어떤 구성요소들은 과장되었고 설명을 위해 실제 축척과 다르게 도시되었다. 상세한 설명과 청구범위에서 사용되는 "포함한다"라는 용어는 다른 구성요소나 단계를 배제하는 것이 아니다. 단일 명사를 가리킬 때 사용되는 "하나의", "그", "상기" 등의 용어는 구체적으로 명시된 경우를 제외하고는 그러한 명사가 복수 개 존재할 가능성을 배제하는 것이 아니다.
나아가, 상세한 설명과 청구범위에서 사용되는 상부, 하부, 위, 아래 등의 용어는 설명을 위한 것으로서 반드시 그 상대적인 위치를 설명하기 위함은 아니다. 따라서, 이와 같이 사용되는 용어들은 적절한 상황에 따라 바꾸어 사용할 수 있고, 설명된 발명의 실시예들은 설명하거나 도시한 것과 다른 방향으로 동작할 수도 있음을 이해해야 한다.
본 발명에 따르면, 제 1 단계에서, 기판(10) 또는 기판 내의 웰을 마련한다. 본 발명의 실시예에서, "기판"이라는 용어는 하부의 재료 또는 사용가능한 재료들을 포함하는 것으로, 그 위에 디바이스, 회로 또는 에피택셜층을 형성할 수 있는 것을 의미한다. 다른 실시예에서, 이 "기판"은 도핑된 실리콘, 갈륨 비화물(a gallium arsenide : GaAs), 갈륨 비소 인화물(a gallium arsenide phosphide : GaAsP), 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe) 기판과 같은 반도체 기판을 포함할 수 있다. "기판"은 반도체 기판 부분 외에, 예를 들어 SiO2나 Si3N4층과 같은 절연성층을 포함할 수도 있다. 따라서, 기판이라는 용어는 실리콘-온-글래스, 실리콘-온-사파이어 기판도 포함한다. "기판"이라는 용어는 관심층 또는 관심부분 아래에 놓인 층을 일반적으로 정의하는 데 사용된다. 또한, "기판"은 그 위에 층, 이를테면 글래스나 금속층과 같은 층이 형성되는 다른 기초를 의미할 수도 있다. 후속 공정에서는 주로 실리콘 공정을 참조로 하여 설명하겠지만, 당업자라면 본 발명을 다른 반도체 재료 시스템에 기초하여 구현할 수도 있다는 것을 잘 알 것이며, 당업자는 아래에서 설명할 유전체 재료와 도전체 재료와 동등한 다른 적절한 재료를 선택할 수 있을 것이다.
도 2에 도시한 바와 같이, 이 웰 또는 기판(10)은 표면(12)을 구비하며, (도 1에서 정의한 X 방향에서 볼 수 있듯이) 후속 메모리 셀들을 서로 격리하기 위해 얕은 트렌치 격리(STI) 구역(14) 또는 열적 성장 필드 산화물(LOCOS) 영역을 구비한다. STI 또는 LOCOS 격리 구역(14) 사이에 있는 기판(10)의 나머지 부분에 활성 영역(16)을 형성할 것이다.
STI 격리 구역(14)은, 먼저, 예컨대 Cl2를 에천트로 사용하여 반응성 이온 에칭(RIE) 공정과 같은 이방성 건식 에칭 공정과 통상적인 포토리소그래피 공정에 의해 반도체 기판(10) 내에 얕은 트렌치를 생성함으로써 형성할 수 있다. 얕은 트렌치는 반도체 기판(10) 내에서, 이를테면 약 200 내지 600 ㎚ 사이의 깊이로 생성한다. 얕은 트렌치 정의를 위해 사용한 포토레지스트 패턴을 플라즈마 산호 애슁(plasma oxygen ashing) 및 주의깊은 습식 세정(careful wet clean)에 의해 제거한 후, 예를 들어, 저압 화학적 기상 증착(LPCVD) 공정이나 플라즈마 강화 화학적 기상 증착(PECVD) 공정을 이용하여 약 300 내지 1500 ㎚ 두께로 실리콘 산화물층을 증착한다. 이와 같이 얕은 트렌치를 완전히 충진한다. 화학적 기계적 연마(CMP) 공정 또는 적절한 에천트를 이용한 RIE 공정을 통해 얕은 트렌치 내부 이외의 다른 영역으로부터 실리콘 산화물을 제거하면, 절연체로 충진된 STI 구역(14)이 생긴다.
사용하는 공정에 따라, 얕은 트렌치 격리부는 활성 영역(16) 옆에 불균일한 부분(18)을 만들게 될 수도 있다. 이러한 불균일부(18)는 산화물을 활성 영역(16)과 동일한 높이까지 트렌치 내에서 에칭백(HF dip)하는 동안 생길 수 있다. 이러한 불균일부(18)를 갖는 STI 상에 FG와 CG를 포함하는 메모리 적층을 증착하면, 예컨대, 폴리실리콘층과 같은 게이트 재료의 부합적 증착(conformal deposition)으로 인해 전체 적층을 통해 이러한 형상이 남게 된다. 이로 인해 비휘발성 메모리의 후속 처리에 있어 에칭 문제가 발생할 수 있다.
STI 구역(14) 대신 LOCOS 영역을 사용하는 경우, 이들 영역은 먼저 실리콘 질화물과 같은 산화물 저항성 마스크(an oxidation resistant mask)를 형성한 후, 실리콘 질화물 마스킹 패턴에 의해 보호되지 않는 반도체 기판(10)의 영역을 열적 산화 처리함으로써 형성할 수 있다. 따라서, STI 구역(14)의 깊이와 동일한 두께로 LOCOS 영역을 형성할 수 있다.
STI 구역(14)은 LOCOS 영역보다 작은 치수로 형성되므로 LOCOS 영역 위에 존재하는 것이 바람직한데, 이는 셀 치수를 감소시켜 셀 밀도를 증가시킨다. 나아가, LOCOS는 STI보다 불균일성이 심해서 부동 게이트 재료 두께에 제한을 가할 수 있다. 그러므로, 후속하는 상세한 설명에서는 STI 구역(14)만을 고려할 것이지만, 본 발명은 LOCOS 영역을 이용하여 후속하는 공정 단계를 수행할 수도 있다는 점을 이해해야 한다.
도 2에 도시한 바와 같이, STI 구역(14)이 제공되는 기판(10) 상부에는, 바람직하게는 산소-증기 환경(an oxygen-steam ambient)에서, 600 내지 1000 ℃의 온도로 열적 성장에 의해 6 내지 15 ㎚의 두께까지, 이를테면, 실리콘 이산화물을 포함하는 희생 산화물층(20)과 같은 절연층을 형성한다. 이와는 달리, 인-시츄 증기 생성(ISSG : in-situ steam generation)을 이용한 급속 열적 산화(RTO : rapid thermal oxidation)를 사용하여 희생 산화물층(20)을 얻을 수도 있다.
본 발명에 따르면, 도 2에 도시한 STI 공정 후, 절연 희생 산화물(20) 상부에 희생 부동 게이트 분리 재료로 된 두꺼운 층(22)을 증착한다. 이 희생 부동 게이트 분리 재료층(22)은 현존하는 산화물( STI(14)나 희생 산화물(20))을 전혀 혹은 거의 제거하지 않고도 선택적으로 제거할 수 있는 층이다. 희생 부동 게이트 분리 재료층(22)은, 이를테면, 도 3에 도시한 두꺼운 질화물층일 수도 있다. 이와는 달리, 희생 부동 게이트 분리 재료층(22)은, 예를 들어, 두꺼운 산화물층 상의 얇은 질화물층과 같이 두 개의 층으로 이루어져, 나중에 두꺼운 산화물층을 제거할 때 얇은 질화물층이 정지층(a stopping layer) 역할을 할 수도 있다. 두 번째 접근 방법은 후속하여 설명할 바와 같이 공정 마지막의 제거에 유리하다. 두꺼운 희생 부동 게이트 분리 재료층(22)은 공정 후속 단계에서 형성될 FG(36)과 동일한 두께를 갖는 것이 바람직하다.
바람직하게는 서브-리소그래피 치수의 에칭 마스크인 에칭 마스크를, 예를 들어 레지스트층을 이용하여 생성한다. 이를 두꺼운 희생 부동 게이트 분리 재료층(22) 상부에 도포하고, (원하는 패턴에 따라) 그 일부를 노출시켜, 통상적인 노광 단계에 따라 레지스트를 패터닝한다. 이어서, 노광되지 않은 부분(또는 사용하는 레지스트 종류에 따라 노광된 부분)을 씻어내고, 소정 레지스트 패턴을 남겨서, 남아 있는 레지스트층에 의해 피복되지 않은 층을 에칭시킨다. 도 3에 도시한 바와 같이 보동 게이트 분리 레지스트(24)를 얻는다. 부동 게이트 분리 레지스트(24)는 "표준" 플래시 공정에서 동일한 용도로 사용하는 슬릿 마스크와 반대(inverse)이다. 이는 슬릿이 형성될 위치를 피복하는 마스크로서, 다른 위치는 그대로 남겨둔다. 부동 게이트 분리 레지스트(24)는 최소한 임계 치수(CD)일 수 있다.
레지스트층을 현상한 후, 이를테면 레지스트 수축(UV 베이크)이나 레지스트 에슁(O2 플라즈마에 의한 트림 플라즈마 에칭)을 이용하여 부동 게이트 분리 레지스트(24)의 치수를 감소시킨다. 부동 게이트 분리 레지스트(24)가 최소 CD를 갖도록 현상되면, 치수 감소 후 그 크기는 서브-리소그래피 치수가 된다. 특히, 레지스트 수축은 신뢰할만하며, 서브-리소그래피 치수를 얻기에 매우 경제적이고 간단한 방법이다. 이 기법에 의해 CD를 30 내지 50 ㎚만큼 감소시킬 수 있다. 물론, 위상-이동 리소그래피를 사용하면 더 작은 치수도 얻을 수 있다.
이어서, 노광, 현상 및 감소된 부동 게이트 분리 레지스트(24)를 이용하여 두꺼운 희생 부동 게이트 분리 재료층(22)을 에칭한다. 두꺼운 희생 부동 게이트 분리 재료층(22)이 질화물과 같은 하나의 재료만을 포함하는 경우, 이 질화물은 산화물(STI(14)와 희생 산화물(20)) 상에 끝점(end point)을 갖도록 에칭한다. 보동 게이트 분리 레지스트(24)를 벗겨낸다. 부동 게이트 분리부(32)를 얻는다. 그 결과를 도 4에 도시하였다. 두꺼운 희생 부동 게이트 분리 재료층(22)이, 예를 들어, 얇은 질화물층 상부의 두꺼운 산화물층으로 이루어진 경우는, 먼저 부동 게이트 분리 레지스트(24)를 이용하여 산화물을 에칭한 후, 산화물(14) 상의 에칭 정지부를 이용하여 질화물층을 제거한다. 이 경우에도 레지스트(24)를 벗겨낸다. 부동 게이트 분리부(33)를 얻는다.
부동 게이트 분리부(32)의 치수를 감소시키는 다른 방법으로서, 희생 부동 게이트 분리 재료층을 에칭한 후 짧은 이방성 오버-에칭을 하는 것인데, 주어진 실시예에서는 질화물 에칭이다(도 4에 그 결과를 도시하였다). 이와는 달리, 이방성 질화물 에칭 대신 보다 이방성인 질화물 에칭을 사용할 수도 있다. 이는 똑바른(straight) 질화물 기울기 대신 기울어진 프로파일을 생성한다. 이 기울기로 인해 서로 다른 부동 폴리실리콘 게이트(36) 사이에 폴리실리콘 단락이 발생하지 않게 된다. 표준 슬릿 에칭(종래 기술)을 이용하면, 인접하는 부동 게이트(36) 사이의 폴리실리콘 단락으로 인해 신뢰성 문제가 야기된다.
원칙적으로, 건식 질화물 에칭을 하고 부동 게이트 분리 레지스트(24)를 벗겨낸 후, 짧은 습식 질화물 에칭(등방성)을 통해 CD를 감소시킨다.
전술한 사항 중 어느 것이라도 CD를 감소시키기 위해 사용할 수 있다. 이들은 단독으로 혹은 함께 사용될 수 있다. 위상-이동 리소그래피를 제외하면, 전술한 CD 감소 방법은 표준 슬릿 공정과 함께 사용될 수 없다.
부동 게이트 분리부(32) 형성 동안, 희생 부동 게이트 분리 재료, 이를테면, 질화물을 제거하면 희생 산화물(20)이 손상될 것이다. 부동 게이트 분리부(32)를 형성한 후, 희생 산화물(20)(또는 이 산화물의 나머지)을, 예를 들어 HF로 씻어내고, 예컨대 성장에 의해 터널 산화물(33)을 제공할 수 있다.
터널 산화물(33)을 얻은 이후의 단계는 도 5에 도시한 바와 같이, 이를테면 FG 폴리실리콘(34)을 증착하여 FG 재료를 형성하는 것이다. 터널 산화물(33) 상부 및 부동 게이트 분리부(32) 위에 제 1 폴리실리콘층(34)을 증착하는데, 이것이 나중에 FG(36)로 될 것이다. 제 1 폴리실리콘층(34)은 바람직하게는 CVD 공정을 사용하여 약 50 내지 400 ㎚ 두께로 증착한다. 폴리실리콘층(34)의 도핑은 증착 중에, 예를 들어 비소나 포스핀(phosphine)을 실레인 환경에서 첨가하거나, 진성 폴리실리콘층에 도포되는 비소, 인 또는 붕소 이온을 사용하여 원 위치에 수행할 수 있다.
도 5에 도시한 바와 같이, 폴리실리콘 증착 이후에는 웨이퍼의 형상 조사(topography) (또한 STI의 형상 조사)가 이어진다. 이어서, 본 발명에 따라, 폴리실리콘층(34)을 처리, 예컨대, 폴리실리콘 화학적 기계적 연마(CMP)를 이용하여 부동 게이트 분리부(32)와 동일한 높이까지 연마한다. 도 6에 도시한 바와 같이, 폴리실리콘 CMP 및 FG 생성 후, 원하지 않는 모든 형상을 제거한다. 이 폴리실리콘 CMP 단계는 주어진 실시예에서는 두꺼운 질화물층을 위한 질화물 또는 결합된 산화물/질화물층을 위한 산화물인 부동 게이트 분리부(32)의 상부 재료에 대해 선택적으로 수행할 수 있다. 폴리실리콘 CMP 단계로 인해, FG(36)의 상부는 매우 평탄하며, 이는 메모리의 신뢰도에 있어 유리하다. 종래 기술에 따른 FG 폴리실리콘은 상부에 날카로운 그레인 경계(sharp grain boundaries)가 있어 신뢰도 문제(전하 누설)를 야기한다.
이어서, 부동 게이트 분리부(32)를 제거한다. 부동 게이트 분리부(32)의 질화물은 습식 에칭으로 에칭한다. 그러나, 이는 강하게 도핑된 FG(36)의 폴리실리콘과 관련하여 문제를 일으킬 수 있다. 이러한 이유로, 질화물 대신 질화물과 산화물의 이중층을 사용할 수 있고, 이것이 통상적으로 선호된다. 두꺼운 질화물층 대신 얇은 질화물층과 두꺼운 산화물층을 증착한 후, 폴리실리콘 CMP 단계 이후 HF를 이용한 습식 에칭 - 이는 하부의 얇은 질화물층에 대해서는 선택적임 - 에 의해 처음 산화물층을 에칭한다. 이는 강하게 도핑된 FG(36)을 손상시키지 않는다. 얇은 질화물층은 HF 에칭 동안 STI 산화물(14)을 보호한다. 그 후에야, 이를테면, 에칭 등을 이용하여 얇은 질화물층을 제거하는데, 이는 더 얇은 질화물층에 비하면 훨씬 더 짧은 시간을 요하므로 FG 재료가 덜 손상된다.
습식 에칭과 관련된 문제점을 방지하는 다른 방법으로는, 부동 게이트 분리부(32)의 질화물을 습식 제거한 이후에야 FG 폴리실리콘(36)의 주입을 수행하는 것이다.
부동 게이트 분리부(32), 이를테면 질화물이나 산화물과 질화물을 제거한 후, 도 7에 도시한 바와 같이 인터폴리 유전체(IPD : 38)를 형성한다. IPD(38)는 복수의 절연 재료, 예컨대, 산화물 질화물 산화물(ONO)층을 포함하는 것이 바람직하며, 통상의 기법에 따라 형성하거나 성장시킨다. ONO층은 실리콘 이산화물, 실리콘 질화물, 실리콘 이산화물의 연속층을 포함하는 것이 바람직하다. ONO층의 전체 유전체 두께는 10 내지 50 ㎚ 사이인 것이 일반적이다.
IPD층(38)을 형성한 후, 도 7에 도시한 바와 같이 CG 폴리실리콘(40)을 (바람직하게는 인-시츄 도핑) 증착한다. CG 폴리실리콘층(40)의 증착은 LPCVD 공정을 이용하여 약 50 내지 400 ㎚ 사이의 두께로 수행할 수 있다. CG 폴리실리콘층(40)의 도핑은 증착 중에 비소나 포스핀과 같은 적절한 도펀트 불순물을 실레인 환경에 첨가하거나, 진성 폴리실리콘층에 도포된 비소, 인 또는 붕소 이온 등의 도펀트를 이용한 이온 주입 공정을 통해 원 위치에서 수행된다.
본 발명에 따른 NVM 형성의 마지막 단계에서는, CG 폴리실리콘(40)을 패터닝하고 에칭한다. 이로 인해 메모리의 워드 라인이 형성되며, 이는 도 7에 도시한 것과 수직인 단면에서 볼 수 있다. 이는 도 8에 도시하였다.
당업자에게 알려진 공정(예를 들어, 도면에는 도시하지 않았지만, MDD, 스페이서, HDD, 소스/드레인 형성, 실리사이드화, 컨택트, 금속화 등)을 이용하여 셀 형성을 마친다.
본 발명의 다른 실시예에 따르면, 스페이서(44), 이를테면, 질화물 라인을 부동 게이트 분리부(32) 옆에 형성할 수도 있다. 이는 도 4로부터 시작되는데, 이전 공정 단계는 제 1 실시예와 동일하다. 스페이서(44)의 형성은 얇은 질화물층을 증착하고 이방성 스페이서 에칭을 수행함으로써 이루어질 수 있다. 이와는 달리, 다른 재료를 사용할 수도 있다. 그러나, 이 재료는 FG(36) 형성 후 제거가능한 것이어야 한다. 스페이서를 형성한 후의 모습이 도 9에 도시되어 있다.
그런 다음, FG 폴리실리콘(34)을 도포하고, 제 1 실시예와 관련하여 전술한 것과 같이 CMP에 의해 평탄화한다. 폴리실리콘 CMP는 부동 게이트 분리부(32)의 상부층 상에서 정지하고, 그 결과는 도 10에 도시되어 있다. 이렇게, FG(36)를 형성한다.
다음 단계는 부동 게이트 분리부(32), 예컨대, 질화물 및 스페이서(44)를 제거하는 것이다. 이는 습식 에칭(H3PO4 산)을 이용하여 수행할 수 있다. 스페이서(44)를 부동 게이트 분리부(32)와 동일한 재료, 예를 들어, 질화물로 형성한 경우, 이들은 동일한 에칭 단계로 제거할 수 있다. FG 폴리실리콘을 강하게 도핑하면, 질화물 에칭이 FG 폴리실리콘을 약간 침범할 수도 있다. 이는 질화물 제거 후 FG 폴리실리콘을 주입함으로써 (즉, FG 증착을 위해 도핑되지 않은 폴리실리콘을 이용함으로써) 해결할 수 있다. 건식 에칭은 보다 이방성이어서 스페이서(44)를 완전히 제거하지 못하는 경향이 있기 때문에 사용이 용이하지 않다.
스페이서(44)를 부동 게이트 분리부(32)와 상이한 재료로 형성한 경우, 이를테면, 스페이서(44) 재료가 산화물이고 부동 게이트 분리부(32) 재료가 질화물인 경우, 질화물은 건식 에칭으로 제거할 수 있다. 그런 다음, 산화물 스페이서(44)는 HF 에칭으로 제거할 수 있다. 이 HF는 STI 산화물(14)도 부분적으로 에칭할 것이지만, 이것이 중대한 문제는 아니다. 사실상, STI 산화물이 약간 손실되면 나중에 형성될 IPD층(38)이 FG 폴리실리콘(36) 아래에 있게 되어 FG(36)와 CG(40) 사이의 커플링이 증가되게 되므로, 이는 오히려 유리하다.
부동 게이트 분리부(32), 즉, 질화물과 스페이서(44)를 제거한 후, FG(36) 내에 날카로운 폴리실리콘 팁(46)을 얻는다. 날카로운 팁(46)이 있으면, FG(36)의 평탄한 상부면 및 그 상부면에 인접하는 FG(36)의 직립 벽 부분에 대한 기울기가 90° 미만, 바람직하게는 70° 미만, 보다 바람직하게는 50° 미만이 된다. 이어서, IPD(38)를 형성한다. 이 IPD(38)로서는, 이를테면 산화물-질화물-산화물(ONO)을 사용할 수 있다. ONO의 단점은 질화물 내의 전하 트래핑이 생겨서 소거 효율을 낮출 수 있다는 것이다. IPD(38)는 열적 산화 또는 열적 산화와 산화물 증착의 조합에 의해 형성할 수도 있다. 열적 산화는 폴리실리콘 팁(46)을 더욱 날카롭게 만들어 전계 증폭을 강화한다. 이 날카로운 팁(46)은 폴리-폴리 소가가 사용되는 셀 개념에 있어서 유리할 수 있다. 비휘발성 메모리의 경우 통상적인 소거 방법은 파울러-노르트하임 터널링(Fowler-Nordheim tunnelling)이다. 이 방법은 상대적으로 높은 전압을 요구하는데, 이는 트랜지스터의 치수에 따라 변하는 것이 아니다. 다른 소거 방법으로는 폴리-폴리 소거가 있는데, 이는 축소가능성 및 낮은 전압을 허용한다. 특히, FG(36)와 CG(40) 사이의 날카로운 팁(46)을 이용하면 소거 효율이 증가한다. 날카로운 팁(46)은 소거 중에 FG(36)과 CG(40) 사이에 높은 전기장을 발생시킨다.
IPD(38) 상부에 CG 폴리실리콘(40)을 증착한다. 그 결과를 도 11에 도시하였다.
CG 폴리실리콘(40)을 증착한 후, 워드 라인(FG/CG 적층)을 패터닝하고, 당업자가 알고 있는 바와 같이 트랜지스터의 나머지를 처리한다.
도 8에서, 적층형 게이트 개념의 결과를 도시하였다(1 트랜지스터 셀만을 도시하였음). 물론, 본 발명의 다른 실시예에 따라, (WO 01/67517에서 설명한 폴리실리콘-CMP 셀 개념에서와 같이) 2 트랜지스터 셀을 처리할 수도 있다. 적층형 게이트 개념 대신 분할형 게이트 개념(the split gate concept)을 사용하는 경우, 날카로운 폴리실리콘 팁은 비트 라인 및 워드 라인 방향 모두에 형성된다. 워드 라인 방향의 단면도는 도 3, 도 4, 도 9, 도 10, 도 11에 도시한 것들과 동일하다. 비트 라인 방향으로는, 희생 부동 게이트 재료층(22)을 에칭하고 스페이서(44)를 형성한 후의 결과를 도 12에 도시하였다.
FG 폴리실리콘 증착, CMP, 부동 게이트 분리부(32)와 스페이서(44)의 제거 후, IPD(38)를 형성한다. 이 경우에도 ONO를 사용할 수 있지만, 선택 게이트(또는 제어 게이트)의 게이트 유전체가 ONO로 이루어진다. 이 경우에는, FG(36)의 유전체 격리부와 게이트 유전체를 형성하기 위해 열적 산화를 사용하는 것이 바람직하다. FG(36)의 높은 도핑 레벨로 인해, 그 산화는 실리콘 기판(10)의 산화보다 빠르므로, 실리콘 기판(10)의 표면(12)보다 FG(36) 상에 더 두꺼운 산화물이 형성된다. 열적 산화는 폴리실리콘 팁(46)을 더 날카롭게 만들어서 전계 증폭을 강화한다. 또한, 열적 산화와 산화물 증착을 함께 사용할 수도 있다.
도 13은 분할형 게이트 셀의 완성 공정(HDD 스페이서 없음) 후 결과를 비트 라인 방향의 단면도로 도시한 것이다.
본 명세서에서는 본 발명에 따른 디바이스에 대해 바람직한 실시예, 구체적인 구성 및 형상, 재료 등을 상세히 논의하였지만, 본 발명의 사상과 범주를 벗어나지 않는 범위 내에서 그 형태와 세부 사항을 다양하게 변경하거나 수정할 수 있음을 이해해야 한다.
전술한 실시예들은 본 발명을 제한하기 위한 것이 아니며, 당업자는 첨부하는 청구범위의 범위를 벗어나지 않는 범위 내에서 다양한 대체예를 설계할 수 있을 것이다. 청구범위에서, 괄호 사이에 위치하는 참조 부호는 청구범위를 제한하는 것으로 해석되어서는 안 된다. "포함한다"는 단어는 청구범위에 열거된 구성요소나 단계 이외의 구성요소나 단계의 존재를 배제하는 것이 아니다. 구성요소를 수식하는 "하나"라는 단어는 그러한 구성요소가 복수 개 존재할 가능성을 배제하는 것이 아니다.

Claims (14)

  1. 각각 부동 게이트(36)를 구비하는 반도체 디바이스의 어레이를 기판(10) 상에 제조하는 방법에 있어서,
    먼저, 상기 기판(10) 내에 격리 구역(14)을 형성하는 단계와,
    이어서, 상기 격리 구역(14) 상에서, 인접하는 부동 게이트(36) 사이 분리부가 형성될 위치에 부동 게이트 분리부(32)를 형성하는 단계와,
    상기 부동 게이트 분리부(32)를 형성한 후, 상기 기판(10) 상에서, 상기 부동 게이트 분리부(32)의 부분들 사이에 상기 부동 게이트(36)를 형성하는 단계와,
    다음으로, 이웃하는 부동 게이트(36) 사이에 슬릿(slits)을 얻을 수 있도록 상기 부동 게이트 분리부(32)를 제거하는 단계
    를 포함하는 반도체 디바이스 어레이 제조 방법.
  2. 제 1 항에 있어서,
    상기 부동 게이트 분리부(32)를 형성하는 단계 이후, 상기 부동 게이트(36)를 형성하는 단계 이전에, 상기 부동 게이트 분리부(32)의 치수를 감소시키는 단계를 더 포함하는 반도체 디바이스 어레이 제조 방법.
  3. 제 2 항에 있어서,
    상기 부동 게이트 분리부(32)의 치수는 서브-리소그래피 치수(sub-lithographic dimensions)로 감소되는 반도체 디바이스 어레이 제조 방법.
  4. 제 3 항에 있어서,
    상기 부동 게이트 분리부(32)의 치수는 100 ㎚ 내지 40 ㎚ 사이로 감소되는 반도체 디바이스 어레이 제조 방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 부동 게이트 분리부(32)의 치수는 레지스트 수축(resist shrink)에 의해 감소되는 반도체 디바이스 어레이 제조 방법.
  6. 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 부동 게이트 분리부(32)의 치수는 트림 플라즈마 에칭(trim plasma etching)에 의해 감소되는 반도체 디바이스 어레이 제조 방법.
  7. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 부동 게이트 분리부(32)의 치수는 상기 부동 게이트 분리부(32)의 등방성 오버-에칭(an isotropic over-etch)에 의해 감소되는 반도체 디바이스 어레이 제조 방법.
  8. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 부동 게이트 분리부(32)의 치수는 위상-이동 리소그래피(phase-shift lithography)에 의해 감소되는 반도체 디바이스 어레이 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 부동 게이트 분리부(32)는 질화물 재료를 포함하는 반도체 디바이스 어레이 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 부동 게이트 분리부(32)는 상이한 재료로 된 적어도 두 개의 층을 포함하는 반도체 디바이스 어레이 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 부동 게이트(36)를 생성하는 단계 이전에 상기 부동 게이트 분리부(32) 옆에 스페이서(44)를 형성하는 단계를 더 포함하는 반도체 디바이스 어레이 제조 방법.
  12. 소정의 부동 게이트 대 제어 게이트 커플링 비(a floating-gate to control-gate coupling ratio)를 갖는 반도체 디바이스 어레이에 있어서,
    평탄한 표면(12)을 갖는 기판(10)과,
    상기 기판(10)의 상기 평탄한 표면(12) 내에 있는 격리 구역(14)과,
    상기 기판(10) 상에서 제 1 방향으로 연장되는 적어도 두 개의 부동 게이트(36) - 상기 각 부동 게이트(36)는 상기 격리 구역(14)과 부분적으로 겹치며 부동 게이트 재료를 포함함 - 와,
    상기 두 개의 부동 게이트(36) 사이의 슬릿과,
    상기 부동 게이트(36) 위에서 상기 평탄한 표면(12)에 대해 횡방향으로 연장되는 제어 게이트(40)
    를 포함하되,
    상기 부동 게이트(36) 중 적어도 하나는 상기 제 1 방향 및 상기 제 1 방향과 소정 각도를 이루는 제 2 방향으로 상기 부동 게이트 재료로 된 뾰족한 팁(尖端, a sharp tip : 46)을 갖는
    반도체 디바이스 어레이.
  13. 제 12 항에 있어서,
    상기 슬릿은 서브-리소그래피 치수를 갖는 슬릿인 반도체 디바이스 어레이.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 부동 게이트(36) 중 적어도 하나는 평탄한 상면(a flat top surface)을 갖는 반도체 디바이스 어레이.
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