CN1742373A - 改进的浮栅隔离及其制造方法 - Google Patents
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Abstract
本发明涉及形成通过狭缝彼此隔离的浮栅的方法以及使用该浮栅的半导体器件。本发明提供一种在衬底(10)上制造半导体器件的阵列的方法，每个器件都具有浮栅(36)，包括：首先在衬底(10)中形成隔离区(14)，此后在将形成相邻浮栅(36)之间的隔离的位置，在隔离区(14)上形成浮栅隔离物(32)，形成浮栅隔离物(32)之后，在浮栅隔离物(32)的部分之间的衬底(10)上形成浮栅(36)，此后除去浮栅隔离物(32)，以便在相邻浮栅(36)之间得到狭缝。该方法优于现有技术之处在于，出现很少的浮栅材料剩余物，或者在相邻浮栅之间出现很少的浮栅材料短路。此外，对浮栅轮廓的破坏少于现有技术的狭缝加工方法。
Description
技术领域
本发明涉及用于形成一组通过狭缝彼此隔离的浮栅(FG)的方法，以及使用该浮栅的半导体器件。FG在超高密度非易失存储器(NVM)的制造中非常有用。一些NVM的例子包含EPROM、EEPROM和闪存单元。
背景技术
NVM在各种商业和军用电子器件和设备中得到广泛应用，例如手持电话、收音机和数码相机。这些电子器件的市场不断要求具有低电压、低功耗和芯片尺寸减小的器件。
闪存或者闪存单元通常包括在控制栅(CG)和沟道区之间具有一个(或者多个)浮栅并且FG和CG通过薄介电层分离的MOSFET。在改进制造工艺的情况下，FG尺寸和FG之间的空间已经减小到亚微米级。这些器件基本上是微型EEPROM单元，其中电子(或者空穴)穿过氧化物阻挡层注入到FG中。存储在FG中的电荷修改器件阈值电压。以这种方式存储数据。CG控制FG。与FG和CG之间的面积重叠有关的FG与CG的耦合率影响了闪存的读/写速度。此外，耦合率越好，所需要的闪存单元的工作电压减小得越多。
如图1所示，在现代的具有极高密度的NVM单元的制造中应用叠栅技术。在叠栅技术中，在垂直于图1视图的方向上，以自对准方式在一个且相同的构图步骤中蚀刻CG2和FG4。图1示出了沿着NVM单元字线的方向上的剖面。其示出FG4彼此远离，以便确保在该方向上FG4的隔离。这是通过在淀积多晶间介质(IPD)8和CG多晶硅层之前通过在底部多晶硅栅(FG)中蚀刻FG狭缝6实现的。该狭缝6可以是在垂直于纸面方向上的连续线(长狭缝)，也可以是分离的小狭缝(短狭缝开口)。狭缝6可以蚀刻到FG多晶硅中以隔离相邻的FG4。狭缝蚀刻应非常直，否则会出现不同FG4之间的多晶硅短路。这些多晶硅短路会引起严重的NVM可靠性问题。
在非易失存储器(NVM)单元中，通过FG与CG的耦合率αFC确定CG2上的电位VCG对FG4上的电位VFG的贡献：
VFG＝αFC×VCG
FG与CG的耦合率通过下式确定：
αFC＝CFC/Ctot
其中CFC是FG2和CG2之间的电容，
Ctot是FG4的总电容。
为了实现最大的FG与CG的耦合，FG4和CG2之间的电容CFC必须最大化，和/或FG4的总电容必须最小化。
用于改进FG与CG耦合率的一个技术方案是增加FG4的尺寸，由此在图1的X方向增加FG上CG的叠加面积，以便增加电容CFC。然而，这样限制了减小单元尺寸的能力，由此阻止器件密度的提高。最大密度要求FG4之间的最小空间，或者由此而来的狭缝6的最小宽度。狭缝尺寸目前受到在栅叠层制造中使用的光刻工艺的限制。
通过小狭缝6产生了伴随着尺寸缩小具有多晶硅FG4的VNM的问题，这些狭缝是相邻FG4之间的隔离物。这些狭缝6变得非常小，因为FG4和CG2之间的耦合应随着缩小保持恒定。实际上，增加耦合应更好，因为这样减小了需要的编程和擦除电压，因此减小功耗。得到较高耦合的一种方式是减小狭缝6的尺寸(宽度)。
由US-6214667已知通过使用挨着FG的氮化物(Si3N4)间隔物制作小狭缝。在该技术中，在FG顶上的(相对厚的)氮化物层中蚀刻狭缝。接着，形成氮化物侧壁间隔物。包含间隔物的氮化物层作为FG狭缝蚀刻的硬掩模。该方法的一个缺点是例如用蚀刻(尤其是掺杂的)多晶硅的H3PO4磷酸除去该氮化物。这要求在留下氮化物残余物和产生粗糙的FG表面之间进行平衡。这两种情况都将导致多晶间介质(IPD)的可靠性问题。
发明内容
本发明的目的是提供一种彼此隔离的浮栅半导体器件的阵列，其中，在浮栅彼此隔离过程中，对栅轮廓具有更小的损伤，并且其中在浮栅彼此隔离之后，存在更少的浮栅材料残余物或者在相邻浮栅之间存在更少的栅材料短路。
上述目标通过根据本发明的方法和器件来实现。
本发明提供了一种用于在衬底上制造半导体器件阵列的方法，每个器件都具有浮栅，包括：
-首先在衬底中形成隔离区，
-此后在将形成相邻浮栅之间的隔离的位置处，在隔离区上形成浮栅隔离物，
-形成浮栅隔离物之后，在浮栅隔离物的部分之间的衬底上形成浮栅，和
-此后除去浮栅隔离物，以便得到相邻浮栅之间的狭缝。
该方法具有优于现有技术的优点，其在于产生了更少的浮栅材料残余物，例如多晶硅残余物，或者在相邻的浮栅之间产生了更少的浮栅材料短路。此外，对栅轮廓的损伤也小于现有技术的狭缝处理方法。
根据本发明的方法可以进一步包括：在形成浮栅隔离物之后和形成浮栅之前，减小浮栅隔离物的尺寸。这样，以容易的方式得到的较小的狭缝。浮栅隔离物的尺寸可以减小到亚光刻尺寸，从而尺寸取决于技术节点和工艺条件。例如对于90nm及其以上的工艺代，浮栅隔离物的尺寸可以减小到100nm和40nm之间。
在将浮栅隔离物尺寸减小到亚光刻尺寸的情况下，得到了比最小光刻临界尺寸更小的狭缝，这样提高了得到器件的FG/CG耦合。
浮栅隔离物的尺寸可以通过光刻技术例如抗蚀剂收缩和相移光刻来减小，其中的光刻技术是可靠和非常便宜的方法。可以选择的是，可以通过浮栅隔离物的修整等离子体蚀刻(trimplasmaetching)，或者通过各向同性过蚀刻减小浮栅隔离物的尺寸。过蚀刻只在浮栅隔离物形成之后进行。
浮栅隔离物可以包括氮化物材料，其允许在除去浮栅隔离物时进行选择性蚀刻。浮栅隔离物可以包括至少两层不同的材料，例如氧化物和氮化物。当除去浮栅隔离物时，后一方案伴随着高掺杂浮栅材料例如高掺杂多晶硅的退化产生了更少的问题。
根据本发明的方法可以进一步包括在浮栅顶部形成控制栅，以便形成可以在NVM中使用的器件。
根据本发明的实施例，可以在形成浮栅之前邻近浮栅隔离物形成间隔物。这样，可以在FG中得到浮栅材料例如多晶硅的尖锐尖端，这对多晶-多晶(poly-poly)擦除是有用的。采用尖锐尖端意味着正切于浮栅的上部平坦表面，在与该上表面相邻的位置处浮栅的直立壁部分包含小于90度的角，优选小于70度，更优选小于50度。
浮栅的形成可以包括通过化学机械抛光除去浮栅材料。这样，得到平坦的FG表面，这对于利用该FG形成的存储器的可靠性来说是有利的。
根据本发明的方法可以进一步包括：在除去浮栅隔离物之后，掺杂浮栅。
本发明还提供一种具有浮栅与控制栅耦合率的半导体器件的阵列，包括：
-具有平坦表面的衬底，
-平坦表面中衬底中的隔离区，
-在衬底上在第一方向延伸的至少两个浮栅，每个浮栅与隔离区部分重叠，并且包括浮栅材料例如多晶硅，
-两个浮栅之间的狭缝，和
-相对于平坦表面在浮栅上横向延伸的控制栅，
-其中在第一方向上和在包含与第一方向成角度的第二方向上，至少其中一个浮栅设置有浮栅材料的尖锐尖端。该第二方向可以垂直于第一方向。具有该尖锐尖端意味着正切于浮栅的上部平坦表面，在与上表面相邻的位置处浮栅的直立壁部分包含小于90度的角度，优选小于70度，更优选小于50度。
在根据本发明的半导体器件的阵列中，两个相邻浮栅之间的狭缝可以是亚光刻尺寸的狭缝。这对于浮栅与控制栅的耦合率是有利的。
浮栅可以具有平坦顶表面，这对于使用该FG形成的存储器的可靠性是有利的。
本发明还提供一种包含根据本发明的半导体器件阵列的非易失存储器。该存储器例如可以是闪存或者EEPROM。
通过下面结合附图的详细描述，本发明的这些和其它特性、特征和优点将是显而易见的，通过举例，说明了本发明的原理。该描述仅用于举例，不限制本发明的范围。下面引证的参考图指的是附图。
附图说明
图1示出了在沿着字线的方向上现有技术的NVM单元的截面。
图2示出了设置有隔离区和牺牲氧化物的衬底的截面。
图3示出了根据本发明的第一实施例，利用其顶部的浮栅隔离物抗蚀剂形成牺牲浮栅隔离材料层之后图2的截面。
图4示出了根据本发明实施例，在浮栅隔离材料蚀刻、剥离浮栅隔离物抗蚀剂和形成隧道氧化物之后的截面。
图5示出了FG多晶硅淀积之后图4的截面。
图6示出了多晶硅CMP之后图5的截面。
图7示出了IPD和CG形成之后图6的截面。
图8说明了垂直于图7的截面形式的FG/CG叠层。
图9以截面示出了根据本发明第二实施例的邻近浮栅隔离物的间隔物的形成。
图10是形成FG之后图9的截面。
图11是形成IPD和CG之后图10的截面。
图12是根据本发明第三实施例垂直于图9截面的截面。
图13是FG、IPD和CG形成之后图12的截面。
在不同的图中，相同的附图标记指的是相同或者类似的部件。
具体实施方式
下面将根据具体实施例并且参考某些附图描述本发明，但是本发明并不限于此，而是仅由权利要求限定。描述的附图仅是说明性的，并非限制性的。在附图中，某些元件的尺寸被放大了，并且为了说明的目的没有按尺寸画出。其中在本说明书和权利要求中使用术语“包括”，这不排除其它元件或者步骤。当指具体的名词时，使用了不定冠词和定冠词，这样包括多个该名词，除非具体地指出。
此外，为了描述在说明书和权利要求中使用了术语顶部、底部、上方、下方等，并且不必描述相对位置。应理解，如此使用的术语在适当的情况下是可以相互交换的，并且这里描述的本发明的实施例能够在这里描述或者说明的之外的其它方位工作。
根据本发明，在第一步骤中，提供衬底10或者衬底中的阱。在本发明的实施例中，术语“衬底”可以包含任何底层材料或者可以使用的材料，或者其上可以形成器件、电路或者外延层。在其它可以选择的实施例中，该“衬底”可以包含半导体衬底例如掺杂的硅、砷化镓(GaAs)、磷化砷化镓(GaAsP)、锗(Ge)、或者锗化硅(SiGe)衬底。除了半导体衬底部分，“衬底”例如还可以包含绝缘层，如SiO2或者Si3N4层。因此，术语衬底还包含玻璃上硅、蓝宝石衬底上硅。因此使用术语“衬底”通常来限定位于所关注的层或者部分下面的层的元件。而且，“衬底”可以是任何其它其上形成层的基底，例如玻璃或者金属层。下面将主要参考硅处理描述工艺过程，但是本领域技术人员应理解本发明可以基于其它的半导体材料体系实施，并且本领域技术人员可以选择适当的材料作为下面描述的介电和导电材料的等效物。
如图2所示，该阱或者衬底10具有表面12，并且设置有隔离区例如浅沟槽隔离(STI)区14或者热生长场氧化物(LOCOS)区，以便彼此隔离随后的(如在图1中定义的X方向上看见的)存储器单元。在两个STI或者LOCOS隔离区14之间，剩余的衬底10将形成有源区16。
例如，使用例如Cl2作为蚀刻剂，通过常规的光刻和各向异性干蚀工艺例如反应离子蚀刻(RIE)工序，可以首先通过在半导体衬底10中生成浅沟槽来形成STI隔离区14。在半导体衬底10中，该浅沟槽形成到例如大约200至600nm之间的深度。除去抗蚀剂图形之后，用于浅沟槽限定，通过等离子体氧气灰化和仔细的湿清洗，淀积氧化硅层，例如通过低压化学汽相淀积(LPCVD)工序或者通过等离子体增强化学汽相电极(PECVD)工序，淀积到大约300至1500nm之间的厚度。由此完全填充该浅沟槽。使用化学机械抛光(CMP)工序、或者通过利用适当蚀刻剂的RIE工序，从除了浅沟槽内部以外的区域中除去氧化硅，产生填充了绝缘体的STI区14。
根据使用的工序，浅沟槽隔离可以引起邻近有源区16的形态不均匀18。在氧化物回蚀刻(HF浸渍)到沟槽中的氧化物到达与有源区16相同高度的水平的过程中，形成该不均匀18。当包括FG和CG的存储器叠层淀积在这种具有不均匀18的STI形态上时，由于栅极材料例如多晶硅层的保形淀积，该形态保持穿过整个叠层。这在非易失存储器的工艺中可以进一步引起蚀刻问题。
如果取代STI区14，使用LOCOS区，它们可以通过首先形成抗氧化掩模例如氮化硅、然后将未受氮化硅掩模图形保护的半导体衬底10的区域暴露于热氧化工序来形成。由此以等于STI区14的深度的厚度形成LOCOS区。形成LOCOS区之后，除去抗氧化掩模。
STI区14优选在LOCOS区上方，由于它们能够形成为比LOCOS区更小的尺寸，这样可以减小单元尺寸，以便增加单元密度。此外，LOCOS具有比STI多得多的形态不均匀，将对浮栅材料厚度产生某些限制。因此，在下面的描述中，仅进一步考虑STI区14，但是应理解本发明包含下面描述的利用LOCOS区进行的工艺步骤。
如图2所示，在设置有STI区14的衬底10的顶部，优选在大约600至1000℃之间的温度下、通过在氧蒸汽环境中热生长至大约6至15nm之间的厚度，形成例如包括如二氧化硅的牺牲氧化物层20的绝缘层。或者，采用原位蒸汽生成(ISSG)的快速热氧化(RTO)可以用于得到牺牲氧化物层20。
根据本发明，在如图2所示的STI工艺之后，在绝缘牺牲氧化物20顶部上淀积牺牲浮栅隔离材料的厚层22。该牺牲浮栅隔离材料层22是可以选择性除去的层，而无需除去存在的任意(或者相当大量)的氧化物(既不是STI 14也不是牺牲氧化物20)。该牺牲浮栅隔离材料层22例如可以是氮化物的厚层，如图3所示。可以选择的是，该牺牲浮栅隔离材料层22例如可以由两层构成，例如氮化物的薄层和其顶部的氧化物厚层，从而氮化物的薄层将作为当后来除去氧化物厚层时的停止层。后一方案可以提供在工艺结束时除去的好处，如后面将解释的。该牺牲浮栅隔离材料的厚层22优选具有与在工艺的后面阶段将形成的FG 36相同的厚度。
例如，利用抗蚀剂层形成蚀刻掩模，优选亚光刻尺寸的蚀刻掩模。其涂覆在牺牲浮栅隔离材料厚层22的顶部上，暴露其某些部分(根据需要的图形)，以便通过普通的曝光步骤构图该抗蚀剂。接着，清洗掉未曝光部分(或者曝光部分，取决于使用的抗蚀剂种类)，留下特定抗蚀剂图形，允许未被剩余抗蚀剂层覆盖的层被蚀刻掉。得到浮栅隔离物抗蚀剂24，如图3所示。浮栅隔离物抗蚀剂24是反转的狭缝掩模，在“标准的”快闪工艺中具有相同的功能。它是覆盖其中将形成狭缝的位置的掩模，并且其留下其它位置不被覆盖。浮栅隔离物抗蚀剂24可以处于最小临界尺寸(CD)。
显影抗蚀剂层之后，例如可以通过利用抗蚀剂收缩(UV烘焙)或者抗蚀剂灰化(借助于O2等离子体的修整等离子体蚀刻)，减小浮栅隔离物抗蚀剂24的尺寸。如果显影的浮栅隔离物抗蚀剂24具有最小的CD，那么在减小之后它具有亚光刻尺寸。特别地，抗蚀剂收缩是得到亚光刻尺寸的可靠和非常经济且容易的方式。可以利用该技术将CD减小大约30-50nm。当然，通过相移光刻还可以得到更小的尺寸。
然后利用曝光和显影的、并且可能减小的浮栅隔离物抗蚀剂24，蚀刻牺牲浮栅隔离材料的厚层22。如果牺牲浮栅隔离材料的厚层22包括一种材料例如氮化物，则蚀刻该氮化物，且终点在氧化物(STI 14和牺牲氧化物20)上。剥离浮栅隔离物抗蚀剂24。得到浮栅隔离物32。结果示于图4。如果牺牲浮栅隔离材料的厚层22由例如氮化物薄层顶部上的氧化物厚层构成时，首先利用浮栅隔离物抗蚀剂24蚀刻该氧化物，此后利用氧化物14、20上的蚀刻停止除去该氮化物层。这里，也剥离抗蚀剂24。得到浮栅隔离物32。
减小浮栅隔离物32尺寸的另一选择可以是在给定例子中牺牲浮栅隔离材料层的蚀刻、氮化物蚀刻之后(即图4所示的结果之后)的短各向异性过蚀刻。可以选择的是，取代各向异性氮化物蚀刻，可以使用进一步的各向同性氮化物蚀刻。这样产生了锥形的轮廓，以取代直的氮化物斜面。该锥形化不会引起不同浮置多晶硅栅极36之间的任何多晶硅短路。利用标准的狭缝蚀刻(现有技术)，多晶硅短路在相邻的浮栅36之间，引起可靠性问题。
原则上，在干氮化物蚀刻和剥离浮栅隔离物抗蚀剂24之后，还可以使用短的湿氮化物蚀刻(各向同性)来减小CD。
所有上述选择都可以用来减小CD。可以单独或者任意组合进行选择。除了相移光刻，上述减小CD的方式不能利用标准的狭缝工艺进行。
在浮栅隔离物32形成过程中，除去牺牲浮栅隔离材料例如氮化物，将破坏牺牲氧化物20。在浮栅隔离物32形成之后，例如可以利用HF浸渍掉牺牲氧化物20(或者该氧化物的剩余物)，并且例如可以通过生长提供隧道氧化物33。
在得到隧道氧化物33之后，下一步是形成FG材料，例如淀积FG多晶硅34，如图5所示。在隧道氧化物33的顶部上和浮栅隔离物32的上方，淀积第一多晶硅层34，其后来将形成FG 36。优选通过CVD工序进行第一多晶硅层34的淀积，并且淀积到大约50至400nm之间的厚度。多晶硅层34的掺杂或者在淀积过程中原位实现，例如通过将胂或者磷化氢添加到硅烷环境中，或者利用例如施加到本征多晶硅层的砷、磷或者硼离子通过离子注入工序实现。
如图5所示，多晶硅淀积遵循晶片的形态(以及STI形态)。接着，根据本发明，处理多晶硅层34，例如通过多晶硅化学机械抛光(CMP)将其向下抛光到与浮栅隔离物32相同的高度。多晶硅CMP之后除去不想要的形态，并形成FG，如图6所示。该多晶硅CMP步骤应是选择性的向着浮栅隔离物32的顶部材料，在给定的例子中或是对于厚氮化物层的氮化物，或是对于组合的氧化物/氮化物层的氧化物层。由于多晶硅CMP步骤，FG 36的顶部非常平，这对于存储器可靠性是有利的。现有技术的FG多晶硅在顶部可以具有尖锐的晶界，伴随着相关的可靠性问题(电荷泄漏)。
然后除去浮栅隔离物32。例如可以利用湿蚀刻来蚀刻掉浮栅隔离物32的氮化物。然而，这会引起FG 36的高掺杂多晶硅的问题。为此，取代氮化物，可以使用并且通常优选使用氮化物和氧化物的双层。如果淀积薄氮化物层和厚氧化物层，以取代厚氮化物层，则在多晶硅CMP步骤之后，首先可以通过用HF的湿蚀刻而蚀刻掉氧化物，其对于下面的薄氮化物层是选择性的。这不会破坏高掺杂的FG 36。薄氮化物层在HF蚀刻过程中保护STI氧化物14。此后仅仅是例如通过蚀刻除去的薄氮化物层，考虑到较小的氮化物层厚度这花费非常短的时间，因此对FG材料的破坏更小。
防止由湿蚀刻产生的问题的另一个方式是仅在湿法除去浮栅隔离物32的氮化物之后进行FG多晶硅36的注入。
除去浮栅隔离物32例如氮化物或者氧化物和氮化物之后，形成多晶间介质(IPD)38，参见图7。IPD 38优选包括多个绝缘材料，例如氧化物氮化物氧化物(ONO)层，并且可以通过常规技术形成或者生长。ONO层优选包括连续的二氧化硅层、氮化硅层和二氧化硅层。ONO层的总介电厚度在大约10至50nm之间。
形成IPD层38之后，淀积(优选原位掺杂)CG多晶硅40，如图7所示。可以通过LPCVD工序完成CG多晶硅层40的淀积，并且淀积到大约50至400nm的厚度。CG多晶硅层40的掺杂或者在淀积期间通过向硅烷环境中添加适当的掺杂剂杂质例如胂或者磷化氢来原位实现，或者通过使用掺杂剂例如施加给本征多晶硅层的砷、磷或硼离子的离子注入工序来实现。
在最后的步骤中，在根据本发明形成NVM中，构图和蚀刻CG多晶硅40。这形成了存储器的字线，其可以在垂直于图7所示的截面中看到。其示于图8。
利用本领域技术人员公知的工艺(例如，MDD、间隔物、HDD、源/漏形成、硅化、接触、金属化等-图中未示出)完成单元的形成。
根据本发明的另一个实施例，可以邻近于浮栅隔离物32形成间隔物44，例如氮化物线。从图4开始，前面的工艺步骤与第一实施例相同。例如可以通过淀积薄氮化物层、并且进行各向异性间隔物蚀刻形成间隔物44。可以选择的是，可以使用其它材料。然而，该材料应是在FG 36形成之后可以去除的。形成间隔物之后的结果示于图9。
此后，施加FG多晶硅34，并且如第一实施例所述通过CMP将其平整化。多晶硅CMP在浮栅隔离物32的顶层上停止，结果示于图10。形成了FG 36。
下一步是除去浮栅隔离物32，例如氮化物和间隔物44。这例如可以用湿蚀刻(H3PO4酸)进行。如果间隔物44由与浮栅隔离物32相同的材料构成，例如氮化物，则它们也将在相同的蚀刻步骤中去除。如果FG多晶硅是高掺杂的，则氮化物蚀刻仅稍微侵蚀FG多晶硅。这可以通过在除去氮化物之后注入FG多晶硅来解决(因此未掺杂的多晶硅用于FG淀积)。应用干蚀刻是困难的，因为这趋于更加各向异性，并且趋于不能完全除去间隔物44。
如果间隔物44由与浮栅隔离物32的材料不同的材料构成，例如，间隔物44材料是氧化物，浮栅隔离物32材料是氮化物，则可以利用干蚀刻除去氮化物。然后可以通过HF蚀刻除去氧化物间隔物44。该HF蚀刻还部分蚀刻了STI氧化物14，但是这不是主要问题。实际上，损失一些STI氧化物是有利的，因为后面将形成的IPD层38将位于FG多晶硅36的下方，并且可以获得FG 36和CG 40之间的增大的耦合。
除去浮栅隔离物32例如氮化物和间隔物44之后，FG 36中得到了尖锐的多晶硅尖端46。具有尖锐的尖端46意味着正切于FG 36的上部平坦表面，与上表面相邻的FG 36的直立壁部分包含小于90度的角，优选小于70度，更优选小于50度。然后形成IPD 38。该IPD38例如可以通过(CVD)淀积形成，其遵循FG多晶硅36的形状。对于IPD 38，例如可以使用氧化物-氮化物-氧化物(ONO)。ONO的缺点可以是氮化物层中电荷的俘获，其降低了擦除效率。IPD 38还可以通过热氧化或者热氧化和氧化物淀积的组合形成。热氧化将使多晶硅尖端46更尖锐，并改善了场放大。该尖锐的尖端46在使用多晶-多晶擦除的单元理念中是有利的。非易失存储器的普通的擦除方法是福勒-诺德哈姆隧穿。该方法需要相对高的电压，其不能随着晶体管尺寸而缩放。擦除的另一种方法是利用多晶-多晶擦除，其允许可缩放性和较低的电压。尤其是，利用FG 36和CG 40之间的尖锐尖端46，增加了擦除效率。在擦除过程中，尖锐尖端46在FG 36和CG 40之间产生高电场。
在IPD 38的顶部淀积CG多晶硅40。其结果示于图11。
如本领域技术人员公知的，CG多晶硅40淀积之后，对字线(FG/CG叠层)进行构图，可以处理晶体管的其余部分。
在图8中，示出了叠层栅理念的结果(1个晶体管单元)。当然，根据本发明的再一个实施例，也可以加工2个晶体管单元(如WO01/67517中所说明的多晶硅-CMP单元理念)。如果使用分裂栅理念取代叠层栅理念，则在位线和字线方向上都形成尖锐的多晶硅尖端。字线方向的截面与图3、图4、图9、图10和图11所示的相同。在位线方向上，蚀刻牺牲浮栅材料层22和形成间隔物44之后的结果示于图12。
在FG多晶硅淀积和CMP以及除去浮栅隔离物32和间隔物44之后，形成IPD 38。而且在这种情况下，可以使用ONO，但是选择栅(或者控制栅)的栅电介质由ONO构成。在这种情况下，优选热氧化以在FG 36和栅电介质上形成介电隔离。由于FG 36的高掺杂水平，其氧化快于硅衬底10的氧化，在FG 36上比在硅衬底10的表面12上形成更厚的氧化物。热氧化将使多晶硅尖端46更尖锐，其改善了场放大。而且可以使用热氧化和氧化物淀积的组合。
图13示出了在完成了加工分裂栅单元(没有HDD间隔物)之后的结果在位线方向上的截面。
应理解，尽管这里根据本发明的器件讨论了优选实施例、具体结构和构成以及材料，但是在不离开本发明范围和精神的情况下可以在形式上和细节上进行各种改变和修改。
应注意，上述实施例是说明性的而非限制本发明，本领域技术人员将能够设计许多可选择的实施例而不离开附加权利要求的范围。在权利要求中，设置在括号中的任何参考符号都不应理解为限制权利要求。“包括”一词不排除除了列在权利要求中的之外还存在其它元件或者步骤。在元件前面的不定冠词不排除存在多个这样的元件。
Claims (14)
1、一种在衬底(10)上制造半导体器件阵列的方法，每个器件都具有浮栅(36)，包括：
-首先在衬底(10)中形成隔离区(14)，
-此后在将形成相邻浮栅(36)之间的分隔的位置处，在隔离区(14)上形成浮栅隔离物(32)，
-形成浮栅隔离物(32)之后，在浮栅隔离物(32)的部分之间的衬底(10)上形成浮栅(36)，和
-此后除去浮栅隔离物(32)，以便得到相邻浮栅(36)之间的狭缝。
2、根据权利要求1的方法，进一步包括：在形成浮栅隔离物(32)之后和形成浮栅(36)之前，减小浮栅隔离物(32)的尺寸。
3、根据权利要求2的方法，其中将浮栅隔离物(32)的尺寸减小到亚光刻尺寸。
4、根据权利要求3的方法，其中浮栅隔离物(32)的尺寸减小到100nm和40nm之间。
5、根据权利要求2至4任意一项的方法，其中通过抗蚀剂收缩减小浮栅隔离物(32)的尺寸。
6、根据权利要求2至5任意一项的方法，其中通过修整等离子体蚀刻来减小浮栅隔离物(32)的尺寸。
7、根据权利要求2至6任意一项的方法，其中通过浮栅隔离物(32)的各向同性过蚀刻来减小浮栅隔离物(32)的尺寸。
8、根据权利要求2至7任意一项的方法，其中通过相移光刻减小浮栅隔离物(32)的尺寸。
9、根据前述任意一项权利要求的方法，其中浮栅隔离物(32)包括氮化物材料。
10、根据前述任意一项权利要求的方法，其中浮栅隔离物(32)包括至少两层不同的材料。
11、根据前述任意一项权利要求的方法，进一步包括：在形成浮栅(36)之前邻近浮栅隔离物(32)形成间隔物(44)。
12、一种具有浮栅与控制栅耦合率的半导体器件的阵列，包括：
-具有平坦表面(12)的衬底(10)，
-在平坦表面(12)中的衬底(10)中的隔离区(14)，
-在衬底(10)上沿第一方向延伸的至少两个浮栅(36)，每个浮栅(36)与隔离区(14)部分重叠，并且包括浮栅材料，
-两个浮栅(36)之间的狭缝，和
-相对于平坦表面(12)在浮栅(36)上横向延伸的控制栅(40)，
-其中在第一方向上和在包含与第一方向成角度的第二方向上，至少其中一个浮栅(36)设置有浮栅材料的尖锐尖端(46)。
13、根据权利要求12的半导体器件的阵列，其中该狭缝是亚光刻尺寸的狭缝。
14、根据权利要求12或者13的半导体器件的阵列，其中至少其中一个浮栅(36)具有平坦顶表面。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208368A (zh) * | 2011-05-27 | 2011-10-05 | 上海宏力半导体制造有限公司 | 具有层叠浮栅和控制栅结构的存储器的制备方法 |
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Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115773A (ja) * | 2005-10-18 | 2007-05-10 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| US20070202646A1 (en) * | 2006-02-27 | 2007-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a flash memory floating gate |
| KR100847828B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 형성 방법 |
| US8173532B2 (en) * | 2007-07-30 | 2012-05-08 | International Business Machines Corporation | Semiconductor transistors having reduced distances between gate electrode regions |
| US7989307B2 (en) * | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
| US20110014726A1 (en) * | 2009-07-20 | 2011-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming shallow trench isolation structure |
| US8357601B2 (en) | 2010-02-09 | 2013-01-22 | Micron Technology, Inc. | Cross-hair cell wordline formation |
| CN102981359B (zh) * | 2012-11-28 | 2013-12-18 | 中国科学院苏州纳米技术与纳米仿生研究所 | 光刻方法 |
| CN103219289A (zh) * | 2013-03-27 | 2013-07-24 | 上海宏力半导体制造有限公司 | 去除浮栅尖角的闪存及其制造方法 |
| CN112885840B (zh) * | 2021-03-18 | 2022-04-01 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| TWI786813B (zh) * | 2021-09-09 | 2022-12-11 | 力晶積成電子製造股份有限公司 | 浮置閘極的製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694211B1 (en) * | 1994-02-17 | 2001-06-20 | National Semiconductor Corporation | A method for reducing the spacing between the horizontally-adjacent floating gates of a flash eprom array |
| US5622881A (en) * | 1994-10-06 | 1997-04-22 | International Business Machines Corporation | Packing density for flash memories |
| US5488244A (en) * | 1995-02-27 | 1996-01-30 | Chartered Simiconductor Manufacturing Pte Ltd. | Electrically erasable and programmable read only memory cell |
| JP3710880B2 (ja) * | 1996-06-28 | 2005-10-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6060358A (en) | 1997-10-21 | 2000-05-09 | International Business Machines Corporation | Damascene NVRAM cell and method of manufacture |
| US6146970A (en) * | 1998-05-26 | 2000-11-14 | Motorola Inc. | Capped shallow trench isolation and method of formation |
| US6114723A (en) * | 1998-09-18 | 2000-09-05 | Windbond Electronic Corp | Flash memory cell using poly to poly tunneling for erase |
| US6309926B1 (en) * | 1998-12-04 | 2001-10-30 | Advanced Micro Devices | Thin resist with nitride hard mask for gate etch application |
| US6323085B1 (en) * | 1999-04-05 | 2001-11-27 | Micron Technology, Inc. | High coupling split-gate transistor and method for its formation |
| TW484228B (en) * | 1999-08-31 | 2002-04-21 | Toshiba Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
| US6261905B1 (en) * | 2000-04-28 | 2001-07-17 | Taiwan Semiconductor Manufacturing Company | Flash memory structure with stacking gate formed using damascene-like structure |
| KR100355238B1 (ko) * | 2000-10-27 | 2002-10-11 | 삼성전자 주식회사 | 플레쉬 메모리 소자의 셀 제조 방법 |
| US6630288B2 (en) * | 2001-03-28 | 2003-10-07 | Advanced Micro Devices, Inc. | Process for forming sub-lithographic photoresist features by modification of the photoresist surface |
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2003
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102208368A (zh) * | 2011-05-27 | 2011-10-05 | 上海宏力半导体制造有限公司 | 具有层叠浮栅和控制栅结构的存储器的制备方法 |
| CN105789211A (zh) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | 一种闪存存储单元及制作方法 |
| CN105789211B (zh) * | 2014-12-24 | 2018-10-30 | 上海格易电子有限公司 | 一种闪存存储单元及制作方法 |
| CN106997857A (zh) * | 2016-01-25 | 2017-08-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其检测结构、电子装置 |
| CN106997857B (zh) * | 2016-01-25 | 2019-10-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其检测结构、电子装置 |
Also Published As
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Legal Events
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| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V. Effective date: 20071130 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20071130 Address after: Holland Ian Deho Finn Applicant after: Koninkl Philips Electronics NV Address before: Holland Ian Deho Finn Applicant before: Koninklijke Philips Electronics N.V. |
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Granted publication date: 20081126 Termination date: 20151216 |
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