CN1720618A - 在浮动栅器件中具有提高的耦合系数的自对准浅沟槽隔离 - Google Patents
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Abstract
本发明提供了在具有表面(2)的衬底上制造浮动栅型半导体器件的方法和由此制造的器件。该方法包括：在衬底表面上形成包括绝缘膜(4)、第一浮动栅材料层(6)和牺牲材料层(8)的叠层，穿过该叠层和在衬底(2)中形成至少一个隔离区(18)，第一浮动栅材料层(6)由此具有顶表面和侧壁(26)，去除牺牲材料(8)，由此留下由隔离区(18)和第一浮动栅材料层(6)的顶表面限定的空腔(20)，并用第二浮动栅材料层(22)填充空腔(20)，由此第一浮动栅材料层(6)和第二浮动栅材料层(22)共同形成浮动栅(24)。
Description
本发明涉及一种浮动栅(FG)器件的制造方法，可用于制造超高密度的非易失性存储器(NVM)，以及器件本身。更具体地，本发明涉及一种包括自对准浅沟槽隔离(SA STI)的FG器件的制造方法以及FG器件本身。NVM的一些实例包括EPROM、EEPROM和快闪存储器单元。
NVM应用在广泛的各种商用和军用的电子器件和设备中，如手持式电话、无线电和数字照相机。对于这些电子器件的市场仍旧需要更低电压、更低功耗和减小的芯片尺寸的器件。
快闪存储器或快闪存储器单元包括具有在控制栅(CG)和沟道区之间的一个(或多个)浮动栅(FG)的MOSFET，FG和CG通过薄介电层隔开。采用改进的制造技术，FG尺寸和FG之间的间隔已缩小到亚微米尺寸。这些器件主要是其中经由FG中的氧化物阻挡层注入电子(或空穴)的小型EEPROM单元。存储在FG中的电荷改变了器件的阈值电压。以该方式，存储数据。CG控制FG。与FG和CG之间的区域重叠有关的FG与CG耦合率应当尽可能得大。耦合率影响快闪存储器的读取/写入速度。此外，耦合率越好，存储单元所需要的工作电压就减小越多。
已知的FG存储器件的缺点是，它们具有FG和CG之间的小的耦合率。
从US-6403421和IEDM Tech.Dig.1994，第61-64页获知制造一种具有SA-STI单元结构的FG型半导体NVM器件。SA-STI单元的制造使用常规技术，并示于US-6403421的图4和5中。首先，在半导体衬底的顶部上形成栅氧化物、FG多晶硅和盖帽氧化物的叠层。接下来，通过构图这三层来限定沟槽隔离区，紧接着进行沟槽蚀刻并填充LP-CVD SiO2。随后，对LP-CVD SiO2进行回蚀直至暴露出FG多晶硅的侧壁。之后，形成多层介电质(interpoly dielectric)(ONO)和控制栅多晶硅，紧接着进行叠栅构图。
上述工艺的缺点是，用相同的光刻胶掩模进行FG和STI的构图，即同时蚀刻硅衬底中的FG多晶硅和沟槽。在该蚀刻期间，为了不侵蚀未去除的FG多晶硅，在该结构的顶部上应当存在足够的光刻胶或厚的光刻胶层。如果光刻胶在STI蚀刻期间消失了，则将以相同的速率蚀刻硅衬底和多晶硅FG，由此使FG恶化。因此，需要厚的光刻胶层。然而，使用较厚的光刻胶层会产生较大尺寸的器件，因为如果厚层在顶部上，则不能暴露出具有较小尺寸的器件。因此，在衬底中FG多晶硅和STI区的同时蚀刻与器件尺寸的持续按比例缩小不一致。
本发明的目的在于提供一种FG半导体器件的制造方法，当器件尺寸进一步缩减时能够容易地使用上述方法。
通过根据本发明的方法和器件来实现上述目的。
本发明提供了一种在具有表面的衬底上制造浮动栅型半导体器件的方法。该方法包括：
在衬底表面上形成包括绝缘膜优选隧穿绝缘层、第一浮动栅材料层和牺牲材料层的叠层，
穿过该叠层和在衬底中形成至少一个隔离区，例如浅沟槽隔离(STI)区，第一浮动栅材料层由此具有顶表面和侧壁，
去除牺牲材料，由此留下由隔离区和第一浮动栅材料层的顶表面限定的空腔，以及
用第二浮动栅材料层填充空腔，由此第一浮动栅材料层和第二浮动栅材料层共同形成浮动栅。
根据本发明的以上方法的优点是，在执行该方法期间，可使用牺牲材料层作为硬掩模。可使用掩模层如光刻胶层以制造由牺牲材料层制成的硬掩模，或由此用于选择性地去除牺牲材料层的一部分。该掩模层不必很厚，当由以上方法形成的半导体器件的尺寸缩减时其是一个优点。如果当去除牺牲材料层时完全去除了掩模层，则也去除打算留下的一部分牺牲材料层，但要形成的器件的功能材料不会受到损伤或变薄。此外，通过用第二浮动栅材料层填充通过去除厚层的牺牲材料形成的空腔，使得第二浮动栅材料层和第一浮动栅材料层共同形成浮动栅，与现有技术的浮动栅器件相比可以获得更高的浮动栅。如稍后(见下文)不仅在浮动栅的顶部处、而且在其侧壁处形成控制栅，随着包含在浮动栅和连接栅之间的重叠面积增加，在浮动栅和控制栅之间获得了更高的耦合。
在填充空腔之后，可部分地去除隔离区，使得暴露出浮动栅的部分侧壁。优选地在浮动栅和控制栅之间形成层间介电层之后，可在浮动栅之上形成控制栅。通过在形成控制栅之前暴露出浮动栅的侧壁，增加了在浮动栅和控制栅之间的耦合。当去除隔离区时，根据实施例，进行去除以便完全暴露出第二浮动栅材料层的侧壁和第一浮动栅材料层的部分侧壁。这具有获得了浮动栅和控制栅之间更大的耦合的优点。
此外，根据本发明的方法可包括在第一浮动栅材料层和牺牲材料层之间形成保护层。这种保护层在去除牺牲材料层期间保护浮动栅层。
例如，使用的牺牲材料可以是氮化层、氧化层或碳化硅层。然而，该列表不是穷举的。
此外，根据本发明的方法可包括，在填充空腔后，去除存在在空腔外部的浮动栅材料。当进行去除时，新形成的浮动栅的顶表面与隔离区的顶表面在同一水平面。浮动栅材料可通过抛光去除，例如通过化学机械抛光(CMP)。
优选地，共同形成器件浮动栅的第一浮动栅材料层和第二浮动栅材料层是相同的材料。
本发明还提供了一种浮动栅型半导体器件。这种器件包括：
具有表面的衬底，
在该表面上的叠层，包括绝缘膜、第一浮动栅材料层，以及
在所述的第一浮动栅材料层上分开淀积的第二浮动栅材料层，第一和第二层共同形成浮动栅。
例如借助电子显微镜或任何其它合适的成像器件，在最终的器件中可看到分开淀积的、共同形成浮动栅的两层浮动栅材料的事实。如果注入的浮动栅材料例如注入的多晶硅用于两层的浮动栅材料，则例如通过传输电子显微镜(TEM)可看到两层浮动栅之间的界面，因为可以检测界面处的浮动栅材料颗粒，例如多晶硅颗粒和它们的边界。如果使用原位掺杂的浮动栅材料，例如原位掺杂的多晶硅，则可看到两层浮动栅之间的界面，因为首先淀积的部分浮动栅层在衬垫氧化期间被氧化，用于修补由沟槽蚀刻导致的损伤。该氧化步骤在沟槽的内壁以及在第一浮动栅层的自由面处形成隔离沟槽覆盖膜，例如由氧化硅构成。然而，第二浮动栅材料层在其侧面处没有这种衬垫氧化物，因此在完成的器件中可以看到，只有整个浮动栅高度的一部分覆盖有这种衬垫氧化物。
此外，本发明提供了包括根据本发明的半导体器件的非易失性存储器，如上所述。该存储器例如可以是快闪存储器或EEPROM。
从以下的详细说明并结合附图，本发明的这些和其它特性、特征和优点将变得显而易见，其借助实例示出了本发明的原理。仅为了实例起见给出该说明，而不限定本发明的范围。在下面引用的参考图指的是附图。
图1是半导体衬底的剖面示意图，在半导体衬底上形成了隧穿绝缘膜、第一浮动栅材料层和牺牲材料层的叠层。
图2是如在图1中沟槽蚀刻之后的剖面示意图。
图3是如在图2中在沟槽中填满隔离材料之后的剖面示意图。
图4是如在图3中在除去牺牲材料之后由此在隔离材料之间形成空腔的剖面示意图。
图5是如在图4中根据本发明的实施例在隔离材料之间的空腔填满浮动栅材料之后的剖面示意图。
图6是在如图5中在部分去除隔离材料并形成层间介电层和控制栅材料之后的剖面示意图。
图7a和图7b分别是通过根据本发明实施例的器件中的有源区和隔离区、与图6中示出的剖面方向垂直的剖面示意图。
在不同的图中，相同的参考图指的是相同或相似的元件。
相对于具体的实施例并参考某些图描述本发明，但本发明不局限于此。本发明由附加的权利要求限定。描述的图仅是示意性的且不起限定。在图中，为了说明性的目的，一些元件的尺寸可夸大且不成比例示出。在本说明书和权利要求书中使用术语“包括”，但不排除其它的元件或步骤。当涉及单个名词时使用了不定冠词或定冠词，例如“一个”、“此”，但这包括多个该名词，除非具体限定了其它物体。
根据本发明，在第一步骤中，提供了衬底2或衬底中的阱。在本发明的实施例中，术语“衬底”可包括可使用的或在其之上形成器件、电路或外延层的任意的底层材料。在其它可选的实施例中，该“衬底”可包括半导体衬底，如例如掺杂的硅、砷化镓(GaAs)、磷砷化镓(GaAsP)、锗(Ge)或锗化硅(SiGe)衬底。例如，除了半导体衬底部分之外，“衬底”还包括绝缘层如SiO2或Si3N4层。因此，术语衬底还包括玻璃上的硅、蓝宝石衬底上的硅。因此使用术语“衬底”来通常为位于感兴趣的层或部分下面的多层限定元件。而且，“衬底”可以是其上形成层例如玻璃或金属层的任何其它的底板。在下文中，将参考硅工艺来主要描述工艺，但技术人员将意识到，以其它的半导体材料系统为基础可以实现本发明，且技术人员可以选择合适的材料作为以下描述的介电质和导电材料的等价物。
如图1所示，在衬底2例如硅衬底的顶部上，形成了隧穿绝缘层4或隧穿氧化层例如包括二氧化硅，优选地通过在氧蒸汽环境中、在约600和1000℃之间的温度下使其热生长约6和15nm之间的厚度。可选地，可以使用具有原位蒸发产生(ISSG)的快速热氧化(RTO)来获得隧穿氧化层4。
在隧穿绝缘层4的顶部上淀积第一浮动栅层6，例如其为薄层的多晶硅层，例如，约50nm厚且在任何情况下都比要形成的浮动栅24的总厚度薄。稍后该第一浮动栅层6将与第二浮动栅层22共同形成FG24。如果第一浮动栅层6是多晶硅层，则优选通过CVD工序进行它的淀积。在淀积期间，多晶硅层6的掺杂或者通过原位实现，例如经由将砷化三氢或磷化氢添加到硅烷环境，或者经由离子注入工艺实现，例如使用砷、磷或硼离子施加到本征多晶硅层上。
在第一浮动栅层6的顶部上，形成了牺牲层8，例如由绝缘层如氮化层、SiO2或碳化硅层构成。对于牺牲层8也可以使用其它材料，但它们经常不易于并入标准半导体工艺中。该牺牲层8的厚度是这样的，即该层8的厚度加上第一浮动栅层6的厚度基本上等于要形成的浮动栅24的厚度。牺牲层8的厚度例如约为100nm。
在牺牲层8和第一浮动栅层6之间，可以形成、生长或淀积可选的保护层9，例如薄氧化层。该保护层将在随后的工艺中在去除牺牲层8期间保护浮动栅层6，尤其是在湿法蚀刻的情况下。与由牺牲层8形成的盖帽14(见下文)的同时去除该额外层。
将掩模(未示出)施加到叠层的顶部上，该叠层限定了有源区、浮动栅区和隔离区。在随后的蚀刻步骤中，蚀刻衬底2中的牺牲层8、第一浮动栅层6、隧穿绝缘层4和沟槽10。该蚀刻之后且在去除任何残留的部分掩模之后的结果示于图2中，如果存在的话。形成了浮动栅的第一部分12，在其顶部上存在由牺牲层8生成的盖帽14。如果掩模在随后的蚀刻步骤期间消失了，则牺牲层8用作硬掩模。能够提供具有足以仅蚀刻牺牲层8的厚度的掩模。在蚀刻牺牲层8之后可去除掩模，即，例如在进行随后的蚀刻步骤之前，可剥去残留的光刻胶。
因为浮动栅与有源区自对准，所以不必蚀刻狭缝来隔开相邻的浮动栅，且因此STI沟槽10的宽度可以是小的。相关增加的有源区宽度增加了晶体管的读取电流。
接下来进行衬垫氧化(liner oxidation)，以修补由沟槽蚀刻造成的损伤。通过在氮气气氛下进行热处理来进行修补损伤，紧接着进行热氧化。该氧化步骤在沟槽10的内壁处形成了隔离沟槽覆盖膜(未示出)，例如由氧化硅构成。要注意的是，在氧化步骤的时候，氧化了衬底2和浮动栅第一部分12的自由面。
在该氧化步骤之后，用绝缘材料16如氧化物(例如，TEOS或HDP氧化物)填充沟槽10。该绝缘层16可以是氧化硅层，例如通过低压化学汽相淀积(LPCVD)工序或通过等离子体增强化学汽相淀积(PECVD)工序淀积约300和1500nm之间的厚度。由此彻底地填充浅沟槽10。从除了浅沟槽10的内部之外的区域去除例如氧化硅的绝缘材料16直至由牺牲层8形成的盖帽14的顶层，这可使用化学机械抛光(CMP)工序或类似的工艺(其中使用由牺牲层8形成的盖帽14作为CMP的停止层)、或者经由RIE工序使用合适的蚀刻剂或类似的物质来实现，从而产生填充STI区域18的绝缘体，如图3所示。
例如通过湿法或干法蚀刻步骤或类似的工艺蚀刻，去除浮动栅的第一部分12顶部上的牺牲盖帽14，由此留下由STI18和浮动栅第一部分12的顶表面限定的空腔20。同样去除了保护层9，如图4所示。
在清洗步骤(例如短HF浸渍)之后形成了第二层FG材料，例如淀积第二层多晶硅。第二层FG材料优选由与第一FG层6相同的成分制成。该第二层FG材料的厚度应当填充STI绝缘材料16之间的空腔20。从除了空腔20的内部之外的区域去除该第二层FG材料，例如通过抛光，更具体地例如通过CMP，直至与STI绝缘材料16相同的高度。第二层FG材料的抛光应当停止在STI绝缘材料16的顶部上。用于多晶硅-CMP的浆料或不易挥发的研磨剂应当对氧化物有选择性。将从除了空腔20的内部之外的区域去除第二层FG材料之后的结果示于图5中。第二层FG材料的残留部分22形成浮动栅的第二部分，由此浮动栅的第一部分12和第二部分22共同形成浮动栅24。
可以湿法或者干法回蚀STI绝缘材料16，但应当保留在浮动栅的第一部分12的底部之上，如图6所示。该蚀刻使FG 24的部分侧壁26露出。FG 24的未覆盖的部分侧壁26可以仅是FG 24的第二部分22的部分侧壁，或者是FG 24的第二部分22的整个侧壁，或者是FG 24的第二部分的整个侧壁和FG 24的第一部分12的部分侧壁。由于FG侧壁和控制栅之间的容量，暴露出FG 24更多的侧壁增加了FG 24和控制栅(仍将要形成的)之间的耦合。
接着形成多层(inter-poly dielectric)介电质28(IPD)，如图6所示。优选IPD 28包括多种绝缘材料，例如氧化物-氮化物-氧化物(ONO)层，且可通过常规技术形成或生长。ONO层优选包括二氧化硅、氮化硅和二氧化硅的连续层。ONO层的总介电质厚度通常在约10至50nm之间。
因为浮动栅24具有与具有STI的“标准”非易失性存储器相同的形状，所以与其它设计相反，IPD可靠性是可比较的，增加了与‘自对准’STI的耦合，其中在浮动栅材料上形成(额外的)尖角，其降低了非易失性单元的可靠性。
在形成IPD层28后，淀积(优选原位掺杂)控制栅材料30，例如多晶硅，如图6所示。可通过LPCVD工序或类似工艺淀积CG多晶硅层30约50和400nm之间的厚度。在淀积期间，也可原位实现CG层30的掺杂，经由将合适的掺杂剂杂质如砷化三氢或磷化氢添加到硅烷环境，或者经由离子注入工序，使用这种掺杂剂例如砷、磷或硼离子施加到本征多晶硅层上。
在形成根据本发明的NVM的最后步骤中，对CG构图。在图6的剖面中看不到控制栅掩模的作用。在与图6中的剖面垂直的剖面中可看到字线，如图7a和图7b所示。
在此之后，可以应用如本领域技术人员公知的“标准”工艺来完成存储器单元，如源/漏形成区、牺牲层等。
要理解的是，虽然对于根据本发明的器件在此讨论了优选的实施例、具体材料和工艺步骤，但在不脱离该发明的范围和精神的条件下，可进行形式和细节上的各种改变和修改。
应当理解，以上提到的实施例是说明性的而不限定本发明，且本领域技术人员在不脱离附加的权利要求书的范围的条件下，能够设计许多可选的实施例。在权利要求书中，放置在括号之间的任何参考符号都不构造为限定权利要求。词“包括”不排除存在除了权利要求中列出的那些元件或步骤之外的元件或步骤。在元件前面的词“一个”不排除存在多个这种元件。
Claims (10)
1.一种在具有表面的衬底(2)上制造浮动栅型半导体器件的方法，该方法包括：
在该衬底表面上形成包括绝缘膜(4)、第一浮动栅材料层(6)和牺牲材料层(8)的叠层，
穿过该叠层和在衬底(2)中形成至少一个隔离区(18)，第一浮动栅材料层(6)由此具有顶表面和侧壁(26)，
去除牺牲材料(8)，由此留下由隔离区(18)和第一浮动栅材料层(6)的顶表面限定的空腔(20)，并用第二浮动栅材料层(22)填充空腔(20)，由此第一浮动栅材料层(6)和第二浮动栅材料层(22)共同形成浮动栅(24)。
2.根据权利要求1的方法，还包括，在填充空腔(20)之后，部分地去除隔离区(18)，使得暴露出浮动栅(24)的部分侧壁(26)。
3.根据权利要求2的方法，第二浮动栅材料层(22)具有侧壁，其中去除隔离区(18)，使得完全暴露出第二浮动栅材料层(22)的侧壁和第一浮动栅材料层(6)的部分侧壁(26)。
4.根据前述权利要求中任何一个权利要求的方法，还包括形成控制栅(30)和在浮动栅(24)与控制栅(30)之间的层间介电层(28)的步骤。
5.根据前述权利要求中任何一个权利要求的方法，还包括在第一浮动栅材料层(6)和牺牲层(8)之间形成保护层的步骤。
6.根据前述权利要求中任何一个权利要求的方法，其中牺牲材料(8)是氮化层、氧化层或碳化硅层中任何一个。
7.根据前述权利要求中任何一个权利要求的方法，进一步包括，在填充空腔(20)之后，去除在空腔(20)外部存在的浮动栅材料(22)。
8.根据前述权利要求中任何一个权利要求的方法，其中第一浮动栅材料层(6)和第二浮动栅材料层(22)为相同的材料。
9.一种浮动栅型半导体器件，包括：
具有表面的衬底(2)，
在该表面上的叠层，其包括绝缘膜(4)、第一浮动栅材料层(6)，和
在所述的第一浮动栅材料层上分开淀积的第二浮动栅材料层(22)，该第一和第二浮动栅材料层共同形成浮动栅(24)。
10.一种包括根据权利要求9的半导体器件的非易失性存储器。
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