CN104752356A - 一种或非型闪存的浮栅的制作方法 - Google Patents
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Abstract
本发明公开了一种或非型闪存的浮栅的制作方法，包括：在衬底上依次形成隧道氧化层、第一浮栅层和绝缘层；形成浅沟槽隔离、隧道氧化层结构、第一浮栅层结构和绝缘层结构，其中所述浅沟槽隔离延伸进入所述衬底中；去除所述绝缘层结构，露出浅沟槽隔离的第一部分；横向去除部分所述浅槽隔离的第一部分；以及在所述第一浮栅层结构上形成第二浮栅层结构，所述第一浮栅层结构和所述第二浮栅层结构构成所述或非型闪存的浮栅。本发明能够有效地平衡浅沟槽隔离的填充和浮栅的填充这对矛盾的工艺，改善了浅沟槽隔离与隧道氧化层接触的边缘位置隧道氧化层变薄，并且得到与现有技术一样的ONO电容的耦合率，从而提高了或非型闪存的良品率和可靠性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种或非型闪存的浮栅的制作方法。
背景技术
或非型闪存（NOR Flash）属于一种非易失性闪存，其特点是应用程序可以直接在闪存内运行，不必再把代码读到系统随机存储器中，从而使其具有较高的传输效率，因此，NOR Flash得到了广泛的应用。
随着NOR Flash的相关技术的不断发展，在65nm及以下节点NOR Flash的制作工艺上，由于存储单元的特征尺寸进一步缩小，导致相应工艺的许多方面面临新的挑战，特别是浅沟槽隔离的填充和浮栅的填充这一对矛盾的工艺，在NOR Flash的制作过程中，平衡起来变得越来越困难。
图1a-图1f是根据现有技术的NOR Flash的浮栅的制作方法对应的结构剖面图。在现有技术中，在65nm左右节点NOR Flash的浮栅的制作方法如下：
（1）参见图1a，在衬底101上依次采用炉管工艺形成衬垫氧化层102以及衬垫氮化硅层103并采用化学气相淀积（Chemical Vapor Deposition，简称CVD）工艺形成抗反射层104；
（2）参见图1b，进行光刻以及刻蚀，形成有源区105和沟槽106；
（3）参见图1c，衬垫氮化硅层103回刻蚀以及对沟槽106进行槽内壁隔离层氧化，然后在沟槽106中形成浅沟槽隔离107(可采用高深宽比（High AspectRatio Process，简称HARP）填充工艺或者高浓度等离子体（High DensityPlasma，简称HDP）化学气相淀积工艺)，并采用化学机械研磨（ChemicalMechanical Polishing，简称CMP）工艺进行平坦化至衬垫氮化硅层103的表面；
（4）参见图1d，采用磷酸剥离衬垫氮化硅层103；
（5）参见图1e，进行调整存储单元的阈值电压的离子注入（在图中用位于有源区105边界附近的虚线表示注入的离子，在后续步骤的剖面图中皆同）并采用氢氟酸湿法工艺去掉衬垫氧化层102；
（6）参见图1f，采用炉管工艺形成隧道氧化层108以及采用低压化学气相淀积（Low Pressure Chemical Vapor Deposition，简称LPCVD）工艺淀积多晶硅并形成NOR Flash的浮栅109。
参见图1c，需要注意的是，由于有源区105的节距(图1c中的Line与Space之和)是固定值，如果有源区105的Space太小或者浅沟槽隔离107的底部角度A太大，在进行浅沟槽隔离107的填充时，很容易产生空洞1071，使得后续形成氧化物-氮化物-氧化物（Oxide-Nitride-Oxide，简称ONO）时变得困难以及在浮栅109的侧壁上的ONO深度会产生变化，从而影响ONO电容耦合率的均匀性，并最终造成NOR Flash的良品率降低。然而，为了使填充浅沟槽隔离107时不产生空洞，则需要使有源区105的Space尽可能大以及使浅沟槽隔离107的底部角度A尽量小，相应地，有源区105的Line会变小，这样使得浮栅109的厚度与其宽度的比值变大，在进行浮栅109的填充时，会容易产生空洞1091（参见图1f），并且后续形成的ONO进入空洞里，会导致NOR Flash的控制栅与浮栅耐压降低甚至短路，从而引起NOR Flash的良品率及可靠性降低。另外，由于隧道氧化层108是在浅沟槽隔离107之后才形成的，不可避免地在隧道氧化层108和浅沟槽隔离107接触的边缘位置（图1f中椭圆虚线所包围的B位置）会出现隧道氧化层108变薄。
发明内容
本发明实施例提供了一种或非型闪存的浮栅的制作方法，在确保与现有技术一样的ONO电容的耦合率的情况下，解决了现有技术中浅沟槽隔离的填充和浮栅的填充平衡起来困难以及隧道氧化层与浅沟槽隔离接触的边缘位置出现隧道氧化层变薄的技术问题。
本发明实施例提供了一种或非型闪存的浮栅的制作方法，包括：
在衬底上依次形成隧道氧化层、第一浮栅层和绝缘层；
形成浅沟槽隔离、隧道氧化层结构、第一浮栅层结构和绝缘层结构，其中所述浅沟槽隔离延伸进入所述衬底中；
去除所述绝缘层结构，露出浅沟槽隔离的第一部分；
横向去除部分所述浅槽隔离的第一部分；以及
在所述第一浮栅层结构上形成第二浮栅层结构，所述第一浮栅层结构和所述第二浮栅层结构构成所述或非型闪存的浮栅。
进一步地，在形成所述隧道氧化层之前进行离子注入。
进一步地，所述隧道氧化层的制作工艺为炉管工艺或原位水汽生成工艺；
所述隧道氧化层的厚度为70埃至100埃。
进一步地，所述形成浅沟槽隔离、隧道氧化层结构、第一浮栅层结构和绝缘层结构的步骤包括：
在所述绝缘层上依次形成抗反射层和光刻胶层；
对光刻胶层图案化以露出部分所述抗反射层；
刻蚀露出的抗反射层以及下方的绝缘层、第一浮栅层、隧道氧化层以及部分衬底，刻蚀掉的部分形成沟槽，未被刻蚀掉的绝缘层、第一浮栅层、隧道氧化层分别形成所述绝缘层结构、第一浮栅层结构和隧道氧化层结构；
去除所述光刻胶层和抗反射层；
在所述沟槽中形成氧化物层，并得到所述浅沟槽隔离。
进一步地，在所述沟槽中形成氧化物层的步骤采用高密度等离子体化学气相淀积工艺或高深宽比填充工艺。
进一步地，所述第一浮栅结构的厚度为200埃至400埃。
进一步地，横向去除部分所述浅槽隔离的第一部分的步骤采用氢氟酸湿法刻蚀工艺。
进一步地，所述第二浮栅结构的厚度为600埃至800埃，其中，第二浮栅的厚度与其横向宽度的比值为0.75至1。
本发明实施例提出的或非型闪存的浮栅的制作方法，通过在浅沟槽隔离的填充之前先形成第一浮栅层结构以及在浅沟槽隔离的填充之后再形成第二浮栅层结构，并且由第一浮栅层结构和第二浮栅层结构来构成或非型闪存的浮栅，这样可以有效地平衡浅沟槽隔离的填充和浮栅的填充这一对矛盾的工艺；通过在浅沟槽隔离形成之前先形成隧道氧化层可以有效地改善浅沟槽隔离与隧道氧化层接触的边缘位置隧道氧化层变薄；通过横向去掉部分的浅沟槽隔离使第二浮栅层结构的宽度与现有技术的浮栅的宽度相同，能够得到同现有技术一样的ONO电容的耦合率，从而提高了或非型闪存的良品率和可靠性。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1a-图1f是根据现有技术的NOR Flash的浮栅的制作方法的各步骤对应的结构剖面图；
图2是根据本发明实施例的NOR Flash的浮栅的制作方法的流程图；
图3a-图3e是根据本发明实施例的NOR Flash的浮栅的制作方法的各步骤对应的结构剖面图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
在图2和图3a-图3e中示出了本发明的实施例。
图2是根据本发明实施例的NOR Flash的浮栅的制作方法的流程图。如图2所示，所述NOR Flash的浮栅的制作方法包括以下步骤：
步骤S201、在衬底上依次形成隧道氧化层、第一浮栅层和绝缘层。
图3a是根据本实施例的NOR Flash的浮栅的制作方法在本步骤中对应的结构剖面图。参照图3a，在衬底301上依次形成隧道氧化层302、第一浮栅层3031和绝缘层304。其中，所述衬底301通常可以用硅来制作。
可选地，所述隧道氧化层302的制作工艺可以为炉管工艺或原位水汽生成（In-Situ Steam Generation，简称ISSG）工艺；所述隧道氧化层302的厚度为70埃至100埃。其中，炉管主要用于低压化学气相淀积工艺，包括多晶硅的形成、氮化硅以及二氧化硅的形成等；原位水汽生成是一种新型低压快速氧化热退火技术，目前主要用于超薄氧化薄膜生长、牺牲氧化层以及氮氧薄膜的制备等。
此外，隧道氧化层302的材料可以选择二氧化硅，由于其具有高度稳定的化学性和电绝缘性，对于后续形成的浮栅结构和有源区起到隔离的作用。
需要说明的是，由于本发明实施例中的隧道氧化层302在浅沟槽隔离形成之前就生长好了，因此，与现有技术相比，本发明实施例中不会出现隧道氧化层302与后续形成的浅沟槽隔离接触的边缘位置隧道氧化层302变薄的现象。
可选地，在形成所述隧道氧化层302之前进行离子注入。所述离子注入的目的是形成高压阱以及调整存储单元的初始阈值电压，并且可以根据所需要的存储单元的初始阈值电压来决定需要注入的离子浓度。如果注入的离子浓度越高，相应地，存储单元的初始阈值电压也会变得越大。在图3a中，位于衬底301与隧道氧化层302交界处的衬底301侧的虚线表示的是调整存储单元的初始阈值电压而注入的离子，并且以下与各步骤对应结构剖面图中在该位置的虚线皆表示调整存储单元的初始阈值电压而注入的离子。
进一步地，所述第一浮栅层303的材料为多晶硅，可以采用低压化学气相淀积工艺来形成。所述绝缘层304的材料可以为氮化硅，可以采用炉管工艺来形成。其中，绝缘层304的厚度可以为800埃到1000埃。
步骤S202、形成浅沟槽隔离、隧道氧化层结构、第一浮栅层结构和绝缘层结构，其中浅沟槽隔离延伸进入衬底中。
图3b是根据本实施例的NOR Flash的浮栅的制作方法在本步骤中对应的结构剖面图。参照图3b，在步骤S201的基础上，形成了浅沟槽隔离306、隧道氧化层结构302’、第一浮栅层结构3032和绝缘层结构304’，其中浅沟槽隔离306延伸进入衬底中。
在本实施例中，可选地，形成浅沟槽隔离、隧道氧化层结构、第一浮栅层结构和绝缘层结构的步骤可以包括：在绝缘层上依次形成抗反射层和光刻胶层；对光刻胶层图案化以露出部分抗反射层；刻蚀露出的抗反射层以及下方的绝缘层、第一浮栅层、隧道氧化层以及部分衬底，刻蚀掉的部分形成沟槽，未被刻蚀掉的绝缘层、第一浮栅层、隧道氧化层分别形成所述绝缘层结构、第一浮栅层结构和隧道氧化层结构；去除所述光刻胶层和抗反射层；在所述沟槽中形成氧化物层，并得到所述浅沟槽隔离。
需要说明的是，在沟槽中形成氧化物层的过程，就是进行槽内壁隔离层氧化以及浅沟槽隔离的填充过程，即先进行槽内壁隔离层氧化并在沟槽中填充氧化物层，再通过化学机械研磨工艺研磨至绝缘层结构的表面实现平坦化处理，从而得到浅沟槽隔离。可选地，氧化物层的材料可以是二氧化硅。参见图3b，由于浅沟槽隔离306延伸进入衬底，则衬底中未被刻蚀掉的部分形成有源区307。浅沟槽隔离306需要用二氧化硅的电绝缘性来隔离有源区307。
可选地，填充浅沟槽隔离的沟槽的深度可以为1400埃至2500埃。通过设置一定深度的沟槽，以及后续在沟槽中填充浅沟槽隔离，从而能够实现对有源区有效地隔离。
可选地，在所述沟槽中形成氧化物层的步骤可以采用高密度等离子体化学气相淀积工艺或高深宽比填充工艺。其中，高密度等离子体化学气相淀积（HDPCVD）工艺可以提供绝缘介质在各个薄膜层之间均匀无孔的填充以提供充分有效的隔离保护，并且HDP CVD工艺具有良好的填充能力、易于抛光且具有较高的湿法刻蚀速率、稳定的淀积质量等，已经成为目前65nm浅沟槽隔离和金属前绝缘层淀积的首选技术；高深宽比（HARP）填充工艺现已成为45nm以下节点浅沟槽隔离的填充的主流工艺技术，该工艺不仅能够保持优良的浅沟槽隔离的填充能力，而且能够提高相应晶体管器件的工作性能，并能够改善器件的可靠性、漏电流和能量损耗等。
可选地，所述第一浮栅层结构3032的厚度为200埃至400埃。本发明实施例通过两次来形成NOR Flash的浮栅，本步骤所形成的第一浮栅层结构，只是NOR Flash的浮栅的一部分，剩余部分将在后续的步骤S205中完成，以使形成的NOR Flash的浮栅的厚度与现有技术的NOR Flash的浮栅的厚度是相同，与现有技术通过一次所形成的浮栅相比，本发明实施例能够使NOR Flash的浮栅的填充不再容易产生空洞。
需要注意的是，在本发明实施例中，如上所述，由于分两次进行浮栅的填充使得浮栅的填充不再容易有空洞，因此，在图3b中，可以将有源区307的Space做得稍微大一些以及将浅沟槽隔离306的底部角度C做得稍微小一些，这样使得浅沟槽隔离306的填充也不容易产生空洞，从而可以达到平衡浅沟槽隔离的填充和浮栅的填充这一对矛盾的工艺。
步骤S203、去除绝缘层结构，露出浅沟槽隔离的第一部分。
图3c是根据本实施例的NOR Flash的浮栅的制作方法在本步骤中对应的结构剖面图。参照图3c，去除掉了图3b中的绝缘层结构304’，露出了浅沟槽隔离的第一部分3061。其中，未露出的浅沟槽隔离的部分为第二部分3062。在图3c中，用位于浅沟槽隔离中的虚线来分隔浅沟槽隔离的第一部分3061和第二部分3062，其中，位于虚线以上的浅沟槽隔离的部分为第一部分3061，位于虚线以下的浅沟槽隔离部分为第二部分3062。
如上所述，绝缘层结构304’的材料通常可以采用氮化硅，因此，可以采用热的磷酸去除掉绝缘层结构304’。
在本步骤中，露出浅沟槽隔离的第一部分3061，为接下来进行第二次NORFlash的浮栅的填充做好准备。
步骤S204、横向去除部分浅槽隔离的第一部分。
图3d是根据本实施例的NOR Flash的浮栅的制作方法在本步骤中对应的结构剖面图。参照图3d，横向去除了部分浅沟槽隔离的第一部分3061。
需要说明的是，所述“横向”为在剖面图中与上述在衬底上形成隧道氧化层的方向相垂直的方向。在图3d中用位于第一部分3061两侧的虚线包围的部分表示横向去掉的部分。
在本实施例中，可选的，本步骤中横向去除部分浅槽隔离的第一部分3061可以采用氢氟酸湿法刻蚀工艺。由于氢氟酸与氧化物发生反应，而不与多晶硅发生反应，因此，当采用氢氟酸湿法刻蚀工艺时，不会影响由多晶硅形成的第一浮栅层结构3032，从而可以实现在横向上去掉部分的浅沟槽隔离的第一部分3061。通过横向去掉部分的浅沟槽隔离的第一部分，可以使得后续形成的第二浮栅层结构的宽度能够达到现有技术的浮栅的宽度，从而保证与现有技术具有相同的ONO电容的耦合率。
步骤S205、在第一浮栅层结构上形成第二浮栅层结构，第一浮栅层结构和第二浮栅层结构构成或非型闪存的浮栅。
图3e是根据本实施例的NOR Flash的浮栅的制作方法在本步骤中对应的结构剖面图。参照图3e，在步骤S204的基础上，在第一浮栅层结构3032上形成第二浮栅层结构3033，第一浮栅层结构3032和第二浮栅层结构3033构成NORFlash的浮栅303。
在本实施例中，可选的，所述第二浮栅层结构3033的厚度为600埃至800埃，其中，第二浮栅层结构3033的厚度与其宽度的比值为0.75至1。此外，所述第二浮栅层结构3033的材料为多晶硅，可以采用低压化学气相淀积工艺来形成。
需要说明的是，如上所述，浅沟槽隔离的填充和浮栅的填充是一对矛盾的工艺，也就是说，如果浅沟槽隔离的填充没有空洞，那么在浅沟槽隔离的填充之后所进行的浮栅的填充有可能容易产生空洞，然而是否易于产生空洞要取决于在浅沟槽隔离的填充之后所填充的浮栅的厚度与其宽度的比值。在本实施例中，第一浮栅层结构3032和第二浮栅层结构3033构成NOR Flash的浮栅。第一浮栅层结构3032是形成于填充浅沟槽隔离之前，因此，第一浮栅层结构3032不会产生空洞。然而，第二浮栅层结构3033形成于填充浅沟槽隔离之后，因此，第二浮栅层结构3033的厚度与其宽度的比值决定NOR Flash的浮栅是否易于产生空洞。在现有技术中，参见图1f，NOR Flash的浮栅109是一次形成的，并且该浮栅109的厚度和其宽度的比值为1.25至2。因此，与现有技术相比，本发明实施例的影响NOR Flash的浮栅产生空洞的厚度和宽度的比值明显地减小，使得浮栅的填充不再容易产生空洞，这样可以使后续的ONO能够厚度均匀地淀积在浮栅的表面及侧壁，改善了NOR Flash的控制栅与浮栅之间的耐压，从而可以提高NOR Flash的良品率以及可靠性。
本发明实施例提出的或非型闪存的浮栅的制作方法，通过在浅沟槽隔离的填充之前先形成第一浮栅层结构以及在浅沟槽隔离的填充之后再形成第二浮栅层结构，并且由第一浮栅层结构和第二浮栅层结构来构成或非型闪存的浮栅，这样可以有效地平衡浅沟槽隔离的填充和浮栅的填充这一对矛盾的工艺；通过在浅沟槽隔离形成之前先形成隧道氧化层可以有效地改善浅沟槽隔离与隧道氧化层接触的边缘位置隧道氧化层变薄；通过横向去掉部分的浅沟槽隔离使第二浮栅层结构的宽度与现有技术的浮栅的宽度相同，能够得到同现有技术一样的ONO电容的耦合率，从而提高了或非型闪存的良品率和可靠性。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (8)
1.一种或非型闪存的浮栅的制作方法，其特征在于，包括：
在衬底上依次形成隧道氧化层、第一浮栅层和绝缘层；
形成浅沟槽隔离、隧道氧化层结构、第一浮栅层结构和绝缘层结构，其中所述浅沟槽隔离延伸进入所述衬底中；
去除所述绝缘层结构，露出浅沟槽隔离的第一部分；
横向去除部分所述浅槽隔离的第一部分；以及
在所述第一浮栅层结构上形成第二浮栅层结构，所述第一浮栅层结构和所述第二浮栅层结构构成所述或非型闪存的浮栅。
2.根据权利要求1所述的制作方法，其特征在于，在形成所述隧道氧化层之前进行离子注入。
3.根据权利要求1所述的制作方法，其特征在于，所述隧道氧化层的制作工艺为炉管工艺或原位水汽生成工艺；
所述隧道氧化层的厚度为70埃至100埃。
4.根据权利要求1所述的制作方法，其特征在于，所述形成浅沟槽隔离、隧道氧化层结构、第一浮栅层结构和绝缘层结构的步骤包括：
在所述绝缘层上依次形成抗反射层和光刻胶层；
对光刻胶层图案化以露出部分所述抗反射层；
刻蚀露出的抗反射层以及下方的绝缘层、第一浮栅层、隧道氧化层以及部分衬底，刻蚀掉的部分形成沟槽，未被刻蚀掉的绝缘层、第一浮栅层、隧道氧化层分别形成所述绝缘层结构、第一浮栅层结构和隧道氧化层结构；
去除所述光刻胶层和抗反射层；
在所述沟槽中形成氧化物层，并得到所述浅沟槽隔离。
5.根据权利要求4所述的制作方法，其特征在于，在所述沟槽中形成氧化物层的步骤采用高密度等离子体化学气相淀积工艺或高深宽比填充工艺。
6.根据权利要求1或4所述的制作方法，其特征在于，所述第一浮栅结构的厚度为200埃至400埃。
7.根据权利要求1所述的制作方法，其特征在于，横向去除部分所述浅槽隔离的第一部分的步骤采用氢氟酸湿法刻蚀工艺。
8.根据权利要求1所述的制作方法，其特征在于，所述第二浮栅结构的厚度为600埃至800埃，其中，第二浮栅的厚度与其横向宽度的比值为0.75至1。
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| CN1428846A (zh) * | 2001-12-22 | 2003-07-09 | 海力士半导体有限公司 | 制造闪存单元的方法 |
| US20040080020A1 (en) * | 2000-10-30 | 2004-04-29 | Kabushiki Kaisha Toshiba | Semiconductor device having two-layered charge storage electrode |
| CN1720618A (zh) * | 2002-12-06 | 2006-01-11 | 皇家飞利浦电子股份有限公司 | 在浮动栅器件中具有提高的耦合系数的自对准浅沟槽隔离 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222225B1 (en) * | 1998-09-29 | 2001-04-24 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US20040080020A1 (en) * | 2000-10-30 | 2004-04-29 | Kabushiki Kaisha Toshiba | Semiconductor device having two-layered charge storage electrode |
| CN1428846A (zh) * | 2001-12-22 | 2003-07-09 | 海力士半导体有限公司 | 制造闪存单元的方法 |
| CN1720618A (zh) * | 2002-12-06 | 2006-01-11 | 皇家飞利浦电子股份有限公司 | 在浮动栅器件中具有提高的耦合系数的自对准浅沟槽隔离 |
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