JP5603688B2 - 不揮発性メモリセルのフローティングゲート形成方法 - Google Patents
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Description
本発明による方法は、次の工程を備える:
a)シリコン基板を提供すること、
b)メモリセルアレイを提供すること、ここで、各メモリセルは、基板上のトンネル酸化物層のスタックと、トンネル酸化物層上のフローティングゲート層とを備え、互いに自己整合され、かつ高さ方向において基板内へ及び基板上へ延在するSTI(Shallow Trench Isolation)によって互いから分離されている、
d)側壁を規定の厚さで除去することでフローティングゲートの上部を薄くし、それによりメモリセルのアレイに沿った断面において逆T形状を有するフローティングゲートを作成すること、
e)フローティングゲートの上端及び側面に共重合誘電体層を形成すること、
f)共重合誘電体層の上端にコントロールゲートを形成すること、ここで共重合誘電体層はフローティングゲートからコントロールゲートを分離する、
ここで、当該方法は、工程d)の前に工程c)をさらに備え、ここでは、フローティングゲートの側壁の上部は、トンネル酸化物層の上方でフローティングゲートが薄くされることになる高さ位置までSTI構造を部分的にエッチングバックすることで露出され、
ここで工程d)は、以下の工程を備える:
i)フローティングゲートの露出部分を酸化し、犠牲酸化物層を形成すること、
j)犠牲酸化物層を除去すること。
本発明は、特定の実施形態に関して、及びある図面に関して記述されるだろう。しかし、本発明は、それらに限定されず、請求項によってのみ制限される。記述された図面は、単に模式的であり、限定するものではない。図面において、幾つかの構成要素のサイズは、説明の目的のため、誇張され尺度通りには描かれないかもしれない。寸法及び相対的な寸法は、発明の実際の実施に必ずしも対応していない。
図1〜図5は、本発明による方法の好ましい実施形態を図示する不揮発性メモリ装置の断面図であり、ここでは、逆T形状を有するフローティングゲート7は、単一の酸化工程を用いてかつハードマスク10を用いずに作製される。
両方のケースにおいて、トンネル酸化物層3及びフローティングゲート層4は、STI構造2に自己整合する。STI構造2は、基板1の表面を通して基板1内及び上方へ延在する酸化シリコン構造を備え、これにより、隣接のメモリセルのチャネル領域13及び基板1上方のフローティングゲート層4を分離する。出発構造のフローティングゲート層4は、高さ(H1)及び幅(W1)を有する。
図6〜図10は、本発明による第2の方法を示し、これは、第1の方法の変形であり、ここでは、フローティングゲート層4の露出部8の酸化の間に、フローティングゲート層4の高さの減少を防ぐために、ハードマスク10が使用され、それによりフローティングゲート層4の一部が犠牲酸化物層9の形成のため消費される。図6〜図10は、図1〜図5に非常に類似するので、相違点のみを記述する。
図11〜図16は、本発明による第3の方法を示し、それは、2つの酸化工程を使用した、第1の方法の2つ目の変形例であり、ここでは、フィンを薄くするため、最初の酸化工程の犠牲酸化物層9が除去され、第2の酸化工程の酸化物が、以下に記述するように、共重合体誘電体11の下端層として用いられる。
本発明による第4の方法は、第3の方法の変形であり、ここでは、例2に図示された第2の方法に類似する第1の酸化工程の間に、高さ方向においてフローティングゲート層4が薄くなるのを防ぐために、ハードマスク10がフローティングゲート層4の上端に使用される。その後、ハードマスク10及び犠牲酸化物層9は、第2の方法に記載されたのと同様の方法で除去される。その後、第2の酸化がハードマスク10を用いずに行なわれ、ここでは、第2の酸化物は、共重合体誘電体11の下端層として用いられる。
CR=CIPD/(CIPD+CTD) (1)
として表現することができる。
CIPD=(W2+2.tFIN)×L×epsilonox/EOTIPD (3)
Claims (5)
- 半導体材料の基板にメモリセルの少なくとも一つのアレイを備えた不揮発性メモリを製造する方法であって、この方法は、
a)シリコン基板(1)を提供する工程と、
b)メモリセルのアレイを提供する工程と、ここで、各メモリセルは、基板(1)の上端にトンネル酸化物層(3)のスタックと、トンネル酸化物層(3)の上端にフローティングゲート層(4)とを備え、メモリセルは、互いに自己整合されかつ高さ方向(Y)において基板(1)内へ及び上方へ延在するSTI(Shallow Trench Isolation)構造により互いから分離される、
c)トンネル酸化物層(3)の上方の高さ位置で、その高さ位置の上方でフローティングゲート(7)が薄くされることになる高さ位置(k1、k3)までSTI構造(2)を部分的にエッチングバックすることによりフローティングゲート(7)の側壁の上部を露出する工程と、
d)フローティングゲート(7)の露出部(8)の酸化によりフローティングゲート層(4)の上部を薄くする工程と、それにより、犠牲酸化物(9)を形成し、犠牲酸化物(9)を除去し、それにより、メモリセルのアレイ(XY)に沿った断面において逆T形状を有するフローティングゲート(7)を生成し、
e)フローティングゲート(7)の上端及び側面に共重合体誘電体層(5)を形成する工程と、
f)共重合体誘電体層(5)の上端にコントロールゲート(6)を形成する工程と、ここで共重合体誘電体層(5)は、フローティングゲート(7)からコントロールゲート(6)を分離する、
の各工程を備えた製造方法。 - 工程b)において、さらに、高さ方向(Y)におけるフローティングゲート層(4)の薄肉化を防ぐために、フローティングゲート層(4)の上端にハードマスク(10)が設けられ、STI構造(2)とともに自己整合される、請求項1記載の製造方法。
- フローティングゲート層(4)はシリコンで作製され、STI構造(2)は酸化シリコンで作製されている、請求項1記載の製造方法。
- 犠牲酸化物層(9)の除去と同じ工程d)において、STI構造(2)は、共重合体誘電体層(5)によってさらに除去されたSTI構造の置換を可能にするため、トンネル酸化物層(3)の上方の第2高さ(k2b)までさらに除去される、請求項1記載の製造方法。
- 工程d)は、フローティングゲート(7)とコントロールゲート(6)との間の共重合体誘電体層(5)の下端層(11)を形成するために、フローティングゲート(7)の露出部(8)を2回目の酸化をすることをさらに備える、請求項1記載の製造方法。
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