CN104425386A - 快闪存储器及快闪存储器的制作方法 - Google Patents

Abstract

一种快闪存储器及快闪存储器的制作方法，其中快闪存储器的制作方法，包括：提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、浮栅导电层以及掩膜层；图形化所述掩膜层，以图形化的掩膜层为掩膜，刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成浅沟槽；形成填充满所述浅沟槽的隔离层；去除掩膜层；在浮栅导电层表面形成位于隔离层侧壁的导电侧墙；去除部分厚度的隔离层暴露出导电侧墙的侧壁；形成栅间介质层，所述栅间介质层覆盖隔离层、导电侧墙以及浮栅导电层；在所述栅间介质层表面形成控制栅导电层。本发明提高了快闪存储器耦合率，制作的快闪存储器具有低工作电压以及低功耗的优异性能。

Description

快闪存储器及快闪存储器的制作方法

技术领域

本发明涉及半导体制作领域技术，特别涉及快闪存储器及快闪存储器的制作方法。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器（flash memory）。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，快闪存储器根据阵列结构的不同，主要分与非门快闪存储器和或非门快闪存储器，由于与非门快闪存储器比或非门快闪存储器的集成度高，所以与非门快闪存储器具有更广的应用范围。

典型的与非门快闪存储器以掺杂的多晶硅作为浮动栅极（floating gate）和控制栅极（control gate）；其中，控制栅极形成于浮动栅极上，且通过栅间介质层相隔；浮动栅形成于衬底上，通过一层隧穿介质层（tunnel oxide）相隔。当对快闪存储器进行信息的写入操作时，通过在控制栅极与源区/漏区施加偏压，使电子注入浮动栅极中；在读取快闪存储器信息时，在控制栅极施加一工作电压，此时浮动栅极的带电状态会影响其下方沟道（channel）的开/关，而此沟道的开/关即为判断信息值0或1的依据；当快闪存储器在擦除信息时，将衬底、源区、漏区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮动栅极穿过隧穿介质层而进入衬底、源区或漏区中，或是穿过栅间介质层而进入控制栅极中。

快闪存储器的工作电压、读取及擦除的速率与浮动栅极和控制栅极间的耦合率（coupling ratio）有关。耦合率是指施加于控制栅极上的电压耦合至浮动栅极的参数。对于快闪存储器储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，读取以及擦除的速率越高，且快闪存储器的功耗越低。

因此研究具有高耦合率的快闪存储器是当前亟需解决的问题。

发明内容

本发明解决的问题是提供一种优化的快闪存储器及快闪存储器的制作方法，提高快闪存储器的耦合率，减小快闪存储器的工作电压和功耗。

为解决上述问题，本发明提供一种快闪存储器的制作方法，包括：提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、位于隧穿介质层表面的浮栅导电层以及位于浮栅导电层表面的掩膜层；图形化所述掩膜层，以图形化的掩膜层为掩膜，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成浅沟槽；形成填充满所述浅沟槽的隔离层，所述隔离层顶部与掩膜层表面齐平；去除掩膜层；在浮栅导电层表面形成导电侧墙且所述导电侧墙位于隔离层侧壁；去除部分厚度的隔离层暴露出导电侧墙的侧壁；形成栅间介质层，所述栅间介质层覆盖隔离层、导电侧墙以及浮栅导电层表面；在所述栅间介质层表面形成控制栅导电层。

可选的，所述导电侧墙的材料为多晶硅。

可选的，所述导电侧墙的形成过程为：采用化学气相沉积工艺形成覆盖隔离层和浮栅导电层表面的导电侧墙层，回刻蚀去除位于浮栅导电层表面以及隔离层表面的导电侧墙层，形成位于隔离层侧壁的导电侧墙。

可选的，所述回刻蚀工艺为干法刻蚀。

可选的，所述干法刻蚀的具体工艺参数为：刻蚀气体为CF₄、CHF₃、CH₂F₂、CH₃F、C₄F₈或C₅F₈中的一种或几种，刻蚀气体流量为100sccm至500sccm，腔室压强为0毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为0伏至100伏。

可选的，去除部分厚度的隔离层，使得隔离层顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。

可选的，去除部分厚度的隔离层后，隔离层顶部高于隧穿介质层上表面或与隧穿介质层上表面齐平。

可选的，去除部分厚度的隔离层的工艺为湿法刻蚀。

可选的，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸。

可选的，所述隧穿介质层的材料为氧化硅。

可选的，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠加结构。

可选的，所述隔离层的材料为氧化硅。

可选的，所述浮栅导电层或控制栅导电层的材料为多晶硅。

本发明还提供一种快闪存储器，所述快闪存储器包括：半导体衬底；位于半导体衬底内且高于半导体衬底表面的浅沟槽隔离结构；位于半导体衬底表面的隧穿介质层，且所述隧穿介质层位于相邻浅沟槽隔离结构之间；位于隧穿介质层表面的浮栅导电层；位于浮栅导电层表面的导电侧墙，且所述导电侧墙的垂直侧壁与浮栅导电层的侧壁齐平；位于浅沟槽隔离结构、导电侧墙和浮栅导电层表面的栅间介质层；位于栅间介质层表面的控制栅导电层。

可选的，所述浅沟槽隔离结构顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。

可选的，所述浅沟槽隔离结构顶部高于隧穿介质层上表面或与隧穿介质层上表面齐平。

可选的，所述导电侧墙的材料为多晶硅。

可选的，所述浮栅导电层或控制栅导电层的材料为多晶硅。

可选的，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠加结构。

可选的，所述隧穿介质层的材料为氧化硅。

与现有技术相比，本发明技术方案具有以下优点：

本发明提供一种快闪存储器的制作方法，其中，在浮栅导电层表面形成导电侧墙，所述导电侧墙位于隔离层侧壁，去除部分厚度的隔离层暴露出导电侧墙的侧壁，形成覆盖隔离层、导电侧墙以及浮栅导电层表面的栅间介质层，形成位于栅间介质层表面的控制栅导电层。本发明实施例中导电侧墙和浮栅导电层构成浮栅，浮栅与控制栅导电层的重叠面积包括导电侧墙的上表面；去除部分厚度的隔离层后，导电侧墙被暴露出的垂直侧壁面积也为浮栅和控制栅导电层的重叠面积。

与现有技术相比，本发明提供的快闪存储器的制作方法，浮栅和控制栅导电层的重叠面积明显增加，因此快闪存储器的浮栅与控制栅导电层间的电容得到提高，从而提高快闪存储器的耦合率，进而降低快闪存储器的工作电压和功耗，提高读取信息和擦出信息的速度。

进一步，本发明实施例中，去除部分厚度的隔离层后，所述隔离层顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。因此，去除部分厚度的隔离层后，浮栅导电层的侧壁面积也被部分或全部暴露出，浮栅导电层侧壁面积也为浮栅和控制栅导电层重叠面积，进一步增加了浮栅和控制栅导电层的重叠面积，进一步增大浮栅与控制栅导电层间的电容，快闪存储器的耦合率进一步得到提高，从而降低工作电压以及功耗，快闪存储器的性能得到进一步提高。

同时，去除部分厚度的隔离层，隔离层的顶部与隧穿介质层上表面齐平或高于隧穿介质层上表面，去除隔离层的厚度在一个区间内，相较于去除固定厚度隔离层的工艺，本发明实施例降低了去除部分厚度隔离层的工艺难度。

本发明还提供一种快闪存储器，其中，快闪存储器的结构性能优越，采用了在浮栅导电层表面形成导电侧墙的结构，则浮栅由浮栅导电层和导电侧墙共同组成，浮栅和控制栅导电层间重叠面积包括导电侧墙上表面和浮栅导电层上表面，浮栅和控制栅导电层的重叠面积变大，因此浮栅和控制栅导电层间的电容变大，形成的快闪存储器的耦合率大，其工作电压以及功耗低。

进一步的，本发明实施例中，浅沟槽隔离结构与浮栅导电层的位置关系有两种情况：所述浅沟槽隔离结构与浮栅导电层上表面顶部齐平，所述浅沟槽隔离结构顶部低于浮栅导电层上表面。因此，浮栅和控制栅导电层的重叠面积除包括导电侧墙上表面和浮栅导电层上表面外，还包括了其他面积。

具体的，所述浅沟槽隔离结构顶部与浮栅导电层上表面齐平时，浮栅与控制栅导电层间重叠面积还包括导电侧墙的全部侧壁面积；所述浅沟槽隔离结构顶部低于浮栅导电层上表面时，浮栅与控制栅导电层间重叠面积还包括导电侧墙的全部侧壁面积以及浮栅导电层的部分或全部侧壁面积。

浮栅和控制栅导电层间的重叠面积得到进一步增大，快闪存储器的耦合率更大，因此有利于获得具有更加优异性能的快闪存储器，快闪存储器具有更低的工作电压以及功耗。

附图说明

图1为现有技术制作快闪存储器的流程示意图；

图2为快闪存储器单元的等效电路图；

图3至图6为本发明一实施例快闪存储器制作过程的剖面结构示意图；

图7至图14为本发明另一实施例快闪存储器制作过程的剖面结构示意图。

具体实施方式

由背景技术可知，为了获得低工作电压和低功耗，需要提高快闪存储器的耦合率。

为解决上述问题，针对现有技术快闪存储器的制作方法进行研究，发现快闪存储器的制作工艺包括如下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；步骤S2、形成隧穿介质层，所述隧穿介质层覆盖在半导体衬底和浅沟槽隔离结构表面；步骤S3、对半导体衬底进行掺杂形成阱区；步骤S4、在隧穿介质层表面形成浮栅导电层；步骤S5、在浮栅导电层表面形成栅间介质层；步骤S6、在栅间介质层表面形成控制栅导电层；步骤S7、对半导体衬底进行LDD离子注入和退火处理；步骤S8、在半导体衬底表面形成侧墙，所述侧墙位于隧穿介质层、浮栅导电层、栅间介质层和控制栅导电层两侧；步骤S9、在半导体衬底内形成源区和漏区以及进行金属硅化物工艺。

上述方法制作的快闪存储器工作电压高且功耗大，读取信息和擦除信息的速率慢，高工作电压和大功耗主要是由快闪存储器的耦合率低造成的。

针对快闪存储器的耦合率进行进一步研究，图2为快闪存储器单元的等效电路图。

请参考图2，CG为控制栅，FG为浮栅，C_ono为浮栅与控制栅间的电容，C_gs为浮栅与源极间的电容，C_gd为浮栅与漏极间的电容，C_gb为浮栅与沟道区间的电容，C_tunnel为浮栅与半导体衬底间的电容，C_total为快闪存储器的总电容，K_ono为快闪存储器的耦合率。C_ono、C_gs、C_gd、C_gb、C_tunnel、C_total以及K_ono间的关系式如下：

C_tunnel=C_gs+C_gb+C_gd         （1）

C_total=C_tunnel+C_ono     （2）

K_ono=C_ono/C_total     （3）

由上述关系式可知，快闪存储器的耦合率K_ono与浮栅和控制栅间的电容C_ono成正比，因此增加浮栅和控制栅间的电容C_ono即可增加快闪存储器的耦合率；而浮栅与控制栅间的电容C_ono与浮栅和控制栅的重叠面积成正比，因此快闪存储器的耦合率与浮栅和控制栅的重叠面积成正比关系，通过增加浮栅与控制栅的重叠面积，即可提高快闪存储器的耦合率，进而降低快闪存储器的工作电压以及功耗。

图3至图6为本发明一实施例快闪存储器制作过程的剖面结构示意图。

请参考图3，提供半导体衬底100，所述半导体衬底100内形成有浅沟槽隔离结构101，且浅沟槽隔离结构101顶部与半导体衬底100表面齐平或高于半导体衬底100表面；形成覆盖半导体衬底100和浅沟槽隔离结构101的隧穿介质层102。

请参考图4，在隧穿介质层102表面形成浮栅导电层103，所述浮栅导电层103覆盖部分隧穿介质层102。

请参考图5，在隧穿介质层102及浮栅导电层103表面形成栅间介质层104。

请参考图6，形成覆盖栅间介质层104的控制栅导电层105。

与现有技术相比，上述方法形成快闪存储器的浮栅导电层与控制栅导电层的重叠面积增加了，耦合率在一定程度上得到了提高；但是上述方法形成的快闪存储器耦合率提高的程度有限，不足以满足低工作电压以及低功耗的需求。

为此，本发明提供一种优化的快闪存储器制作方法，在浮栅导电层表面形成导电侧墙，导电侧墙位于隔离层侧壁；去除部分厚度的隔离层；在隔离层、导电侧墙和浮栅导电层表面形成栅间介质层；在栅间介质层表面形成控制栅导电层。本发明实施例浮栅由导电侧墙和浮栅导电层共同组成，浮栅与控制栅导电层的重叠面积大，浮栅与控制栅导电层间的电容大，制作的快闪存储器耦合率高，快闪存储器具有低工作电压以及低功耗性能。

本发明还提供一种优化的快闪存储器，在浮栅导电层表面形成导电侧墙。所述快闪存储器具有较高的耦合率，工作电压低且功耗低。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图7至图14为本发明另一实施例快闪存储器制作过程的剖面结构示意图。

请参考图7，提供半导体衬底200，所述半导体衬底200表面形成有隧穿介质层201、位于隧穿介质层201表面的浮栅导电层202以及位于浮栅导电层202表面的掩膜层203。

所述半导体衬底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或绝缘体上的硅。

本实施例中，所述半导体衬底200的材料为硅。

所述隧穿介质层201用于隔离半导体衬底200和后续形成的浮栅导电层202。

所述隧穿介质层201的材料为氧化硅、氮化硅或氮氧化硅，形成工艺为热氧化法或化学气相沉积法。

本实施例中，所述隧穿介质层201的材料为氧化硅，厚度为50埃至150埃，采用热氧化法形成。

在形成隧穿介质层201之后，对半导体衬底200进行阱区离子掺杂。

具体的，形成的快闪存储器为PMOS快闪存储器时，对半导体衬底200进行N型离子掺杂形成N型阱区；形成的快闪存储器为NMOS快闪存储器时，对半导体衬底200进行P型离子掺杂形成P型阱区。

所述浮栅导电层202的材料为多晶硅，通过化学气相沉积工艺和扩散工艺形成。

本实施例中，所述浮栅导电层202通过淀积多晶硅和磷掺杂形成，所述浮栅导电层202的厚度为200埃至2000埃。

所述掩膜层203作为后续形成浅沟槽隔离结构的掩膜层，所述掩膜层203还可以保护浮栅导电层202不被浅沟槽隔离结构的工艺所破坏。

本实施例中，所述掩膜层203的材料为氮化硅，其形成工艺为化学气相沉积。

请参考图8，图形化所述掩膜层203，以图形化的掩膜层203为掩膜，依次刻蚀浮栅导电层202、隧穿介质层201和部分厚度的半导体衬底200，形成浅沟槽210。

采用干法刻蚀工艺形成浅沟槽210。

作为一个实施例，浅沟槽210的形成步骤包括：在掩膜层203表面形成图形化的光刻胶层，所述光刻胶层具有对应后续形成浅沟槽位置和宽度的第一开口；以光刻胶层为掩膜，沿第一开口刻蚀掩膜层203，在掩膜层203内形成第二开口，去除光刻胶层；以具有第二开口的掩膜层203为掩膜，采用反应离子刻蚀工艺依次刻蚀浮栅导电层202、隧穿介质层201和部分厚度的半导体衬底200，形成浅沟槽210。

请参考图9，形成填充满所述浅沟槽210（请参考图8）的隔离层204，所述隔离层204顶部与掩膜层203表面齐平。

在浅沟槽210中填充隔离层204，形成浅沟槽隔离结构（STI：shallow trenchisolation），隔离浮栅导电层202。

所述隔离层204的材料为氧化硅或氮化硅，形成工艺为化学气相沉积或原子层沉积。

本实施例中，所述隔离层204的材料为氧化硅，采用高密度等离子体（HDP：high density plasma）化学气相沉积形成隔离层204。

作为一个实施例，高密度等离子体化学气相沉积工艺的具体参数为：反应气体为SiH₄、H₂和O₂，SiH₄流量为10sccm至100sccm，O₂流量为10sccm至100sccm，H₂流量为100sccm至1000sccm，反应腔室温度为500度至800度，反应腔室压强为1毫托至50毫托，射频功率为3000瓦至5000瓦，射频偏置功率为2000瓦至4000瓦。

所述隔离层204的形成过程为：采用高密度等离子体化学气相沉积工艺，形成填充满浅沟槽210的隔离层厚膜，所述隔离层厚膜覆盖掩膜层203，通过化学机械抛光工艺平坦化隔离层厚膜形成隔离层204，使得隔离层204顶部与掩膜层203表面齐平。

在平坦化过程中，由于浮栅导电层202表面覆盖有掩膜层203，掩膜层203保护浮栅导电层202不受平坦化工艺的影响。

需要说明的是，在形成隔离层204之前，还可以在浅沟槽210的侧壁和底部形成线性氧化层，改善隔离层204与半导体衬底200中的硅之间的界面特性，修复刻蚀半导体衬底200造成的损伤，提高浅沟槽隔离结构的可靠性。

本实施例中，形成浮栅导电层202后再形成浅沟槽隔离结构，浮栅导电层202能够与浅沟槽隔离结构很好的对齐，避免了先形成浅沟槽隔离结构所导致的浮栅导电层202偏移的问题。

请参考图10，去除掩膜层203（请参考图9）。

采用湿法刻蚀工艺去除掩膜层203。

作为一个实施例，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，热磷酸溶液的温度为120度至200度，磷酸的质量百分比为65%至85%。

除了热磷酸溶液作为刻蚀液体外，还可以选用其他对浮栅导电层202和隔离层204刻蚀速率慢、对掩膜层203刻蚀速率快的刻蚀液体来进行湿法刻蚀，去除掩膜层203。

请参考图11，在浮栅导电层202表面形成导电侧墙205且所述导电侧墙205位于隔离层204侧壁。

作为一个实施例，所述导电侧墙205的形成过程为：采用化学气相沉积工艺形成覆盖隔离层204和浮栅导电层202表面的导电侧墙层，回刻蚀去除位于浮栅导电层202表面以及隔离层204表面的导电侧墙层，形成位于隔离层204侧壁的导电侧墙205。

所述回刻蚀工艺为干法刻蚀。

作为一个实施例，所述干法刻蚀的具体工艺参数为：刻蚀气体为CF₄、CHF₃、CH₂F₂、CH₃F、C₄F₈或C₅F₈中的一种或几种，刻蚀气体流量为100sccm至500sccm，腔室压强为0毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为0伏至100伏。

本实施例中，所述导电侧墙205的材料为多晶硅，宽度为50埃至1000埃。

导电侧墙205形成后，浮栅导电层202和导电侧墙205共同构成浮栅，导电侧墙205的上表面面积大于底部面积。因此，与不形成导电侧墙205相比，浮栅与后续形成的控制栅导电层的重叠面积增大，从而增加浮栅与控制栅导电层间的电容，提高快闪存储器的耦合率。

请参考图12，去除部分厚度的隔离层204暴露出导电侧墙205的侧壁。

去除部分厚度的隔离层204，使得隔离层204顶部与浮栅导电层202上表面齐平或低于浮栅导电层202上表面。

作为一个实施例，去除部分厚度的隔离层204，使得隔离层204顶部与浮栅导电层202上表面齐平，暴露出导电侧墙205的侧壁，则导电侧墙的侧壁面积和上表面面积为浮栅与后续形成的控制栅导电层间的重叠面积的一部分，重叠面积明显增加。

作为另一个实施例，去除部分厚度的隔离层204，使得隔离层204顶部低于浮栅导电层202上表面，暴露出导电侧墙205的侧壁，且暴露出部分浮栅导电层202的侧壁，则导电侧墙205的侧壁面积、上表面面积以及部分浮栅导电层202的侧壁面积为浮栅和控制栅导电层的重叠面积的一部分，重叠面积得到进一步提高。

需要说明的是，去除部分厚度的隔离层204后，隔离层204顶部高于隧穿介质层201上表面或与隧穿介质层201上表面齐平。这是由于：若隔离层204顶部低于隧穿介质层201上表面，对增加浮栅和控制栅导电层的重叠面积无有益影响，且去除隔离层204的厚度过大，会导致浅沟槽隔离结构的隔离效果变差。

本实施例中，以去除部分厚度的隔离层204，使得隔离层204顶部与浮栅导电层202上表面齐平作示范性说明。

去除部分厚度的隔离层204的工艺为湿法刻蚀。

本实施例中，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸（DHF：DilutedHF）

请参考图13，形成栅间介质层206，所述栅间介质层206覆盖隔离层204、导电侧墙205以及浮栅导电层202表面。

所述栅间介质层206为浮栅导电层202、导电侧墙205和后续形成的控制栅导电层间的绝缘层。

所述栅间介质层206的材料为氧化硅或氮化硅中的一种或几种，所述栅间介质层206可以为单层结构也可以为多层结构。

所述栅间介质层206的形成工艺为化学气相沉积、热氧化法或物理气相沉积。

本实施例中，所述栅间介质层206为多层结构，具体的，所述栅间介质层206为氧化物层、氮化物层和氧化物层的叠加结构（ONO：oxide-nitride-oxide），厚度为50埃至200埃，所述栅间介质层206的形成工艺为化学气相沉积。

请参考图14，在所述栅间介质层206表面形成控制栅导电层207。

本实施例中，所述控制栅导电层207的材料为多晶硅，所述控制栅导电层207的厚度为500埃至2000埃，采用化学气相沉积形成所述控制栅导电层207。

由于导电侧墙205的形成，浮栅由导电侧墙205和浮栅导电层202共同构成，则控制栅导电层207与浮栅间的重叠面积包括了导电侧墙205的上表面面积，重叠面积增大，因此控制栅导电层207与浮栅间的电容增大，快闪存储器的耦合率增大，工作电压和功耗降低，读写擦除信息的速率得到提高。

作为一个实施例，隔离层204顶部低于浮栅导电层202上表面，则除了导电侧墙205的全部侧壁面积以及上表面面积为浮栅与控制栅导电层207的重叠面积外，浮栅导电层202高于隔离层204的侧壁面积也为浮栅与控制栅导电层207的重叠面积。

作为另一个实施例，隔离层204顶部与浮栅导电层202上表面齐平，则导电侧墙205的全部侧壁面积以及上表面面积为浮栅与控制栅导电层207的重叠面积。

上述关于隔离层204顶部与浮栅导电层202上表面位置关系的两个实施例中，浮栅与控制栅导电层207都具有较大的重叠面积，浮栅与控制栅导电层207间的电容大，形成的快闪存储器的耦合率高，在一定的工作电压下，快闪存储器读取信息和擦出信息的速度快，即快闪存储器具有低工作电压的性能，且由于耦合率高，快闪存储器还具有功耗低的优点。

所述隧穿介质层201、浮栅导电层202、导电侧墙205、栅间介质层206和控制栅导电层207构成了快闪存储器的栅极结构。

后续会在栅极结构两侧的半导体衬底200内形成轻掺杂源漏区（LDD），对半导体衬底200进行退火处理，以消除LDD工艺对半导体衬底200造成的损伤；LDD工艺完成后，在半导体衬底200表面形成侧墙，所述侧墙位于栅极结构两侧；对栅极结构两侧的半导体衬底200内进行掺杂形成源区和漏区；对源区和漏区进行金属硅化物工艺。

至此，快闪存储器的制作工艺完成，制作的快闪存储器的浮栅和控制栅导电层207的重叠面积多，提高了浮栅与控制栅导电层207间的电容，因此快闪存储器的耦合率大，读取信息和擦出信息的速率快，具有低工作电压和低功耗的优点。

综上，本发明提供的快闪存储器的制作方法的技术方案具有以下优点：

本发明实施例中，在浮栅导电层表面形成导电侧墙，导电侧墙位于浅沟槽隔离结构的侧壁，浮栅与控制栅导电层重叠面积包括浮栅上表面面积以及导电侧墙的上表面面积。本发明的浮栅由浮栅导电层和导电侧墙组成，浮栅与控制栅导电层重叠面积大，浮栅与控制栅导电层间的电容大，因此形成的快闪存储器的耦合率高，快闪存储器的工作电压低且功耗小。

同时，在导电侧墙形成后，去除部分厚度的隔离层，暴露出导电侧墙侧壁，所述暴露出的导电侧墙侧壁面积也为浮栅和控制栅导电层的重叠面积；且继续增加去除隔离层的部分厚度值时，浮栅导电层的侧壁也被部分或全部暴露出，所述暴露出的浮栅导电层侧壁面积也为浮栅与控制栅导电层的重叠面积。本发明实施例中，进一步增加了浮栅与控制栅导电层的重叠面积，进一步减小快闪存储器的工作电压以及功耗，提高快闪存储器的读取信息和擦除信息的速度。

本发明实施例还提供一种快闪存储器，请继续参考图14，包括：

半导体衬底200，所述半导体衬底200的材料为硅、锗、硅化锗或砷化镓；

位于半导体衬底200内且高于半导体衬底200表面的浅沟槽隔离结构，所述浅沟槽隔离结构的填充物为氧化硅或氮化硅；

位于半导体衬底200表面的隧穿介质层201，且所述隧穿介质层201位于相邻浅沟槽隔离结构之间，所述隧穿介质层201的材料为氧化硅或氮化硅；

位于隧穿介质层201表面的浮栅导电层202，所述浮栅导电层202的材料为多晶硅；

位于浮栅导电层202表面的导电侧墙205，且所述导电侧墙205的垂直侧壁与浮栅导电层202的侧壁齐平，所述导电侧墙205的材料为多晶硅；

位于浅沟槽隔离结构、导电侧墙205和浮栅导电层202表面的栅间介质层206，所述栅间介质层206的材料为氧化硅或氮化硅，所述栅间介质层206为单层结构或多层结构；

位于栅间介质层206表面的控制栅导电层207，所述控制栅导电层207的材料为多晶硅。

所述浅沟槽隔离结构顶部与浮栅导电层202上表面齐平或低于浮栅导电层202上表面。

本发明实施例中，导电侧墙205和浮栅导电层202共同构成浮栅。

浮栅与控制栅导电层207间的重叠面积包括：浮栅导电层202上表面面积、导电侧墙205上表面面积、导电侧墙205的侧壁面积以及浮栅导电层202高于浅沟槽隔离结构顶部的侧面面积。

由上述分析可知，与不形成导电侧墙205或浅沟槽隔离结构高于浮栅导电层202相比，本发明实施例中，浮栅与控制栅导电层207具有较大的重叠面积，因此浮栅与控制栅导电层207间电容大，快闪存储器的耦合率高，从而获得低工作电压和低功耗的优异性能。

需要说明的是，浅沟槽隔离结构顶部与隧穿介质层201上表面齐平时，此时浮栅与控制栅导电层207间重叠面积增加值已为最大，再降低浅沟槽隔离结构顶部高度已无实际意义，且浅沟槽隔离结构顶部高度过低，会导致浅沟槽隔离结构的隔离效果变差。因此，所述浅沟槽隔离结构顶部高于隧穿介质层201上表面或与隧穿介质层201上表面齐平。

本实施例中，所述半导体衬底200为硅衬底。

所述隧穿介质层201的材料为氧化硅，厚度为50埃至150埃。

所述浅沟槽隔离结构的填充物为高密度等离子体氧化硅。

所述浮栅导电层202的材料为多晶硅片，厚度为200埃至2000埃。

所述栅间介质层206为氧化物层、氮化物层和氧化物层的多层结构，厚度为50埃至200埃。

所述导电侧墙205的材料为多晶硅，宽度为50埃至1000埃。

所述控制栅导电层207的材料为多晶硅，厚度为500埃至2000埃。

隧穿介质层201、浮栅导电层202、栅间介质层206以及控制栅导电层207构成快闪存储器的栅极结构。

后续会在栅极结构两侧的半导体衬底200内形成轻掺杂源漏区（LDD），对半导体衬底200进行退火处理；在半导体衬底200表面形成侧墙，所述侧墙位于栅极结构两侧；在栅极结构两侧的半导体衬底200内进行掺杂形成源极和漏极；在源极和漏极对应的半导体衬底200区域形成金属硅化物。

综上，本发明提供的快闪存储器的技术方案具有以下优点：

快闪存储器结构性能优越，采用了在浮栅导电层表面形成导电侧墙的结构，浮栅导电层和导电侧墙构成浮栅，因此浮栅与控制栅导电层间的重叠面积包括浮栅导电层上表面面积以及导电侧墙上表面面积。与现有技术相比，本发明浮栅与控制栅导电层间重叠面积更大，重叠面积越大，耦合率越大。因此形成的快闪存储器的耦合率高，工作电压低且功耗低。

且浅沟槽隔离结构顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面，因此，浮栅与控制栅导电层间重叠面积除浮栅导电层上表面面积和导电侧墙上表面面积外，还包括导电侧墙的侧壁面积，甚至包括浮栅导电层部分或全部侧壁面积；浮栅与控制栅导电层间重叠面积变大，快闪存储器的耦合率增加，快闪存储器的性能更优越，工作电压以及功耗更低。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种快闪存储器的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、位于隧穿介质层表面的浮栅导电层以及位于浮栅导电层表面的掩膜层；

图形化所述掩膜层，以图形化的掩膜层为掩膜，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成浅沟槽；

形成填充满所述浅沟槽的隔离层，所述隔离层顶部与掩膜层表面齐平；

去除掩膜层；

在浮栅导电层表面形成导电侧墙且所述导电侧墙位于隔离层侧壁；

去除部分厚度的隔离层暴露出导电侧墙的侧壁；

形成栅间介质层，所述栅间介质层覆盖隔离层、导电侧墙以及浮栅导电层表面；

在所述栅间介质层表面形成控制栅导电层。

2.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述导电侧墙的材料为多晶硅。

3.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述导电侧墙的形成过程为：采用化学气相沉积工艺形成覆盖隔离层和浮栅导电层表面的导电侧墙层，回刻蚀去除位于浮栅导电层表面以及隔离层表面的导电侧墙层，形成位于隔离层侧壁的导电侧墙。

4.根据权利要求3所述的快闪存储器的制作方法，其特征在于，所述回刻蚀工艺为干法刻蚀。

5.根据权利要求4所述的快闪存储器的制作方法，其特征在于，所述干法刻蚀的具体工艺参数为：刻蚀气体为CF₄、CHF₃、CH₂F₂、CH₃F、C₄F₈或C₅F₈中的一种或几种，刻蚀气体流量为100sccm至500sccm，腔室压强为0毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为0伏至100伏。

6.根据权利要求1所述的快闪存储器的制作方法，其特征在于，去除部分厚度的隔离层，使得隔离层顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。

7.根据权利要求6所述的快闪存储器的制作方法，其特征在于，去除部分厚度的隔离层后，隔离层顶部高于隧穿介质层上表面或与隧穿介质层上表面齐平。

8.根据权利要求1所述的快闪存储器的制作方法，其特征在于，去除部分厚度的隔离层的工艺为湿法刻蚀。

9.根据权利要求8所述的快闪存储器的制作方法，其特征在于，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸。

10.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述隧穿介质层的材料为氧化硅。

11.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠加结构。

12.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述隔离层的材料为氧化硅。

13.根据权利要求1所述的快闪存储器的制作方法，其特征在于，所述浮栅导电层或控制栅导电层的材料为多晶硅。

14.一种快闪存储器，其特征在于，包括：

半导体衬底；

位于半导体衬底内且高于半导体衬底表面的浅沟槽隔离结构；

位于半导体衬底表面的隧穿介质层，且所述隧穿介质层位于相邻浅沟槽隔离结构之间；

位于隧穿介质层表面的浮栅导电层；

位于浮栅导电层表面的导电侧墙，且所述导电侧墙的垂直侧壁与浮栅导电层的侧壁齐平；

位于浅沟槽隔离结构、导电侧墙和浮栅导电层表面的栅间介质层；

位于栅间介质层表面的控制栅导电层。

15.根据权利要求14所述的快闪存储器，其特征在于所述浅沟槽隔离结构顶部与浮栅导电层上表面齐平或低于浮栅导电层上表面。

16.根据权利要求14所述的快闪存储器，其特征在于，所述浅沟槽隔离结构顶部高于隧穿介质层上表面或与隧穿介质层上表面齐平。

17.根据权利要求14所述的快闪存储器，其特征在于，所述导电侧墙的材料为多晶硅。

18.根据权利要求14所述的快闪存储器，其特征在于，所述浮栅导电层或控制栅导电层的材料为多晶硅。

19.根据权利要求14所述的快闪存储器，其特征在于，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠加结构。

20.根据权利要求14所述的快闪存储器，其特征在于，所述隧穿介质层的材料为氧化硅。