CN104617048A - 快闪存储器及其形成方法 - Google Patents
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Abstract
一种快闪存储器和快闪存储的形成方法，其中快闪存储器的形成方法包括：提供具有隔离结构的半导体衬底，在半导体衬底表面形成有隧穿介质层和第一浮栅导电层；形成覆盖于所述隔离结构和第一浮栅导电层表面的第二浮栅导电层；对所述第二浮栅导电层进行掺杂，使得第二浮栅导电层的刻蚀速率小于第一浮栅导电层的刻蚀速率；采用各向异性刻蚀工艺，刻蚀所述第二浮栅导电层，直至暴露出隔离结构的顶部，在所述第一浮栅导电层表面形成浮栅侧墙，且所述浮栅侧墙位于隔离结构侧壁；以所述浮栅侧墙为掩膜，刻蚀去除部分厚度的第一浮栅导电层。本发明增加浮栅和控制栅导电层的重叠面积，从而提高快闪存储器的耦合率，降低工作电压和功耗。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及快闪存储器及其形成方法。
背景技术
随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器（flash memory）。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，快闪存储器根据阵列结构的不同，主要分与非门快闪存储器和或非门快闪存储器，由于与非门快闪存储器比或非门快闪存储器的集成度高，所以与非门快闪存储器具有更广的应用范围。
典型的与非门快闪存储器以掺杂的多晶硅作为浮动栅极（floating gate）和控制栅极（control gate）；其中，控制栅极形成于浮动栅极上，且通过栅间介质层相隔；浮动栅极形成于衬底上，通过一层隧穿介质层（tunnel oxide）相隔。当对快闪存储器进行信息的写入操作时，通过在控制栅极与源区/漏区施加偏压，使电子注入浮动栅极中；在读取快闪存储器信息时，在控制栅极施加一工作电压，此时浮动栅极的带电状态会影响其下方沟道（channel）的开/关，而此沟道的开/关即为判断信息值0或1的依据；当快闪存储器在擦除信息时，将衬底、源区、漏区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮动栅极穿过隧穿介质层而进入衬底、源区或漏区中，或是穿过栅间介质层而进入控制栅极中。
快闪存储器的工作电压、读取及擦除的速率与浮动栅极和控制栅极间的耦合率（coupling ratio）有关。耦合率是指施加于控制栅极上的电压耦合至浮动栅极的参数。对于快闪存储器储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，读取以及擦除的速率越高，且快闪存储器的功耗越低。
因此研究具有高耦合率的快闪存储器是当前亟需解决的问题。
发明内容
本发明解决的问题是提供一种快闪存储器及其形成方法，提高快闪存储器的耦合率，从而降低工作电压，提高读写信息的速度，且降低快闪存储器的运行功耗。
为解决上述问题，本发明提供一种快闪存储器的形成方法，包括：提供半导体衬底，所述半导体衬底内具有隔离结构，在相邻隔离结构之间的半导体衬底表面依次形成有隧穿介质层和第一浮栅导电层，且所述第一浮栅导电层的顶部低于所述隔离结构顶部；形成覆盖于所述隔离结构和第一浮栅导电层表面的第二浮栅导电层，所述第二浮栅导电层的材料与第一浮栅导电层的材料相同；对所述第二浮栅导电层进行掺杂，使得第二浮栅导电层的刻蚀速率小于第一浮栅导电层的刻蚀速率；采用各向异性刻蚀工艺，刻蚀所述第二浮栅导电层，直至暴露出隔离结构的顶部，在所述第一浮栅导电层表面形成浮栅侧墙，且所述浮栅侧墙位于隔离结构侧壁；以所述浮栅侧墙为掩膜，刻蚀去除部分厚度的第一浮栅导电层，在第一浮栅导电层内形成凹槽；形成覆盖所述隔离结构、具有凹槽的第一浮栅导电层、以及浮栅侧墙的栅间介质层；形成覆盖于所述栅间介质层表面的控制栅导电层。
可选的，所述第二浮栅导电层的材料为多晶硅。
可选的，采用离子注入工艺进行所述掺杂。
可选的，所述离子注入的注入离子包括锗离子，所述离子注入工艺参数为：锗离子注入剂量为1E15atom/cm2至1E16atom/cm2，锗离子注入能量为20kev至100kev。
可选的，所述离子注入的注入离子还包括硼离子，所述硼离子注入剂量为1E14atom/cm2至1E15atom/cm2，硼离子注入剂量为2kev至10kev。
可选的，所述各向异性刻蚀工艺为等离子体刻蚀工艺。
可选的，所述等离子体刻蚀工艺的工艺参数为：刻蚀气体为CF4、CHF3、CH2F2、CH3F、C4F8或C5F8中的一种或几种，刻蚀气体流量为100sccm至500sccm，源功率为200瓦至1000瓦，偏置电压为0V至100V。
可选的，采用干法刻蚀工艺刻蚀去除部分厚度的第一浮栅导电层，所述干法刻蚀工艺参数为：刻蚀气体包括Cl2、HBr和O2，Cl2的流量为50sccm至200sccm，HBr流量为50sccm至200sccm，O2流量为5sccm至50sccm，腔室压强为5毫托至20毫托，源功率为200瓦至500瓦，偏置功率为100瓦至300瓦。
可选的，在形成所述具有凹槽的第一浮栅导电层之后、形成栅间介质层之前，还包括步骤：形成覆盖于所述隔离结构、具有凹槽的第一浮栅导电层、以及浮栅侧墙表面的第三浮栅导电层；采用各向异性刻蚀工艺，刻蚀所述第三浮栅导电层，直至暴露出隔离结构顶部，在所述第一浮栅导电层的凹槽侧壁形成导电侧墙。
可选的，所述第三浮栅导电层的材料为多晶硅。
可选的，在形成所述栅间介质层之前，还包括步骤：去除部分厚度的隔离结构，使得隔离结构顶部与隧穿介质层上表面齐平或高于隧穿介质层上表面。
可选的，采用湿法刻蚀工艺去除部分厚度的隔离结构，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。
可选的，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠层结构。
可选的，所述控制栅导电层的材料为多晶硅。
可选的，所述隔离结构的形成步骤包括：在所述半导体衬底表面依次形成隧穿介质膜和第一浮栅导电膜；在所述第一浮栅导电膜表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，依次刻蚀第一浮栅导电膜、隧穿介质膜和部分厚度的半导体衬底，形成沟槽；在所述沟槽内填充隔离层，形成隔离结构，所述隔离结构顶部与所述图形化的掩膜层顶部齐平，且在相邻隔离结构之间的半导体衬底表面依次形成有隧穿介质层和第一浮栅导电层；去除所述图形化的掩膜层。
本发明还提供一种快闪存储器，包括：半导体衬底；隔离结构，所述隔离结构位于半导体衬底内，且所述隔离结构顶部高于半导体衬底表面；隧穿介质层，所述隧穿介质层位于相邻隔离结构之间的半导体衬底表面；第一浮栅导电层，所述第一浮栅导电层位于隧穿介质层表面，靠近隔离结构区域的第一浮栅导电层具有第一厚度，远离隔离结构区域的第一浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；浮栅侧墙，所述浮栅侧墙位于具有第一厚度的第一浮栅导电层表面；栅间介质层，所述栅间介质层位于隔离结构、第一浮栅导电层和浮栅侧墙表面；控制栅导电层，所述控制栅导电层位于栅间介质层表面。
可选的，所述具有第二厚度的第一浮栅导电层表面形成有导电侧墙。
可选的，所述隔离结构顶部与隧穿介质层上表面齐平或高于隧穿介质层上表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种快闪存储器的形成方法，其中，依次形成位于隧穿介质层表面的第一浮栅导电层和第二浮栅导电层，且对第二浮栅导电层进行掺杂，使得第二浮栅导电层的刻蚀速率小于第一浮栅导电层的刻蚀速率；采用各向异性刻蚀工艺刻蚀所述第二浮栅导电层，形成位于隔离结构侧壁的浮栅侧墙；所述浮栅侧墙为形成的快闪存储器浮栅的一部分，且由于浮栅侧墙的上表面面积大于底部面积；与不形成浮栅侧墙相比，本发明增加了浮栅和控制栅导电层的重叠面积，从而提高了快闪存储器的耦合率，降低快闪存储器的工作电压和功耗。
同时，刻蚀第二浮栅导电层形成浮栅侧墙，所述浮栅侧墙的刻蚀速率小于第一浮栅导电层的刻蚀速率；以浮栅侧墙为掩膜，采用各向异性刻蚀工艺刻蚀去除部分厚度的第一浮栅导电层，所述刻蚀工艺对浮栅侧墙造成的损伤小，且在所述第一浮栅导电层中形成凹槽，则凹槽的侧壁面积也为浮栅和控制栅导电层间重叠面积的一部分，从而进一步增加浮栅和控制栅导电层的重叠面积，进一步提高快闪存储器的耦合率。
进一步，在第一浮栅导电层的凹槽侧壁形成导电侧墙，所述导电侧墙具有弧形的上表面；与第一浮栅导电层的凹槽相比，所述导电侧墙与第一浮栅导电层形成的沟槽具有更平滑的底部拐角，减小了形成栅间介质层的工艺难度，从而避免出现栅间介质层堆积问题，进一步增加浮栅和控制栅导电层的重叠面积，进一步提高快闪存储器的耦合率。
本发明还提供一种快闪存储器，采用了性能优越的快闪存储器结构，靠近隔离结构区域的第一浮栅导电层具有第一厚度，远离隔离结构区域的第一浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；第一浮栅导电层具有厚度差使得第一浮栅导电层具有凹陷的内侧壁，所述内侧壁面积也为浮栅和控制栅导电层重叠面积的一部分；与第一浮栅导电层的各区域厚度一致相比，本实施例的浮栅和控制栅导电层的重叠面积增加了，从而增加了浮栅和控制栅导电层之间的电容，提高快闪存储器的耦合率，降低工作电压和功耗，优化快闪存储器的电学性能。
同时，本发明实施例中，在第一厚度的第一浮栅导电层表面具有浮栅侧墙，所述浮栅侧墙也为浮栅的一部分，因此所述浮栅侧墙的形成进一步增加了浮栅和控制栅导电层的重叠面积，从而进一步提高快闪存储器的耦合率。
进一步，本发明实施例中，具有第二厚度的第一浮栅导电层表面具有导电侧墙，所述导电侧墙的形成避免了在拐角处出现栅间介质层堆积问题，从而更进一步的增加浮栅和控制栅的重叠面积，提高快闪存储器的耦合率。
再进一步，本发明实施例中，所述隔离结构顶部与隧穿介质层上表面齐平，暴露出第一浮栅导电层和浮栅侧墙靠近隔离结构区域的侧壁，则所述暴露出的侧壁面积也为浮栅和控制栅导电层的重叠面积，进一步增加了浮栅和控制栅导电层的重叠面积，从而进一步提高快闪存储器的耦合率，降低快闪存储器的工作电压和功耗，获得更优异的性能。
附图说明
图1为本发明一实施例形成快闪存储器的流程示意图；
图2为快闪存储器单元的等效电路图；
图3至图16为本发明另一实施例提供的快闪存储器形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，为了降低快闪存储器的工作电压和功耗，需要提高快闪存储器的耦合率。
为解决上述问题，针对现有技术快闪存储器的制作方法进行研究，发现快闪存储器的制作工艺包括如下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；步骤S2、形成覆盖于所述半导体衬底和浅沟槽隔离结构表面的隧穿介质层；步骤S3、在所述隧穿介质层表面形成浮栅导电层；步骤S4、在所述浮栅导电层表面形成栅间介质层；步骤S5、在所述栅间介质层表面形成控制栅导电层；步骤S6、对所述半导体衬底进行LDD离子注入和退火处理；步骤S7、在所述半导体衬底表面形成侧墙，所述侧墙位于隧穿介质层、浮栅导电层、栅间介质层和控制栅导电层两侧；步骤S8、在所述半导体衬底内形成源区和漏区以及进行金属硅化物工艺。
上述方法制作的快闪存储器工作电压高且功耗大，读取信息和擦除信息的速率慢，高工作电压和大功耗主要是由快闪存储器的耦合率低造成的。
针对快闪存储器的耦合率进行进一步研究，图2为快闪存储器单元的等效电路图。
请参考图2，CG为控制栅，FG为浮栅，Cono为浮栅与控制栅间的电容，Cgs为浮栅与源极间的电容，Cgd为浮栅与漏极间的电容，Cgb为浮栅与沟道区间的电容，Ctunnel为浮栅与半导体衬底间的电容，Ctotal为快闪存储器的总电容，Kono为快闪存储器的耦合率。Cono、Cgs、Cgd、Cgb、Ctunnel、Ctotal以及Kono间的关系式如下：
Ctunnel=Cgs+Cgb+Cgd （1）
Ctotal=Ctunnel+Cono （2）
Kono=Cono/Ctotal （3）
由上述关系式可知，快闪存储器的耦合率Kono与浮栅和控制栅间的电容Cono成正比，因此增加浮栅和控制栅间的电容Cono即可增加快闪存储器的耦合率Kono；而对于浮栅与控制栅间的电容Cono来说，电容Cono与浮栅和控制栅的重叠面积成正比，通过增加浮栅与控制栅的重叠面积，可以提高浮栅与控制栅间的电容Cono；因此，快闪存储器的耦合率与浮栅和控制栅的重叠面积成正比关系，通过增加浮栅与控制栅的重叠面积，可提高快闪存储器的耦合率，进而降低快闪存储器的工作电压以及功耗。
为此，本发明提供一种快闪存储器及其形成方法，在第一浮栅导电层表面形成第二浮栅导电层；对第二浮栅导电层进行掺杂，使得第二浮栅导电层的刻蚀速率小于第一浮栅导电层的刻蚀速率；采用各向异性刻蚀工艺刻蚀所述第二浮栅导电层，形成浮栅侧墙；以所述浮栅侧墙为掩膜，刻蚀去除部分厚度的第一浮栅导电层，在第一浮栅导电层内形成凹槽。本发明增加快闪存储器的浮栅和控制栅间的重叠面积，从而提高快闪存储器的耦合率，进而降低快闪存储器的工作电压和功耗，优化快闪存储器的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图16为本发明另一实施例提供的快闪存储器形成过程的剖面结构示意图。
请参考图3，提供半导体衬底100，在所述半导体衬底100表面依次形成隧穿介质膜101和第一浮栅导电膜102。
所述半导体衬底100的材料为硅、锗、锗化硅、砷化镓、碳化硅或绝缘体上的硅。本实施例中，所述半导体衬底100的材料为硅。
所述隧穿介质膜101用于形成隧穿介质层，隔离半导体衬底100和后续形成的第一浮栅导电层。
所述隧穿介质膜101的材料为氧化硅、氮化硅或氮氧化硅，形成工艺为热氧化法或化学气相沉积法。本实施例中，所述隧穿介质膜101的材料为氧化硅，厚度为50埃至150埃，采用热氧化法形成。
在形成隧穿介质膜101之后，对半导体衬底100进行阱区离子掺杂。
具体的，形成的快闪存储器为PMOS快闪存储器时，对半导体衬底100进行N型离子掺杂形成N型阱区；形成的快闪存储器为NMOS快闪存储器时，对半导体衬底100进行P型离子掺杂形成P型阱区。
所述第一浮栅导电膜102用于后续形成第一浮栅导电层。所述第一浮栅导电膜102的材料为多晶硅，通过化学气相沉积工艺和扩散工艺形成。本实施例中，所述第一浮栅导电膜102通过淀积多晶硅和磷掺杂形成，所述第一浮栅导电膜102的厚度为3000埃至6000埃。
请参考图4，在所述第一浮栅导电膜102表面形成图形化的掩膜层103，所述掩膜层103具有开口104。
所述开口104的位置和大小对应于后续形成的隔离结构的位置和大小。
作为一个实施例，所述图形化的掩膜层103的形成步骤包括：在所述第一浮栅导电膜102表面形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层，形成图形化的掩膜层103，所述图形化的掩膜层103具有开口104。
本实施例中，所述掩膜层103的材料为氮化硅，所述掩膜层103的厚度为2000埃至10000埃。
请参考图5，以所述图形化的掩膜层103为掩膜，依次刻蚀第一浮栅导电膜102、隧穿介质膜101、以及部分厚度的半导体衬底100，形成沟槽105。
所述刻蚀工艺为干法刻蚀。作为一个实施例，所述干法刻蚀工艺为等离子体刻蚀，所述等离子体刻蚀工艺的工艺参数为：刻蚀气体包括HBr、He、O2和CF6，其中，HBr流量为20sccm至50sccm，He和O2的总流量为20sccm至50sccm，CF6的流量为1sccm至10sccm，源功率为1000瓦至1300瓦，刻蚀电压为120V至200V，反应腔室压强为10毫托至20毫托。
请参考图6，在所述沟槽105内填充隔离层，形成隔离结构106，所述隔离结构106顶部与所述图形化的掩膜层103顶部齐平，且相邻隔离结构106之间的半导体衬底100表面依次形成有隧穿介质层111和第一浮栅导电层112。
所述隔离结构106隔离后续形成的浮栅导电层。本实施例中，形成的隔离结构106为浅沟槽隔离结构（STI：Shallow Trench Isolation）。
所述隔离层的材料为氧化硅或氮化硅，形成工艺为化学气相沉积或原子层沉积。
本实施例中，所述隔离层的材料为氧化硅，采用高密度等离子体（HDP：high density plasma）化学气相沉积形成隔离层。
作为一个实施例，高密度等离子体化学气相沉积工艺的具体参数为：反应气体为SiH4、H2和O2，SiH4流量为10sccm至100sccm，O2流量为10sccm至100sccm，H2流量为100sccm至1000sccm，反应腔室温度为500度至800度，反应腔室压强为1毫托至50毫托，射频功率为3000瓦至5000瓦，射频偏置功率为2000瓦至4000瓦。
所述隔离层的形成过程为：采用高密度等离子体化学气相沉积工艺，形成填充满沟槽105的隔离层厚膜，所述隔离层厚膜覆盖掩膜层103，通过化学机械抛光工艺平坦化隔离层厚膜形成隔离层，使得隔离层顶部与掩膜层103顶部齐平。
在平坦化过程中，由于第一浮栅导电层112表面覆盖有掩膜层103，掩膜层103保护第一浮栅导电层112不受平坦化工艺的影响。
需要说明的是，在形成隔离层之前，还可以在沟槽105的侧壁和底部形成线性氧化层，改善隔离层与半导体衬底100中的硅之间的界面特性，修复刻蚀半导体衬底100造成的损伤，提高隔离结构106的可靠性。
本实施例中，形成第一浮栅导电膜102后再形成隔离结构106，使得第一浮栅导电层112能够与隔离结构106很好的对齐，避免了先形成隔离结构所导致的第一浮栅导电层112偏移的问题。
在本发明其他实施例中，也可以先形成隔离结构，再形成第一浮栅导电层。先形成隔离结构后形成第一浮栅导电层的工艺步骤包括：提供半导体衬底；依次在所述半导体衬底表面形成隧穿介质层、以及位于隧穿介质层表面的图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀隧穿介质层和部分厚度的半导体衬底，形成沟槽；在所述沟槽内填充满隔离层，所述隔离层顶部与图形化的掩膜层上表面齐平，形成隔离结构；去除所述图形化的掩膜层；在所述隔离结构表面、以及相邻隔离结构之间的隧穿介质层表面形成第一浮栅导电膜；去除位于隔离结构表面的第一浮栅导电膜，同时去除位于隧穿介质层表面的部分厚度的第一浮栅导电膜，形成第一浮栅导电层，且所述第一浮栅导电层的顶部低于隔离结构顶部。
请参考图7，去除掩膜层103（请参考图6）。
作为一个实施例，采用湿法刻蚀工艺去除所述掩膜层103。所述湿法刻蚀工艺的刻蚀液体为热磷酸溶液，其中，溶液温度为120度至200度，溶液中磷酸的质量百分比为60%至85%。
去除所述掩膜层103后，达到以下目的：提供半导体衬底100，所述半导体衬底100内具有隔离结构106，在相邻隔离结构106之间的半导体衬底100表面依次形成有隧穿介质层111和第一浮栅导电层112，且所述第一浮栅导电层112的顶部低于隔离结构106顶部。
请参考图8，形成覆盖于所述隔离结构106和第一浮栅导电层112表面的第二浮栅导电层107，所述第二浮栅导电层107的材料与第一浮栅导电层112的材料相同。
所述第二浮栅导电层107的材料为多晶硅。采用化学气相沉积、原子层沉积工艺形成所述第二浮栅导电层107。
本实施例中，采用化学气相沉积工艺形成所述第二浮栅导电层107，所述第二浮栅导电层107的厚度为500埃至2000埃。
请参考图9，对所述第二浮栅导电层107进行掺杂108，使得第二浮栅导电层107的刻蚀速率小于第一浮栅导电层112的刻蚀速率。
具体的，后续在刻蚀第一浮栅导电层112时，所述刻蚀工艺对第二浮栅导电层107的刻蚀速率小，第二浮栅导电层107受到刻蚀第一浮栅导电层112工艺的影响小。
所述掺杂108的作用为：对第二浮栅导电层107进行掺杂108后，增加第二浮栅导电层107材料中多晶硅的晶粒直径，使得多晶硅的晶界间隙减小，从而提高第二浮栅导电层107的热稳定性和化学稳定性，使得第二浮栅导电层107对湿法或干法刻蚀的刻蚀速率小于第一浮栅导电层112对湿法或干法刻蚀的刻蚀速率，提高第一浮栅导电层112和第二浮栅导电层107的刻蚀选择比；后续刻蚀第二浮栅导电层107形成浮栅侧墙后，以浮栅侧墙为掩膜，对第一浮栅导电层112进行刻蚀，所述刻蚀工艺对浮栅侧墙的影响小。
本实施例中，采用离子注入工艺进行所述掺杂108。
若离子注入剂量过小，掺杂的剂量不足以降低刻蚀工艺对第二浮栅导电层107的刻蚀速率；若离子注入剂量过大，则容易导致刻蚀工艺难以对第二浮栅导电层107的进行刻蚀，增加了后续刻蚀第二浮栅导电层107的工艺难度。若离子注入能量过小，则第二浮栅导电层107的底部区域的掺杂离子量少，不足以降低刻蚀工艺对第二浮栅导电层107底部区域的刻蚀速率；若离子注入能量过大，则向第二浮栅导电层107注入的离子进入至第一浮栅导电层112中，导致刻蚀工艺对第一浮栅导电层112的刻蚀速率降低，后续刻蚀工艺对第一浮栅导电层112和第二浮栅导电层107的刻蚀选择比减小，后续刻蚀去除部分厚度的第一浮栅导电层112时，所述刻蚀工艺对第二浮栅导电层107造成的损伤大。
本实施例中，所述离子注入工艺的注入离子为锗离子，锗离子注入剂量为1E15atom/cm2至1E16atom/cm2，锗离子注入能量为20kev至100kev。
将所述锗离子注入至第二浮栅导电层107中，使得第二浮栅导电层107的材料中多晶硅晶粒直径增加，减小晶界间隙，降低了刻蚀工艺对第二浮栅导电层107的刻蚀速率。
在本发明其他实施例中，所述离子注入工艺的注入离子除包括锗离子外，还包括硼离子，硼离子注入剂量为1E14atom/cm2至1E15atom/cm2，硼离子注入能量为2kev至10kev。
请参考图10，采用各向异性刻蚀工艺，刻蚀所述第二浮栅导电层107（请参考图9），直至暴露出隔离结构106顶部，形成位于隔离结构106侧壁的浮栅侧墙109。
作为一个实施例，所述各向异性刻蚀工艺为等离子刻蚀。所述等离子体刻蚀的工艺参数为：刻蚀气体为CF4、CHF3、CH2F2、CH3F、C4F8或C5F8中的一种或几种，刻蚀气体流量为100sccm至500sccm，腔室压强为0毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为0伏至100伏。
由于所述等离子刻蚀工艺垂直于半导体衬底100表面方向的刻蚀速率远大于平行于半导体衬底100表面方向的刻蚀速率，因此当等离子刻蚀工艺完成后，位于隔离结构106表面的第二浮栅导电层107被刻蚀去除，且暴露出第一浮栅导电层112的部分表面，形成位于隔离结构106侧壁的浮栅侧墙109。
所述浮栅侧墙109形成之后，所述浮栅侧墙109为本发明快闪存储器的浮栅的一部分，所述浮栅侧墙109的上表面面积大于底部面积，与不形成浮栅侧墙109相比，本发明实施例后续形成的控制栅导电层与浮栅间的重叠面积增大，从而增加浮栅与控制栅导电层间的电容量，进而提高快闪存储器的耦合率。
请参考图11，以所述浮栅侧墙109为掩膜，刻蚀去除部分厚度的第一浮栅导电层112，在第一浮栅导电层112内形成凹槽110。
所述刻蚀工艺为干法刻蚀。作为一个实施例，所述干法刻蚀的工艺参数为：刻蚀气体包括Cl2、HBr和O2，Cl2的流量为50sccm至200sccm，HBr流量为50sccm至200sccm，O2流量为5sccm至50sccm，腔室压强为5毫托至20毫托，源功率为200瓦至500瓦，偏置功率为100瓦至300瓦。
所述刻蚀工艺在对第一浮栅导电层112进行刻蚀的同时，对浮栅侧墙109也进行了刻蚀；然而，由于在相同的刻蚀工艺条件下，所述刻蚀工艺对浮栅侧墙109的刻蚀速率小于对第一浮栅导电层112的刻蚀速率，因此，所述浮栅侧墙109受到刻蚀工艺的影响小；当所述刻蚀工艺完成后，浮栅侧墙109的顶部略低于隔离结构106的顶部。
在所述刻蚀工艺完成后，第一浮栅导电层112内形成了凹槽110，所述第一浮栅导电层112具有凹陷的内侧壁（第一浮栅导电层112远离隔离结构106的侧壁），因此，所述内侧壁面积为浮栅与后续形成的控制栅导电层间重叠面积的一部分；与现有技术相比较，本实施例中浮栅和控制栅导电层间的重叠面积增加了，增加的重叠面积为第一浮栅导电层112的内侧壁面积；浮栅与控制栅导电层间的重叠面积增加，进一步提高了形成快闪存储器的耦合率，降低工作电压和功耗。
请参考图12，形成覆盖于隔离层106、具有凹槽110（请参考图11）的第一浮栅导电层112、以及浮栅侧墙109表面的第三浮栅导电层113。
所述第三浮栅导电层113的材料为多晶硅。采用化学气相沉积或原子层沉积工艺形成所述第三浮栅导电层113。
所述第三浮栅导电层113的厚度为500埃至2000埃。
请参考图13，采用各向异性刻蚀工艺，刻蚀所述第三浮栅导电层113（请参考图12），直至暴露出隔离结构106的顶部，在所述第一浮栅导电层112的凹槽110侧壁形成导电侧墙114。
本实施例中，所述各向异性刻蚀工艺为等离子刻蚀。作为一个实施例，所述等离子刻蚀工艺的工艺参数为：刻蚀气体为CF4、CHF3、CH2F2、CH3F、C4F8或C5F8中的一种或几种，刻蚀气体流量为100sccm至500sccm，源功率为200瓦至1000瓦，偏置电压为0V至100V。
采用各向异性刻蚀工艺形成的导电侧墙114具有弧形的上表面，与凹槽110相比较，导电侧墙114和第一浮栅导电层112之间构成的沟槽具有更平滑的拐角（corner），因此降低了后续形成栅间介质层的工艺难度，避免在拐角处出现栅间介质层堆积问题，因此本实施例进一步提高浮栅和控制栅导电层间的重叠面积，进而进一步提高快闪存储器的耦合率；而若直接在具有凹槽110的第一浮栅导电层112的内侧壁和上表面形成栅间介质层，由于第一浮栅导电层112内侧壁和上表面交界处几乎呈现90度的形貌，容易在所述交界处出现栅间介质层堆积问题，造成浮栅与控制栅导电层的重叠面积减小，不利于提高快闪存储器的耦合率。
本发明实施例中，快闪存储器的浮栅由具有凹槽110的第一导电层112、浮栅侧墙109、以及导电侧墙114组成。
请参考图14，去除部分厚度的隔离结构106。
作为一个实施例，去除部分厚度的隔离结构106，使得隔离结构106顶部与浮栅侧墙109底部齐平，暴露出浮栅侧墙109的侧壁，则浮栅侧墙109的侧壁面积为浮栅与后续形成的控制栅导电层间的重叠面积的一部分，重叠面积明显增加。
作为另一个实施例，去除部分厚度的隔离结构106，使得隔离结构106顶部低于浮栅侧墙109底部，暴露出浮栅侧墙109的侧壁，且暴露出部分第一浮栅导电层112的侧壁，则浮栅侧墙109的侧壁面积、以及部分第一浮栅导电层112的侧壁面积为浮栅和控制栅导电层的重叠面积的一部分，重叠面积得到进一步提高。
需要说明的是，去除部分厚度的隔离结构106后，隔离结构106顶部高于隧穿介质层111上表面或与隧穿介质层111上表面齐平。这是由于：若隔离结构106顶部低于隧穿介质层111上表面，对增加浮栅和控制栅导电层的重叠面积无有益影响，且去除隔离结构106的厚度过大，会导致隔离结构106的隔离效果变差。
采用干法刻蚀或湿法刻蚀工艺去除部分厚度的隔离结构106。
作为一个实施例，采用湿法刻蚀工艺去除部分厚度的隔离结构106，所述湿法刻蚀的刻蚀液体为氢氟酸溶液。
本实施例中，以去除部分厚度的隔离结构106，使得隔离结构106顶部与浮栅侧墙109底部齐平作示范性说明。
需要说明的是，在本发明其他实施例中，也可以不进行所述去除部分厚度的隔离结构的工艺步骤。
请参考图15，形成覆盖于所述隔离结构106、具有凹槽110的第一浮栅导电层112、浮栅侧墙109、导电侧墙114表面的栅间介质层115。
所述栅间介质层115为浮栅和后续形成的控制栅导电层间的绝缘层。
所述栅间介质层115的材料为氧化硅或氮化硅中的一种或几种，所述栅间介质层115可以为单层结构也可以为多层结构。
所述栅间介质层115的形成工艺为化学气相沉积、热氧化法或物理气相沉积。
本实施例中，所述栅间介质层115为多层结构，所述栅间介质层115为氧化物层、氮化物层和氧化物层的叠层结构（ONO：oxide-nitride-oxide），所述栅间介质层115的厚度为50埃至200埃，采用化学气相沉积工艺形成所述栅间介质层115。
请参考图16，在所述栅间介质层115表面形成控制栅导电层116。
本实施例中，所述控制栅导电层116的材料为多晶硅，所述控制栅导电层116的厚度为500埃至2000埃，采用化学气相沉积形成所述控制栅导电层116。
本实施例中，快闪存储器的浮栅由具有凹槽110的第一浮栅导电层112、浮栅侧墙109和导电侧墙114组成。
作为一个实施例，去除部分厚度的隔离结构106，使得剩余的隔离结构106顶部与浮栅侧墙109底部齐平，则控制栅导电层116与浮栅间的重叠面积包括：具有凹槽110的第一浮栅导电层112的上表面面积、浮栅侧墙109的上表面面积、导电侧墙114的上表面面积、以及浮栅侧墙109的侧壁面积；与现有技术相比，本实施例形成的快闪存储器浮栅和控制栅导电层116的重叠面积增大，因此控制栅导电层116与浮栅间的电容增大，快闪存储器的耦合率增大，工作电压和功耗降低，读写擦除信息的速率得到提高。
作为另一实施例，去除部分厚度的隔离结构106，使得隔离结构106的顶部与隧穿介质层111上表面齐平，则控制栅导电层116与浮栅间的重叠面积还包括：第一浮栅导电层112的侧壁面积，进一步增加了控制栅导电层116与浮栅间的重叠面积，从而进一步提高快闪存储器的耦合率，降低工作电压和功耗。
所述隧穿介质层111、具有凹槽110的第一浮栅导电层112、浮栅侧墙109、导电侧墙114、栅间介质层115和控制栅导电层116构成了快闪存储器的栅极结构。
后续会在栅极结构两侧的半导体衬底100内形成轻掺杂源漏区（LDD），对半导体衬底100进行退火处理，以消除LDD工艺对半导体衬底100造成的损伤；LDD工艺完成后，在半导体衬底100表面形成侧墙，所述侧墙位于栅极结构两侧；对栅极结构两侧的半导体衬底100内进行掺杂形成源区和漏区；对源区和漏区进行金属硅化物工艺。
综上，本发明提供的快闪存储器的形成方法的技术方案具有以下优点：
首先，本实施例中，在第一浮栅导电层表面形成浮栅侧墙，且浮栅侧墙的刻蚀速率小于第一浮栅导电层的刻蚀速率，以浮栅侧墙为掩膜，刻蚀第一浮栅导电层，在所述第一浮栅导电层内形成凹槽；本实施例中快闪存储器的浮栅包括浮栅侧墙和具有凹槽的第一浮栅导电层，则浮栅和控制栅的重叠面积包括：凹槽的侧壁面积和底部面积、浮栅侧墙的上表面面积；去除部分厚度的隔离结构后，浮栅侧墙或第一浮栅导电层被暴露出的垂直侧壁面积也为浮栅和控制栅导电层的重叠面积。与现有技术相比，本实施例中浮栅和控制栅导电层的重叠面积明显增加，因此快闪存储器的浮栅与控制栅导电层间的电容得到提高，从而提高快闪存储器的耦合率，进而降低快闪存储器的工作电压和功耗，提高读取信息和擦出信息的速度。
其次，本发明实施例中，在所述第一浮栅导电层凹槽的侧壁形成导电侧墙，所述导电侧墙也为浮栅的一部分；所述导电侧墙具有弧形的上表面，可以避免在第一浮栅导电层凹槽底部和侧壁交界处出现栅间介质层堆积问题，从而进一步增加浮栅和控制栅导电层的重叠面积，进一步提高快闪存储器的耦合率，降低工作电压和功耗。
请继续参考图16，本发明实施例还提供一种快闪存储器，包括：
半导体衬底100；
隔离结构106，所述隔离结构106位于半导体衬底100内，且所述隔离结构106顶部高于半导体衬底100表面；
隧穿介质层111，所述隧穿介质层111位于相邻隔离结构106之间的半导体衬底100表面；
第一浮栅导电层112，所述第一浮栅导电层112位于隧穿介质层111表面，靠近隔离结构106区域的第一浮栅导电层112具有第一厚度，远离隔离结构106区域的第一浮栅导电层112具有第二厚度，且所述第一厚度大于第二厚度；
浮栅侧墙109，所述浮栅侧墙109位于具有第一厚度的第一浮栅导电层112表面；
栅间介质层115，所述栅间介质层115位于隔离结构106、第一浮栅导电层112和浮栅侧墙110表面；
控制栅导电层116，所述控制栅导电层116位于栅间介质层115表面。
所述半导体衬底100的材料为硅、锗、锗化硅或砷化镓，所述隔离结构106的填充材料为氧化硅或氮氧化硅，所述隧穿介质层111的材料为氧化硅，所述栅间介质层115的材料为氧化硅或氮化硅，所述第一浮栅导电层112和控制栅导电层116的材料为多晶硅，所述浮栅侧墙109的材料为掺锗的多晶硅或掺锗和硼的多晶硅。
本实施例中，所述半导体衬底100的材料为硅，所述隧穿介质层111的材料为氧化硅，所述隔离结构106的填充材料为氧化硅，所述栅间介质层115的材料为氧化物层、氮化物层和氧化物层（ONO）的叠层结构。
由于靠近隔离结构106区域的第一浮栅导电层112具有第一厚度，远离隔离结构106区域的第一浮栅导电层112具有第二厚度，且所述第一厚度大于第二厚度，则第一浮栅导电层112与控制栅导电层116的重叠面积增加。
具体的，与现有技术的浮栅导电层各区域厚度一致相比，本实施例第一浮栅导电层112与控制栅导电层116的重叠面积包括第一浮栅导电层112的内侧壁（所述内侧壁为第一浮栅导电层112远离隔离结构106的侧壁）面积，而现有技术的浮栅导电层和控制栅导电层的重叠面积并未包括上述内侧壁面积；因此，本实施例的快闪存储器的第一浮栅导电层112和控制栅导电层116的重叠面积明显变大，第一浮栅导电层112和控制栅导电层116的电容增加，进而提高快闪存储器的耦合率，降低快闪存储器的工作电压和功耗，优化快闪存储器的电学性能。
本发明提供的快闪存储器还包括：所述具有第二厚度的第一浮栅导电层112表面形成有导电侧墙114。
本发明实施例中快闪存储器的浮栅由第一浮栅导电层112、浮栅侧墙109和导电侧墙114构成。
所述导电侧墙114的材料为多晶硅或掺杂的多晶硅。
所述导电侧墙114的形成有利于减少栅间介质层115在拐角处的堆积问题，从而进一步提高浮栅和控制栅导电层116的重叠面积。
所述隔离结构106顶部与隧穿介质层111上表面齐平或高于隧穿介质层111上表面。作为一个具体实施例，所述隔离结构106顶部与隧穿介质层111上表面齐平。
所述隔离结构106顶部与隧穿介质层111上表面齐平，则暴露出第一浮栅导电层112和浮栅侧墙109的外侧壁（所述外侧壁为靠近隔离结构106区域的第一浮栅导电层112和浮栅侧墙109的侧壁），所述外侧壁面积也为浮栅和控制栅导电层116的重叠面积，因此浮栅和控制栅导电层116的重叠面积得到进一步增加，从而进一步提高快闪存储器的耦合率，进一步降低快闪存储器的工作电压和功耗。
综上，本发明提供的快闪存储器的技术方案具有以下优点：
首先，采用了性能优越的快闪存储器结构，靠近隔离结构区域的第一浮栅导电层具有第一厚度，远离隔离结构区域的第一浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；第一浮栅导电层具有厚度差使得第一浮栅导电层具有凹陷的内侧壁，所述内侧壁面积也为浮栅和控制栅导电层重叠面积的一部分；与第一浮栅导电层的各区域厚度一致相比，本实施例的浮栅和控制栅导电层的重叠面积增加了，从而增加了浮栅和控制栅导电层之间的电容，提高快闪存储器的耦合率，降低工作电压和功耗，优化快闪存储器电学性能。
同时，在第一厚度的第一浮栅导电层表面具有浮栅侧墙，所述浮栅侧墙也为浮栅的一部分，因此所述浮栅侧墙的形成进一步增加了浮栅和控制栅导电层的重叠面积，从而进一步提高快闪存储器的耦合率。
其次，具有第二厚度的第一浮栅导电层表面具有导电侧墙，所述导电侧墙的形成避免了在拐角处出现栅间介质层堆积问题，从而更进一步的增加浮栅和控制栅的重叠面积，提高快闪存储器的耦合率。
再次，所述隔离结构顶部与隧穿介质层上表面齐平，暴露出第一浮栅导电层和浮栅侧墙靠近隔离结构区域的侧壁，则所述暴露出的侧壁面积也为浮栅和控制栅导电层的重叠面积，进一步增加了浮栅和控制栅导电层的重叠面积，从而进一步提高快闪存储器的耦合率，降低快闪存储器的工作电压和功耗，获得更优异的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种快闪存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内具有隔离结构，在相邻隔离结构之间的半导体衬底表面依次形成有隧穿介质层和第一浮栅导电层，且所述第一浮栅导电层的顶部低于所述隔离结构顶部；
形成覆盖于所述隔离结构和第一浮栅导电层表面的第二浮栅导电层，所述第二浮栅导电层的材料与第一浮栅导电层的材料相同；
对所述第二浮栅导电层进行掺杂，使得第二浮栅导电层的刻蚀速率小于第一浮栅导电层的刻蚀速率；
采用各向异性刻蚀工艺，刻蚀所述第二浮栅导电层，直至暴露出隔离结构的顶部，在所述第一浮栅导电层表面形成浮栅侧墙，且所述浮栅侧墙位于隔离结构侧壁；
以所述浮栅侧墙为掩膜，刻蚀去除部分厚度的第一浮栅导电层，在第一浮栅导电层内形成凹槽；
形成覆盖所述隔离结构、具有凹槽的第一浮栅导电层、以及浮栅侧墙的栅间介质层；
形成覆盖于所述栅间介质层表面的控制栅导电层。
2.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述第二浮栅导电层的材料为多晶硅。
3.根据权利要求1所述的快闪存储器的形成方法，其特征在于，采用离子注入工艺进行所述掺杂。
4.根据权利要求3所述的快闪存储器的形成方法，其特征在于，所述离子注入的注入离子包括锗离子，所述离子注入工艺参数为：锗离子注入剂量为1E15atom/cm2至1E16atom/cm2，锗离子注入能量为20kev至100kev。
5.根据权利要求4所述的快闪存储器的形成方法，其特征在于，所述离子注入的注入离子还包括硼离子，所述硼离子注入剂量为1E14atom/cm2至1E15atom/cm2，硼离子注入剂量为2kev至10kev。
6.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述各向异性刻蚀工艺为等离子体刻蚀工艺。
7.根据权利要求6所述的快闪存储器的形成方法，其特征在于，所述等离子体刻蚀工艺的工艺参数为：刻蚀气体为CF4、CHF3、CH2F2、CH3F、C4F8或C5F8中的一种或几种，刻蚀气体流量为100sccm至500sccm，源功率为200瓦至1000瓦，偏置电压为0V至100V。
8.根据权利要求1所述的快闪存储器的形成方法，其特征在于，采用干法刻蚀工艺刻蚀去除部分厚度的第一浮栅导电层，所述干法刻蚀工艺参数为：刻蚀气体包括Cl2、HBr和O2，Cl2的流量为50sccm至200sccm，HBr流量为50sccm至200sccm，O2流量为5sccm至50sccm，腔室压强为5毫托至20毫托，源功率为200瓦至500瓦，偏置功率为100瓦至300瓦。
9.根据权利要求1所述的快闪存储器的形成方法，其特征在于，在形成所述具有凹槽的第一浮栅导电层之后、形成栅间介质层之前，还包括步骤：形成覆盖于所述隔离结构、具有凹槽的第一浮栅导电层、以及浮栅侧墙表面的第三浮栅导电层；采用各向异性刻蚀工艺，刻蚀所述第三浮栅导电层，直至暴露出隔离结构顶部，在所述第一浮栅导电层的凹槽侧壁形成导电侧墙。
10.根据权利要求9所述的快闪存储器的形成方法，其特征在于，所述第三浮栅导电层的材料为多晶硅。
11.根据权利要求1所述的快闪存储器的形成方法，其特征在于，在形成所述栅间介质层之前，还包括步骤：去除部分厚度的隔离结构，使得隔离结构顶部与隧穿介质层上表面齐平或高于隧穿介质层上表面。
12.根据权利要求11所述的快闪存储器的形成方法，其特征在于，采用湿法刻蚀工艺去除部分厚度的隔离结构，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。
13.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠层结构。
14.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述控制栅导电层的材料为多晶硅。
15.根据权利要求1所述的快闪存储器的形成方法，其特征在于，所述隔离结构的形成步骤包括：在所述半导体衬底表面依次形成隧穿介质膜和第一浮栅导电膜；在所述第一浮栅导电膜表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，依次刻蚀第一浮栅导电膜、隧穿介质膜和部分厚度的半导体衬底，形成沟槽；在所述沟槽内填充隔离层，形成隔离结构，所述隔离结构顶部与所述图形化的掩膜层顶部齐平，且在相邻隔离结构之间的半导体衬底表面依次形成有隧穿介质层和第一浮栅导电层；去除所述图形化的掩膜层。
16.一种快闪存储器，其特征在于，包括：
半导体衬底；
隔离结构，所述隔离结构位于半导体衬底内，且所述隔离结构顶部高于半导体衬底表面；
隧穿介质层，所述隧穿介质层位于相邻隔离结构之间的半导体衬底表面；
第一浮栅导电层，所述第一浮栅导电层位于隧穿介质层表面，靠近隔离结构区域的第一浮栅导电层具有第一厚度，远离隔离结构区域的第一浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；
浮栅侧墙，所述浮栅侧墙位于具有第一厚度的第一浮栅导电层表面；
栅间介质层，所述栅间介质层位于隔离结构、第一浮栅导电层和浮栅侧墙表面；
控制栅导电层，所述控制栅导电层位于栅间介质层表面。
17.根据权利要求16所述的快闪存储器，其特征在于，所述具有第二厚度的第一浮栅导电层表面形成有导电侧墙。
18.根据权利要求16所述的快闪存储器，其特征在于，所述隔离结构顶部与隧穿介质层上表面齐平或高于隧穿介质层上表面。
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