CN102163576A

CN102163576A - 分栅闪存单元及其制造方法

Info

Publication number: CN102163576A
Application number: CN2011100583514A
Authority: CN
Inventors: 曹子贵
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-03-10
Filing date: 2011-03-10
Publication date: 2011-08-24
Anticipated expiration: 2031-03-10
Also published as: CN102163576B

Abstract

一种分栅闪存单元制造方法，包括：提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线多晶硅层；对所述字线多晶硅层进行平坦化处理，直至暴露顶部氧化层，形成字线；依次刻蚀顶部氧化层、存储层、隧穿氧化层、选择栅电极层，形成选择栅；形成覆盖选择栅侧壁的侧墙；以所述侧墙为掩膜，在选择栅两侧形成源、漏区。本发明的实施例提供通过上述方法所形成的分栅闪存单元。采用本发明的实施例可以降低分栅闪存单元的编程电压，并且有利于器件的小型化。

Description

分栅闪存单元及其制造方法

技术领域

本发明的实施例涉及闪速存储器，特别涉及分栅闪存单元及其制造方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(闪存，flash memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有高集成度、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。

闪存中的分离栅存储器具有很多优点，例如可以避免漏电流而导致的过擦除问题，具有低编程电压，而且编程效率高。图1给出现有分离栅存储器的存储单元(分栅闪存单元)的结构示意图。每个分栅闪存单元包括二个存储晶体管200和与之相邻的字线300(WL：word line)，每个存储晶体管200是一个存储子单元，并且两个存储晶体管200共用字线300，所述存储晶体管200包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层102；同时在控制栅105和层间绝缘层102两侧形成有侧墙104，所述字线120与浮栅101之间具有隧穿绝缘层103。

近年来，已经提出具有硅-氧化物-氮化物-氧化物-硅结构的非易失性存储器，即SONOS快闪存储器。SONOS快闪存储器具有很薄的单元，其便于制造且容易结合至例如集成电路的外围区域(peripheral region)和/或逻辑区域(logic region)中。

关于SONOS快闪存储器的更多信息，请参考公开号为CN101183665A的中国专利申请。在如题专利中提供了一种以氮化硅为存储物质的SONOS快闪存储器。

但是现有的SONOS快闪存储器编程电压比较大，并且器件小型化受到限制。

发明内容

本发明解决的问题是提供编程电压小，有利于器件小型化的分栅闪存单元及其制造方法。

为解决上述问题，本发明的实施例一种分栅闪存单元制造方法，包括：

提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；

依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；

在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；

在字线两侧形成选择栅；

在选择栅两侧形成源、漏区。

可选地，所述选择栅电极层表面还包括牺牲氧化层。

可选地，形成选择栅的步骤包括：在字线和顶部氧化层表面形成刻蚀阻挡层，所述刻蚀阻挡层含有开口，所述开口的位置与后续形成的源、漏区的位置相对应；沿所述开口依次刻蚀所述顶部氧化层、存储层、隧穿氧化层、选择栅电极层，直至暴露选择栅栅介质层。

可选地，所述隧穿氧化层的厚度为10-50埃。

可选地，所述顶部氧化层的厚度为70-120埃。

可选地，所述存储层的材料是氮化硅。

可选地，所述存储层的厚度是50-100埃。

可选地，沟槽深度的范围是100-1000埃。

可选地，在所述字线顶部形成刻蚀保护层，再采用干法刻蚀工艺去除位于字线两侧半导体衬底表面的存储层。

相应地，本发明的实施例还提供一种分栅闪存单元，包括：

半导体衬底，所述半导体衬底内形成有沟槽；

依次形成在所述沟槽表面的隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；

位于字线两侧的选择栅；

形成于选择栅两侧的源、漏区。

可选地，所述存储层的材料是氮化硅。

可选地，所述存储层的厚度是50-100埃。

可选地，所述沟槽深度的范围是100-1000埃。

与现有技术相比，本发明的实施例的实施例具有以下优点：

综上，本发明的实施例在半导体衬底内形成存储层，编程时，电子在外加电压的作用下，沿着半导体衬底内选择栅沟道的方向移动，穿过隧穿氧化层进入存储层中。因为电子由半导体衬底进入存储层的过程不需要改变运动方向，或者运动方向改变的角度很小，所以有效降低了编程电压，提高了编程效率，并且有利于器件的小型化。

此外，本发明的实施例以氮化硅不饱和键存储数据，所以对数据采用的是局域化分离存储，任何局部的隧穿氧化层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿氧化层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。

附图说明

图1是现有分栅存储单元的结构示意图。

图2是本发明的一个实施例所提供的分栅闪存单元制造方法的流程示意图。

图3至图9是本发明一个实施例所提供的分栅闪存单元制造方法的剖面示意图。

具体实施方式

由背景技术可知，现有SONOS快闪存储器的编程电压较大，并且器件小型化受到限制。本发明的发明人针对上述问题进行研究，发现现有SONOS快闪存储器编程时，半导体衬底内部的热电子在编程电压的作用下，沿垂直于半导体衬底的方向隧穿进入氮化硅层。因为需要改变电子的运动方向，所以编程电压比较大，并且不利于器件的小型化。

发明人经过进一步研究，在本发明的实施例中提供一种分栅闪存单元及其制造方法。本发明的实施例所提供的分栅闪存单元及其制造方法，包括：

在所述字线两侧形成选择栅；

在选择栅两侧形成源、漏区。

采用本发明的实施例所提供的分栅闪存单元制造方法可以提高分栅闪存单元的编程效率，并且有利于分栅闪存单元的小型化。

为使本发明的实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的实施例的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明的实施例。但是本发明的实施例能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明的实施例内涵的情况下做类似推广，因此本发明的实施例不受下面公开的具体实施例的限制。

其次，本发明的实施例利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图2是本发明的一个实施例所提供的分栅闪存单元制造方法的流程示意图，包括：

步骤S101，提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；

步骤S102，依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；

步骤S103，在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线多晶硅层；

步骤S104，对所述字线多晶硅层进行平坦化处理，直至暴露顶部氧化层，形成字线；

步骤S105，依次刻蚀顶部氧化层、存储层、隧穿氧化层、选择栅电极层，形成选择栅；

步骤S106，形成覆盖选择栅侧壁的侧墙；

步骤S107，以所述侧墙为掩膜，在选择栅两侧形成源、漏区。

参考图3，执行步骤S101，提供半导体衬底100，所述半导体衬底100表面依次形成有选择栅栅介质层110、选择栅电极层120。

具体的，半导体衬底100可以是单晶、多晶或非晶结构的硅、或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成半导体衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的实施例的精神和范围。

本实施例中，选择栅栅介质层110的材料是氧化硅，采用热氧化形成所述选择栅栅介质层110，形成所述选择栅栅介质层110的工艺气体中包括含硅气体和氧气，所述含硅气体为SiH₂Cl₂或SiH₄。受真空条件的限制，工艺气体中还包括用于稀释的N₂。所形成的选择栅栅介质层110的厚度为70-120埃。所述选择栅栅介质层的厚度太大，会增大选择栅电极层120(后续经过刻蚀形成选择栅)与半导体衬底100之间的距离，从而减小选择栅电极层120与半导体衬底100之间的电容，从而降低闪速存储器的正常的工作电流。

在本实施例中，选择栅电极层120的材料是多晶硅，所述选择栅电极层120的形成工艺为化学气相沉积工艺，所述选择栅电极层120的厚度为500-1000埃。所述选择栅电极层120的作用是在后续过程中形成选择栅。

参考图4，执行步骤S102，依次刻蚀所述选择栅电极层120、选择栅栅介质层110、半导体衬底100，在所述半导体衬底100内形成沟槽130。

在本实施例中，在选择栅电极层120表面形成光刻胶层，所述光刻胶层含有开口，所述开口的位置及宽度与后续形成的沟槽的位置及宽度相对应，然后沿所述开口依次刻蚀选择栅电极层120、选择栅栅介质层110、半导体衬底100，在所述半导体衬底100内形成沟槽130，形成沟槽130后，去除光刻胶层，比如采用灰化工艺去除所述光刻胶层。

在本发明的可选实施例中，所述选择栅电极层120和光刻胶层之间还包括牺牲介质层(未示出)，所述牺牲介质层在刻蚀以及去除光刻胶的步骤中，对选择栅电极层120形成保护。后续步骤中，所形成的牺牲介质层可以根据工艺需要去除或者保留。

所述刻蚀可以利用本领域技术人员熟知的方法进行刻蚀，例如利用等离子干法刻蚀。具体包括：选用电感耦合等离子体型刻蚀设备，在刻蚀过程中，例如刻蚀气体包括氩气Ar以及四氟甲烷CF₄、六氟乙烷C₂F₆和三氟甲烷CHF₃等含氟气体。在反应室内同时通入上述气体，其中氩气Ar起到稀释刻蚀气体的作用，其流量为100sccm-300sccm。起刻蚀作用的气体中，四氟甲烷CF₄的流量为50sccm-100sccm；六氟乙烷C₂F₆的流量为100sccm-400sccm；三氟甲烷CHF₃的流量为10sccm-100sccm。反应室内将所述气体电离为等离子体的射频功率源的输出功率为50W-1000W；射频偏置功率源的输出功率为50W-250W。反应室内的压力设置为50mTorr-00mTorr，半导体基底温度控制在20℃和90℃之间。上述等离子刻蚀的过程是一种各向异性的刻蚀，刻蚀气体和稀释气体的共同作用使刻蚀后的沟槽为斜面。所述刻蚀工艺还可以在其它刻蚀设备中进行，如电容耦合等离子体型刻蚀设备、感应耦合等离子刻蚀设备。

所形成的沟槽深度可以根据工艺需要进行设置，在本实施例中，所述沟槽的深度为100-1000埃。

参考图5，执行步骤S103，在所述沟槽表面依次形成隧穿氧化层140、存储层150、顶部氧化层160，以及填充满所述沟槽的字线多晶硅层170。

所述隧穿氧化层140的材料为二氧化硅，所述隧穿氧化层140的形成工艺为热氧化工艺，所形成的隧穿氧化层140的厚度为10-50埃。

所述存储层150的作用是存储数据，在本实施例中，所述存储层150的材料是氮化硅，所述存储层150的形成工艺是化学气相沉积法，所述存储层150的厚度范围是50-100埃。

所述顶部氧化层160的材料是氧化硅，所述顶部氧化层160的形成工艺为化学气相沉积工艺，所形成的顶部氧化层160的厚度是70-120埃。

所述隧穿氧化层140、存储层150、顶部氧化层160构成ONO结构。所述存储层150的材料是氮化硅，因为氮原子核外电子排布结构为最外层有五个电子，硅原子核外电子排布结构为最外层有四个电子，所以氮原子与硅原子键合时，最外层电子之和为九，所以会形成氮硅不饱和键。编程时，在外部电压的作用下，热电子(在本实施例中，闪存以电子为载流子，本发明的其他实施例中，闪存的载流子也可以是空穴)沿后续形成的选择栅沟道运动，并沿平行于箭头I的方向穿过隧穿氧化层140，被存储层150中的氮硅不饱和键所捕获，从而实现了对器件的编程。

由图5可以看出，热电子由后续形成选择栅沟道穿过隧穿氧化层140，被存储层150中的氮硅不饱和键所捕获的过程中，不需要改变电子的运动的方向，所以可以降低编程电压。而在现有的SONOS快闪存储器中，存储层位于半导体衬底表面，在编程过程中，电子需要在直于半导体衬底方向的电压的作用下，穿过隧穿氧化层进入存储层，从而需要一个比较大的编程电压。所以，采用本发明的实施例所提供的快闪存储器形成方法可以降低编程电压，并且有利于器件的小型化。

此外，本发明的实施例中采用分离的氮化硅不饱和键存储数据，任何局部的隧穿氧化层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿氧化层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。

所述字线多晶硅层170的形成工艺为化学气相沉积工艺，所形成的字线多晶硅层170填充满整个沟槽130，并覆盖半导体衬底100表面。

参考图6，执行步骤S104，对所述字线多晶硅层170进行平坦化处理，直至暴露顶部氧化层160，形成字线180。

在本发明的一个实施例中，采用化学机械研磨的方法对所述字线多晶硅层170进行平坦化处理。

参考图7，执行步骤S105，依次刻蚀顶部氧化层160、存储层150、隧穿氧化层140、选择栅电极层120，形成选择栅190。

如图6和图7所示，形成选择栅的步骤还包括：形成覆盖所述字线180和选择栅190的光刻胶层200，以所述光刻胶层200为掩膜依次刻蚀顶部氧化层160、存储层150、隧穿氧化层140、选择栅电极层120，刻蚀后的选择栅电极层120与选择栅栅介质层110构成选择栅190，形成选择栅190后还包括去除光刻胶层200的步骤。

因为后续工艺中还需要形成覆盖所形成的闪存单元的隔离介质层，所以在本实施例中，在步骤S105中以选择栅栅介质层110为上述刻蚀步骤的刻蚀停止层。选择栅栅介质层110可以保护半导体衬底100，避免在刻蚀过程中，或者后续的离子注入过程中对所述半导体衬底100造成损伤。

在本发明的其他实施例中，也可以选择去除选择栅栅介质层110，在后续工艺中，在半导体衬底100表面形成隔离介质层。

在本发明其他实施例中，还可以在字线180表面形成刻蚀保护层，然后利用干法刻蚀工艺去除形成于选择栅190表面的隧穿氧化层140和存储层150。因为字线180表面形成有刻蚀保护层，所以所述干法刻蚀工艺不会对字线180造成损伤。

参考图8，执行步骤S106，形成覆盖选择栅190侧壁的侧墙210。

形成所述侧墙210的工艺为本领域技术人员所熟知，在此不再赘述。

参考图9，执行步骤S107，以所述侧墙210为掩膜，在选择栅190两侧形成源、漏区300。

可以采用现有的工艺形成所述源、漏区300。

在后续工艺中，可以选择去除位于源、漏区300表面的选择栅栅介质层110，或者保留位于源、漏区300表面的选择栅栅介质层110。

相应地，本发明的实施例还提供通过上述方法所形成的分栅闪存单元，请参考图9，包括：

半导体衬底100，所述半导体衬底100内形成有沟槽；

依次形成在所述沟槽表面的隧穿氧化层140、存储层150、顶部氧化层160，以及填充满所述沟槽的字线180；

位于字线180两侧的选择栅190；

形成于选择栅两侧的源、漏区。

所述存储层150的材料是氮化硅，所述存储层150的厚度为50-100埃。所述浅沟槽的深度是100-1000埃。所述浅沟槽沿垂直于半导体衬底100的方向的截面可以是半圆形、矩形、或者其他形状。

综上，本发明的实施例在半导体衬底内形成存储层，编程时，电子在外加电压的作用下，沿着半导体衬底内选择栅沟道的方向运动，穿过隧穿氧化层进行存储层中。因为电子由半导体衬底进入存储层的过程不需要改变运动方向，或者运动方向改变的角度很小，所以有效降低了编程电压，提高了编程效率，并且有利于器件的小型化。

本发明虽然已以可佳实施例公开如上，但其并不是用来限定本发明的实施例，任何本领域技术人员在不脱离本发明的实施例的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明的实施例技术方案做出可能的变动和修改，因此，凡是未脱离本发明的实施例技术方案的内容，依据本发明的实施例的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明的实施例技术方案的保护范围。

Claims

1.一种分栅闪存单元制造方法，其特征在于，包括：

在字线两侧形成选择栅；

在选择栅两侧形成源、漏区。

2.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述存储层的材料是氮化硅。

3.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述存储层的厚度是50-100埃。

4.依据权利要求1的分栅闪存单元制造方法，其特征在于，沟槽深度的范围是100-1000埃。

5.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述选择栅电极层表面还包括牺牲氧化层。

6.依据权利要求1的分栅闪存单元制造方法，其特征在于，形成选择栅的步骤包括：在字线和顶部氧化层表面形成刻蚀阻挡层，所述刻蚀阻挡层含有开口，所述开口的位置与后续形成的源、漏区的位置相对应；沿所述开口依次刻蚀所述顶部氧化层、存储层、隧穿氧化层、选择栅电极层，直至暴露选择栅栅介质层。

7.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述隧穿氧化层的厚度为10-50埃。

8.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述顶部氧化层的厚度为70-120埃。

9.依据权利要求1的分栅闪存单元制造方法，其特征在于，还包括，在所述字线顶部形成刻蚀保护层，再采用干法刻蚀工艺去除位于字线两侧半导体衬底表面的存储层。

10.一种分栅闪存单元，其特征在于，包括：

半导体衬底，所述半导体衬底内形成有沟槽；

位于字线两侧的选择栅；

形成于选择栅两侧的源、漏区。

11.依据权利要求10的分栅闪存单元，其特征在于，所述存储层的材料是氮化硅。

12.依据权利要求10的分栅闪存单元，其特征在于，所述存储层的厚度是50-100埃。

13.依据权利要求10的分栅闪存单元，其特征在于，所述沟槽深度的范围是100-1000埃。