CN102593059B - 分栅闪存单元及其制作方法 - Google Patents
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Abstract
一种分栅闪存单元制造方法，包含：提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述第一区域衬底表面形成有隧穿层、纳米晶层、阻挡层、控制栅；在第二区域衬底内形成沟槽；在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；在控制栅与字线相对的两侧形成源、漏区。相应地，本发明还提供利用上述方法形成的分栅闪存单元。利用本发明所提供的分栅闪存单元及其制造方法采用局域化分离电荷存储数据，有利于实现器件的小型化，此外，利用本发明所提供的分栅闪存单元及其制造方法可以降低编程电压，降低功耗，并且可以克服短沟道效应。
Description
技术领域
本发明涉及半导体工艺领域，特别涉及一种分栅闪存单元及其制作方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flashmemory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：controlgate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floatinggate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。
图1给出现有分栅存储单元的结构示意图。每个分栅存储单元包括二个存储晶体管110和与之相邻的字线120(WL：wordline)，每个存储晶体管110是一个存储子单元，并且两个存储晶体管110共用字线120，所述存储晶体管110包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层102；同时在控制栅105和层间绝缘层102两侧形成有侧墙104，所述字线与浮栅101之间具有隧穿绝缘层103。
但是现有的分栅闪存单元编程电压比较大，并且器件小型化受到限制。
发明内容
本发明解决的问题是提供一种编程电压比较小，并且有利于器件小型化的分栅闪存单元及其制造方法。
为解决上述问题，本发明提供一种分栅闪存单元制造方法，包含：提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述第一区域衬底表面依次形成有隧穿层、纳米晶层、阻挡层、控制栅；在第二区域衬底内形成沟槽；在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；在控制栅与字线相对的两侧形成源、漏区。
优选地，形成位于第二区域的字线的步骤包括：形成覆盖衬底表面的隧穿层；在所述隧穿层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，沿所述开口依次刻蚀所述隧穿层和衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。
优选地，形成位于第二区域的字线的步骤包括：依次形成覆盖衬底表面的隧穿层、纳米晶层、阻挡层、多晶硅层；在所述多晶硅层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，依次刻蚀所述多晶硅层、阻挡层、纳米晶层、隧穿层，直至暴露所述衬底；以刻蚀停止层为掩膜，刻蚀所述衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。
优选地，沟槽深度的范围是100-1000埃。
优选地，字线的宽度小于0.18毫米。
优选地，所述隧穿层的材料是二氧化硅。
优选地，所述隧穿层的厚度的范围是50-100埃。
优选地，所述刻蚀停止层的材料是氮化硅。
优选地，所述衬底为p型衬底，所述衬底还包含依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。
优选地，所述纳米晶层的厚度的范围是50-200埃。
优选地，所述阻挡层的材料是二氧化硅。
优选地，所述阻挡层的厚度的范围是100-500埃。
优选地，所述纳米晶为硅纳米晶。
相应地，本发明还提供一种分栅闪存单元，包含：衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域；部分位于第二区域衬底内的字线，所述字线与衬底以隔离介质层隔开；依次位于第一区域衬底表面的隧穿层、纳米晶层、阻挡层、控制栅；纳米晶层、控制栅与字线以隔离介质层隔开隔离；在控制栅与字线相对的两侧的源、漏区。
优选地，所述侧墙的材料是二氧化硅。
优选地，所述隧穿层的厚度的范围是50-100埃。
优选地，所述衬底为p型衬底，所述衬底还包含依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。
与现有技术相比，本发明具有以下优点：
第一，本发明采用相互分离的纳米晶存储数据，也就是采用局域化分离电荷存储数据，所以任何局部的隧穿层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。
第二，本发明在不造成有源区硅消耗的前提下实现长字线沟道，从而克服现有光刻工艺的限制，并且克服了短沟道效应。
第三、分栅闪存单元沟道垂直于纳米晶层，沟道中热电子运行方向与纳米晶层正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。
附图说明
图1是现有分栅闪存单元结构示意图；
图2是本发明所提供的分栅闪存单元制造方法流程示意图；
图3为本发明的一个实施例的流程示意图；
图4为形成嵌入第二区域的字线的步骤的流程示意图；
图5至图12是本发明的实施例的示意图。
具体实施方式
由背景技术可知，现有分栅闪存单元编程电压比较大，并且器件小型化受到限制。本发明的发明人研究发现，现有的分栅闪存单元采用多晶硅为存储介质，其采用与一般栅极相同的多晶硅，因此能够很好的与传统工艺兼容，但由于其可导性，为确保存储器件的数据保持力，必须保证无任何氧化物缺陷，因此隧穿层的厚度不能进一步减薄(一般要大于70埃)，这样就不利于工作电压的降低，从而导致器件尺寸的缩小受到限制。发明人经过进一步研究，在本发明中提供一种分栅闪存单元及其制造方法。
图2是本发明所提供的分栅闪存单元制造方法流程示意图，本发明所提供的分栅闪存单元制造方法包括以下步骤：
S101，提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述第一区域衬底表面依次形成有隧穿层、纳米晶层、阻挡层、控制栅；
S102，在第二区域衬底内形成沟槽；
S103，在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；
S104，在控制栅与字线相对的两侧形成源、漏区。
所述第一区域用于在后续工艺中形成存储晶体管，所述第二区域用于在后续工艺中形成字线，字线和控制栅的形成次序可以根据工艺需要进行调整，不应当以字线和控制栅的形成次序来限制本发明的保护范围。
本发明所提供的分栅闪存单元制造方法具有以下优点：
第一，本发明采用相互分离的纳米晶存储数据，所以任何局部的隧穿层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。
第二，本发明在不造成有源区硅消耗的前提下实现长字线沟道，从而克服现有光刻工艺的限制，并且克服了短沟道效应。
第三、分栅闪存单元沟道垂直于纳米晶层，沟道中热电子运行方向与纳米晶层正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。
下面结合附图和实施方式对本发明所提供的本发明所提供的分立栅快闪存储器制造方法进行详细描述。
图3是本发明的一个实施例所提供的分栅闪存单元制造方法流程示意图，本实施例包括：
S201，提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述衬底表面形成有隧穿层；
S202，在所述隧穿层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；
S203，以所述刻蚀停止层为掩膜，沿所述开口依次刻蚀所述隧穿层和衬底，在衬底内形成沟槽；
S204，在所述沟槽表面形成隔离介质层；
S205，形成填充满所述沟槽且厚度大于所述沟槽的深度的字线；
S206，在隧穿层表面形成纳米晶层；
S207，形成覆盖纳米晶层的阻挡层；
S208，在阻挡层表面形成控制栅；
S209，在控制栅与字线相对的两侧形成源、漏区。
参考图4，提供衬底201，所述衬底201包含至少两个第一区域I和位于第一区域I之间的第二区域II，所述衬底201表面形成有隧穿层202。
所述衬底201的材质可以为硅、锗硅、绝缘体上硅等。所述衬底201的作用是在后续过程中形成分立栅快闪存储单元，分立栅快闪存单元的隧穿载流子可以为电子，也可为空穴，当隧穿载流子为电子时，待形成分栅闪存单元的半导体衬底201部分为P型，可通过注入硼离子实现。当隧穿载流子为空穴时，待形成分栅闪存单元的半导体衬底201部分为N型，可通过注入磷离子实现。本实施例的存储器件采用电子作为载流子。在本发明的其它实施例中，也可以采用空穴作为载流子。
在本实施例中，所述隧穿层202的材料是二氧化硅，隧穿层202的厚度范围是50-100埃。
分立栅快闪存储器包含若干个存储单元，每个存储单元包含两个存储晶体管和两个存储晶体管共用的字线，每个存储晶体管是一个存储子单元，相邻存储单元之间以隔离结构200隔开，在本实施例中，示意性地以一个存储单元为例。
所述第一区域I用于在后续过程中形成存储晶体管。所述第二区域II用于在后续步骤中形成字线。
优选地，在本实施例中，所述衬底201为p型衬底，所述衬底201还包含依次位于衬底表面的n型埋层203和p阱204，所述字线嵌入所述p型阱204。n型埋层203与p型衬底200形成一个pn结，型埋层203与p阱204形成一个pn结，由于二极管正向导通，反向截止的特性，不论衬底上加的是高压还是低压，所述n型埋层203和p阱204都可以有效电隔离分立栅快闪存储单元与外围电路，从而提高分立栅快闪存储单元的信噪比。形成衬底表面的n型埋层203和p阱204的工艺可采用现有工艺。
请参考图5，在所述隧穿层202表面形成含有开口206的刻蚀停止层205，所述开口206的位置及宽度与第二区域的位置及宽度相对应；
所述刻蚀停止层205是与所述隧穿层202具有较高刻蚀选择比的介质材料，在本实施例中所述刻蚀停止层205的材料是氮化硅。
优选地，如图6所示，所述开口206形成有侧墙207，所述侧墙207与刻蚀停止层205共同构成刻蚀隧穿层202和衬底201的掩膜，所述侧墙207的材料为二氧化硅。
参考图7，以所述刻蚀停止层为掩膜205，沿所述开口依次刻蚀所述隧穿层202和衬底201，在衬底内形成沟槽208；
如图7所示，沟槽208的深度，即字线嵌入衬底201中的深度，可以根据所用光刻工艺尺寸和由存储器件编程状态下的工作电压确定的存储器件抗编程干扰的最佳沟道长度决定。由几何关系得知，沟槽208的宽度R，沟槽208的深度d，以及沟道长度x之间的关系是：2d＝x-R，所以在本发明的实施例中，沟槽208的深度d的范围是2d≤x-r，其中，x等于闪存单元抗编程干扰的最佳沟道长度，r等于光刻工艺可实现的最小尺寸，r≤R，在本发明的较佳实施例中沟槽208深度的范围是100-1000埃。
所述刻蚀工艺可以采用现有的干法刻蚀工艺。
请参考图8，在所述沟槽208表面形成隔离介质层213。
所述隔离介质层213用于隔离后续形成的字线与衬底201，所述隔离介质层213的材料是二氧化硅，所述隔离介质层213的厚度的范围是100-500埃。
请参考图9，形成填充满所述沟槽208且厚度大于所述沟槽208的深度的字线209。
所述字线209的材料是多晶硅，可以利用化学气相沉积工艺形成填充满所述沟槽208的多晶硅层，然后对所形成的多晶硅层进行平坦化处理，比如进行化学机械研磨，直至暴露所述刻蚀停止层205，形成所述字线209。
优选地，为了提高器件性能，可以在字线中掺杂，因为本实施例中，隧穿载流子是电子，所以可以在字线中掺入五族元素，比如，氮。
因为形成字线的工艺已为本领域技术人员熟知，在此不再详述。
在本发明的实施例中，所述字线209的宽度小于0.18毫米。
参考图10，在隧穿层202表面形成纳米晶层210。
纳米晶层210内的纳米晶颗粒之间相互隔离，每一个纳米晶颗粒独立存储信息，隧穿层202内任何局域化的缺陷只会影响局域化的纳米晶信息存储介质的存储性能，而不会影响到整个存储介质的存储性能，从而可以提高器件的性能。
在隧穿层202表面形成纳米晶层210的步骤包括去除隧穿层202表面的刻蚀停止层205，去除刻蚀停止层205的工艺可以选择湿法去除工艺，比如选择含磷酸的试剂去除；形成覆盖隧穿层202表面和字线209的纳米晶层210，形成在字线209表面的纳米晶层将在后续工艺中去除。
形成纳米晶层210的工艺可以选择现有工艺，在本发明的一个实施例中，所述纳米晶层210的材料是硅纳米晶，所述纳米晶层210的形成工艺是低压化学气相沉积法。可以通过控制沉积时间控制纳米晶层210的厚度，所述纳米晶层210的厚度的范围是50-200埃，所形成的硅纳米晶颗粒的大小为10-35nm。在本发明的较佳实施例中，所述硅纳米晶层的厚度是100埃。在本发明的其他实施例中，还可以采用其他方法形成所述纳米晶，比如炉管纳米晶生长法。
接着，形成覆盖纳米晶层210的阻挡层212。
所述阻挡层210的材料选择二氧化硅，可以利用现有的化学气相沉积工艺形成所述阻挡层，所述阻挡层可以隔离纳米晶层210与后续形成的控制栅。所述阻挡层212的厚度的范围是100-500埃。
参考图11，在阻挡层212表面形成控制栅211。形成所述控制栅211的步骤包括，形成覆盖所述阻挡层212的多晶硅层；刻蚀所述多晶硅层直至暴露所述字线209形成控制栅211。
因为所述阻挡层212在字线209表面处有高度梯度，所以覆盖所述阻挡层212的多晶硅层的表面也存在高度梯度。
参考图12，在控制栅211与字线209相对的两侧形成源区214、漏区214。
形成源区214、漏区214的步骤包括：对控制栅211与字线209相对的两侧进行掺杂形成浅掺杂区，在控制栅211与字线209相对的两侧形成侧墙，以所形成的侧墙为掩膜对衬底进行掺杂形成重掺杂区。
在后续工艺中还包括形成导电插塞、位线等工艺，因为这些工艺都是本领域技术人员所熟知的工艺，故在此不再详述。
在上述实施例中，先形成位于第二区域II的字线209，再形成位于第一区域I的纳米晶层210和控制栅211，在本发明的其他实施例中，字线209，纳米晶层210以及控制栅211的形成次序可以根据工艺的需要进行调节。比如先形成形成位于第一区域I的纳米晶层210和控制栅211，再形成位于第二区域II的字线209。
本发明的另一实施例的工艺步骤为，提供衬底，所述衬底表面依次形成有覆盖衬底表面的隧穿层、纳米晶层、阻挡层、多晶硅层；在所述多晶硅层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，依次刻蚀所述多晶硅层、阻挡层、纳米晶层、隧穿层，直至暴露所述衬底；以刻蚀停止层为掩膜，刻蚀所述衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线；在所述刻蚀停止层和字线的表面形成图案化的光刻胶层，以所述图案化的光刻胶层为掩膜依次刻蚀所述多晶硅层、阻挡层、纳米晶层、隧穿层，直至暴露所述衬底形成控制栅，在所述控制栅与字线相对的两个侧面形成源区、漏区。
本发明还提供利用上述方法所形成的分栅闪存单元，请继续参考图12，本发明所提供的分栅闪存单元包含：衬底201，所述衬底201包含至少两个第一区域I和位于第一区域I之间的第二区域II；部分位于第二区域II内的字线209，所述字线209与衬底201以隔离介质层213隔开；依次位于第一区域I衬底表面的隧穿层202、纳米晶层210、阻挡层212、控制栅211；纳米晶层210、控制栅211与字线209以隔离介质层隔开。
优选地，所述纳米晶层210、控制栅211与字线209之间还包括侧墙207，所述侧墙207的材料是二氧化硅。
优选地，所述隧穿层202的厚度的范围是50-100埃。
优选地，所述衬底201为p型衬底，所述衬底201还包含依次位于衬底201表面的n型埋层203和p阱204，所述字线209嵌入所述p型阱204。
本发明采用纳米晶存储数据，即采用局域化分离电荷存储数据，所以任何局部的隧穿层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度减薄隧穿层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。
其次，本发明中字线嵌入衬底，字线沟道长度等于字线宽度加上字线嵌入衬底的深度的两倍，所以本发明在不造成有源区硅消耗的前提下实现长字线沟道，从而克服现有光刻工艺的限制，并且克服了短沟道效应。
第三、请参考图12，以为左侧存储子单元编程为例，分栅闪存单元沟道垂直于纳米晶层，沟道中热电子(e)运行方向与纳米晶层正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (15)
1.一种分栅闪存单元制造方法，其特征在于，包含：
提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域；
在第二区域衬底内形成沟槽；
在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；
在控制栅与字线相对的两侧形成源、漏区；
形成位于第二区域的字线的步骤包括：
形成覆盖衬底表面的隧穿层；在所述隧穿层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，沿所述开口依次刻蚀所述隧穿层和衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线；
或者，形成位于第二区域的字线的步骤包括：
依次形成覆盖衬底表面的隧穿层、纳米晶层、阻挡层、多晶硅层；在所述多晶硅层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，依次刻蚀所述多晶硅层、阻挡层、纳米晶层、隧穿层，直至暴露所述衬底；以刻蚀停止层为掩膜，刻蚀所述衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。
2.依据权利要求1的分栅闪存单元制造方法，其特征在于，沟槽深度的范围是100-1000埃。
3.依据权利要求1的分栅闪存单元制造方法，其特征在于，字线的宽度小于0.18毫米。
4.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述隧穿层的材料是二氧化硅。
5.依据权利要求4的分栅闪存单元制造方法，其特征在于，所述隧穿层的厚度的范围是50-100埃。
6.依据权利要求4的分栅闪存单元制造方法，其特征在于，所述刻蚀停止层的材料是氮化硅。
7.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述衬底为p型衬底，所述衬底还包含依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。
8.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述纳米晶层的厚度的范围是50-200埃。
9.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述阻挡层的材料是二氧化硅。
10.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述阻挡层的厚度范围是100-500埃。
11.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述纳米晶为硅纳米晶。
12.一种分栅闪存单元，其特征在于，包含：
衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域；
部分位于第二区域衬底内的字线，所述字线与衬底以隔离介质层隔开；
依次位于第一区域衬底表面的隧穿层、纳米晶层、阻挡层、控制栅；
纳米晶层、控制栅与字线以隔离介质层隔开；
位于控制栅与字线相对的两侧的源、漏区。
13.依据权利要求12的分栅闪存单元，其特征在于，所述隧穿层的材料是二氧化硅。
14.依据权利要求12的分栅闪存单元，其特征在于，所述隧穿层的厚度的范围是50-100埃。
15.依据权利要求12的分栅闪存单元，其特征在于，所述衬底为p型衬底，所述衬底还包含依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。
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