CN101807577B

CN101807577B - 分立栅快闪存储器及其制造方法

Info

Publication number: CN101807577B
Application number: CN201010123642.2A
Authority: CN
Inventors: 顾靖
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-03-12
Filing date: 2010-03-12
Publication date: 2015-05-27
Anticipated expiration: 2030-03-12
Also published as: CN101807577A

Abstract

本发明提出一种分立栅快闪存储器及其制造方法。其中分立栅快闪存储器，包括：半导体衬底；位于半导体衬底表面的栅氧化层，位于栅氧化层上的分立结构单元，所述分立结构单元具有：位于栅氧化层上的浮栅，所述浮栅表面为具有倾斜角度的弧形；位于浮栅表面的栅间介质层；位于栅间介质层上的控制栅；位于控制栅上的第一侧壁层；位于控制栅内侧壁的第二侧壁层；位于第一侧壁、第二侧壁层、栅间介质层、浮栅内侧壁的第三侧壁层；位于两个分立结构单元之间且填充满其间空隙的字线；位于分立结构单元外侧壁的侧墙。本发明使闪存擦除或写入的性能得到改善，提高了快闪存储器的电性能。

Description

分立栅快闪存储器及其制造方法

技术领域

本发明涉及一种快闪存储器，尤其涉及一种分立栅快闪存储器及其制造方法。

背景技术

近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

闪存的存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：foating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。图1给出了一个现有的分立栅快闪存储器的结构示意图。所述分立栅快闪存储器包括：半导体衬底10；位于半导体衬底10上的两个分立的结构单元，所述结构单元包括依次位于半导体衬底10上的栅氧化层11、浮栅12、栅间介质层13和控制栅14；位于控制栅14上的第一侧壁层15；位于控制栅侧壁的第二侧壁层17；位于两个分立的结构单元浮栅12、栅间介质层13、第二侧壁层17和第一侧壁层15侧壁的第二侧壁层17；填充两个分离.的结构单元之间的间隙的字线18；位于两个分离的结构单元外侧壁和所述结构单元外侧半导体衬底10上的隔离侧墙层16。

现有的分立栅快闪存储器在进入130nm特征尺寸之后，栅极的表面积也随着相应减小，造成分立的结构单元间的电容也不断变小，影响了闪存擦除或写入的性能。

发明内容

本发明解决的问题是提供一种分立栅快闪存储器及其制造方法，防止快闪存储器擦除或写入的性能下降。

本发明提供一种分立栅快闪存储器，包括：半导体衬底；位于半导体衬底表面的栅氧化层，位于栅氧化层上的分立结构单元，所述分立结构单元具有：位于栅氧化层上的浮栅，所述浮栅表面为具有倾斜角度的弧形；位于浮栅表面的栅间介质层，位于栅间介质层上的控制栅，位于控制栅上的第一侧壁层，位于控制栅内侧壁的第二侧壁层，位于第一侧壁、第二侧壁层、栅间介质层、浮栅内侧壁的第三侧壁层；位于两个分立结构单元之间且填充满其间空隙的字线；位于分立结构单元外侧壁的侧墙。

本发明还提供一种分立栅快闪存储器的制作方法，包括：提供半导体衬底以及依次位于半导体衬底上的栅氧化层、第一多晶硅层和阻挡层，在所述的刻蚀阻挡层上形成开口；刻蚀开口内的第一多晶硅层，使第一多晶硅层表面呈弧形；在阻挡层、所述开口内侧壁及第一多晶硅层上形成栅间介质层；在栅间介质层上形成第二多晶硅层，且第二多晶硅层填充满开口；刻蚀第二多晶硅层，保留开口内的预定厚度的第二多晶硅层；在开口侧壁的第二多晶硅层上形成第一侧壁层；以所述阻挡层和第一侧壁层为掩膜，刻蚀第二多晶硅层，形成控制栅；在开口内的控制栅侧壁形成第二侧壁层；以阻挡层、第一侧壁层和第二侧壁层为掩膜，刻蚀栅间介质层和第一多晶硅层至露出栅氧化层；在开口内的第一侧壁层、第二侧壁层、栅间介质层、第一多晶硅层侧壁形成第三侧壁层；在开口内填充满传导层，作为字线；刻蚀去除阻挡层及其下方的第一多晶硅层和栅氧化层，所述刻蚀后的第一多晶硅层作为浮栅，其中第一侧壁层、第二侧壁层、第三侧壁层、控制栅、栅间介质层、浮栅构成分立结构单元；在分立结构单元外侧形成侧墙。

与现有技术相比，本发明具有以下优点：将浮栅的表面制作成具有倾斜角度的弧形，从而增大了浮栅的表面积，也使浮栅与栅间介质层的接触面积增大，从而使分立的结构单元间的电容相应增大，进而使闪存擦除或写入的性能得到改善，提高了快闪存储器的电性能。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。

图1为现有技术中分立栅快闪存储器的结构示意图；

图2至图11是本发明分立栅快闪存储器的制作方法各步骤的截面结构示意图。

具体实施方式

现有的分立栅快闪存储器在随着集成电路的密集度不断提高的情况下，其栅极的表面积也随着相应减小，造成了分立栅快闪存储器中分立结构单元间的电容也不断变小，影响了闪存擦除或写入的性能。

为解决上述技术问题，发明人在经过大量的实验，发现通过改变浮栅的形状可解决这个问题。本发明经过实施获得的分立栅快闪存储器，包括：半导体衬底；位于半导体衬底表面的栅氧化层，位于栅氧化层上的分立结构单元，所述分立结构单元具有：位于栅氧化层上的浮栅，所述浮栅表面为具有倾斜角度的弧形；位于浮栅表面的栅间介质层；位于栅间介质层上的控制栅；位于控制栅上的第一侧壁层；位于控制栅内侧壁的第二侧壁层；位于第一侧壁、第二侧壁层、栅间介质层、浮栅内侧壁的第三侧壁层；位于两个分立结构单元之间且填充满其间空隙的字线；位于分立结构单元外侧壁的侧墙。

制造上述分立栅快闪存储器的方法，包括：提供半导体衬底以及依次位于半导体衬底上的栅氧化层、第一多晶硅层和阻挡层，在所述的刻蚀阻挡层上形成开口；刻蚀开口内的第一多晶硅层，使第一多晶硅层表面呈弧形；在阻挡层、所述开口内侧壁及第一多晶硅层上形成栅间介质层；在栅间介质层上形成第二多晶硅层，且第二多晶硅层填充满开口；刻蚀第二多晶硅层，保留开口内的预定厚度的第二多晶硅层；在开口侧壁的第二多晶硅层上形成第一侧壁层；以所述阻挡层和第一侧壁层为掩膜，刻蚀第二多晶硅层，形成控制栅；在开口内的控制栅侧壁形成第二侧壁层；以阻挡层、第一侧壁层和第二侧壁层为掩膜，刻蚀栅间介质层和第一多晶硅层至露出栅氧化层；在开口内的第一侧壁层、第二侧壁层、栅间介质层、第一多晶硅层侧壁形成第三侧壁层；在开口内填充满传导层，作为字线；刻蚀去除阻挡层及其下方的第一多晶硅层和栅氧化层，所述刻蚀后的第一多晶硅层作为浮栅，其中第一侧壁层、第二侧壁层、第三侧壁层、控制栅、栅间介质层、浮栅构成分立结构单元；在分立结构单元外侧形成侧墙。

下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

图2至图10是本发明分立栅快闪存储器的制作方法各步骤的截面结构示意图。参考附图2所示，提供半导体衬底100，所述半导体衬底100的材料例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)等。本实施例中，所述的半导体衬底100内已经形成有用于隔离有源区的隔离结构，所述隔离结构优选的为浅沟槽隔离结构(STI)。本实施例所述的分立栅快闪存储器即形成于两个相邻的STI之间的有源区内。

继续参考附图2，用热氧化法或化学气相沉积法在半导体衬底100上形成栅氧化层101，所述栅氧化层101的材料可以是氧化硅(SiO₂)或氮氧化硅(SiNO)等。接着，用化学气相沉积法或低压等离子体化学气相沉积或等离子体增强化学气相沉积工艺在栅氧化层101上形成第一多晶硅层102。在第一多晶硅层102上形成阻挡层103，用于在随后的刻蚀工艺中作为掩膜层，保护其下面的膜层不被刻蚀，其材料例如为氮化硅层等，其制作工艺例如为化学气相沉积工艺。

再参考图2，在所述的刻蚀阻挡层103上形成开口。形成开口的工艺可以是本领域技术人员熟知的任何现有技术，例如：采用旋涂工艺在刻蚀阻挡层101上形成光刻胶层，然后采用曝光，显影工艺处理所述光刻胶层，去除设定区域上的光刻胶，形成光刻胶开口，最后以光刻胶为掩膜，刻蚀所述刻蚀阻挡层103，将光刻胶上的开口图案转移到刻蚀阻挡层103上。

参考附图3所示，用各向同性的干法刻蚀法刻蚀所述开口内的第一多晶硅层102，使第一多晶硅层102的表面呈弧形，增大开口内第一多晶硅层102表面的面积。

如图4所示，在阻挡层103上及开口内壁形成栅间介质层104，此栅间介电层104的材质例如是氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ONO)；可采用化学气相沉积法或低压化学气相沉积法形成栅间介质层104。快闪存储器要求与浮置栅极接触的栅间介质层104须具备良好的电性，以避免在正常电压下，用来储存电荷的浮栅发生漏电或是过早电崩溃的问题。

继续参考图4，用化学气相沉积法或低压等离子体化学气相沉积或等离子体增强化学气相沉积工艺在栅间介质层104上形成第二多晶硅层105，且将第二多晶硅层105填充满开口。

如图5所示，用化学机械抛光法研磨第二多晶硅层105和栅间介质层104至露出阻挡层103，保留开口内的第二多晶硅层105及栅间介质层104，且使保留的第二多晶硅层105的表面平坦。

继续参考图5，用干法刻蚀工艺中的回蚀(etch-back)方法对开口内的第二多晶硅层105进行刻蚀至后续形成控制栅极所需的预定厚度。

如图6所示，在开口侧壁的第二多晶硅层105上形成第一侧壁层106，所述第一侧壁层106的材料为氮化硅或氮氧化硅等，外围轮廓为弧形；其形成工艺例如为：在所述的开口内沉积绝缘材料，然后，采用等离子刻蚀工艺刻蚀所述绝缘材料，所述的等离子体刻蚀工艺中同时进行化学刻蚀和物理轰击，去除开口中间部分的绝缘材料，刻蚀工艺完成后，就会在开口的两个侧壁形成弧形第一侧壁层106。

如图7所示，以所述阻挡层103和第一侧壁层106为掩膜，刻蚀第二多晶硅层，形成控制栅105a；刻蚀所述第二多晶硅层的工艺例如为干法刻蚀。

继续参考图7，在开口内的控制栅105a侧壁形成第二侧壁层107，所述第二侧壁层107的材料为氮化硅或氮氧化硅等。具体形成工艺为公知技术，在此不再赘述。

如图8所示，以所述阻挡层103、第一侧壁层106和第二侧壁层107为掩膜，刻蚀栅间介质层104和第一多晶硅层102至露出栅氧化层101；刻蚀所述栅间介质层104、第一多晶硅层102和栅氧化层101的工艺例如为干法刻蚀。

如图9所示，在开口内的第一侧壁层106、第二侧壁层107、栅间介质层104、第一多晶硅层102侧壁形成第三侧壁层108；所述的第二侧壁层108用于隔离栅极结构和随后形成的两个分立的结构单元之间的字线，第三侧壁层108的材料为氧化硅；具体形成工艺为：用化学气相沉积法在所述的开口内沉积绝缘材料；然后，采用等离子刻蚀工艺刻蚀所述绝缘材料，所述的等离子体刻蚀工艺中同时进行化学刻蚀和物理轰击，去除开口中间部分的绝缘材料，刻蚀工艺完成后，就会在开口的两个第一侧壁层106、第二侧壁层107、栅间介质层104、第一多晶硅层102侧壁形成弧形第三侧壁层108。

如图10所示，在开口内填充满传导层，作为字线109，所述字线109的材料为多晶硅或其它导电材料；具体形成工艺如下：用化学气相沉积法在阻挡层103上形成传导层，且将传导层填充满开口；用化学机械抛光法研磨传导层至露出阻挡层103，形成字线109，和源极导通，以扩大源极区域的面积。

如图11所示，刻蚀去除阻挡层103及其下方的第一多晶硅层和栅氧化层101，具体工艺如下：用旋涂法在阻挡层103和传导层108上形成光刻胶层，经过曝光显影工艺后，定义出分立的结构单元图形；以光刻胶层和传导层108为掩膜，沿分立的结构单元图形刻蚀阻挡层103、第一多晶硅层和栅氧化层101至露出半导体衬底100，形成分立结构单元，其中刻蚀后的第一多晶硅层作为浮栅102a；其中两个分立结构单元包括第一侧壁层106、第二侧壁层107、第三侧壁层108、控制栅105a、栅间介质层104和浮栅102a，两个分立的结构单元之间具有字线109。

本实施例中，浮栅102a的表面是具有倾斜角度的弧形，用以增大表面接触面积。

继续参考图11，在分立的结构单元外侧形成侧墙110，具体工艺例如：用化学气相沉积法在半导体衬底100和字线109上形成覆盖分立结构单元的绝缘层；然后，采用等离子回刻蚀工艺刻蚀所述绝缘层，所述的等离子体回刻蚀工艺中同时进行化学刻蚀和物理轰击，刻蚀工艺完成后，就会在分立的结构单元外侧形成侧墙109。

基于上述实施例形成的分立栅快闪存储器，包括：半导体衬底100；位于半导体衬底100表面的栅氧化层101；位于栅氧化层101表面的分立结构单元。

所述分立结构单元包括：浮栅102a，位于栅氧化层101上，具有倾斜角度的弧形表面，用以增大表面接触面积；栅间介质层104，位于浮栅102a表面，用以避免在正常电压下，用来储存电荷的浮栅发生漏电或是过早电崩溃的问题；控制栅105a，位于栅间介质层104上；第一侧壁层106，位于控制栅105a上，其外围轮廓为弧形；第二侧壁层107，位于控制栅105侧壁；第三侧壁层108，位于第一侧壁层106、第二侧壁层108、栅间介质层104、浮栅102a内侧壁，其外围轮廓为弧形，用于隔离栅极结构和随后形成的两个分立的结构单元之间的字线。

字线109，位于两个分立结构单元之间且填充满其间的空隙；侧墙110，位于分立结构单元外侧壁，与字线109所在侧相对。

本实施例中，所述内侧壁为字线109所在的一侧，外侧壁为与字线109所在一侧相对的侧壁。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种分立栅快闪存储器的制作方法，其特征在于，包括：

提供半导体衬底以及依次位于半导体衬底上的栅氧化层、第一多晶硅层和阻挡层，在所述的阻挡层上形成开口；

刻蚀开口内的第一多晶硅层，使第一多晶硅层表面呈弧形；

在阻挡层、所述开口内侧壁及第一多晶硅层上形成栅间介质层；

在栅间介质层上形成第二多晶硅层，且第二多晶硅层填充满开口；

刻蚀第二多晶硅层，保留开口内的预定厚度的第二多晶硅层；

在开口侧壁的第二多晶硅层上形成第一侧壁层；

以所述阻挡层和第一侧壁层为掩膜，刻蚀第二多晶硅层，形成控制栅；

在开口内的控制栅侧壁形成第二侧壁层；

以阻挡层、第一侧壁层和第二侧壁层为掩膜，刻蚀栅间介质层和第一多晶硅层至露出栅氧化层；

在开口内的第一侧壁层、第二侧壁层、栅间介质层、第一多晶硅层侧壁形成第三侧壁层；

在开口内填充满传导层，作为字线；

刻蚀去除阻挡层及其下方的第一多晶硅层和栅氧化层，所述刻蚀后的第一多晶硅层作为浮栅，其中第一侧壁层、第二侧壁层、第三侧壁层、控制栅、栅间介质层、浮栅构成分立结构单元；

在分立结构单元外侧形成侧墙。

2.根据权利要求1所述分立栅快闪存储器的制作方法，其特征在于，刻蚀第一多晶硅层使表面呈弧形的工艺为各向同性的干法刻蚀法。

3.根据权利要求1所述分立栅快闪存储器的制作方法，其特征在于，所述浮栅以及控制栅的材料为多晶硅。

4.根据权利要求3所述分立栅快闪存储器的制作方法，其特征在于，形成浮栅以及控制栅的方法为化学气相沉积法或低压等离子体化学气相沉积或等离子体增强化学气相沉积工艺。

5.根据权利要求1所述分立栅快闪存储器的制作方法，其特征在于，所述栅氧化层和栅间介质层的材料为氧化硅或氧化硅/氮化硅/氧化硅组合。

6.根据权利要求5所述分立栅快闪存储器的制作方法，其特征在于，形成栅氧化层和栅间介质层的工艺为化学气相沉积法或低压化学气相沉积法。

7.根据权利要求1所述分立栅快闪存储器的制作方法，其特征在于，所述第一侧壁层、第二侧壁层的材料为氮化硅或氮氧化硅。

8.根据权利要求1所述分立栅快闪存储器的制作方法，其特征在于，所述第三侧壁层的材料为含硅的氧化物。