CN102044545B - 分立栅快闪存储器及其制造方法 - Google Patents
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Abstract
一种分立栅快闪存储器及其制造方法，其中所述存储器包括：半导体衬底，所述半导体衬底具有第一表面区以及第二表面区；快闪存储单元，所述快闪存储单元包括：位于半导体衬底表面、第一表面区以及第二表面区之间的选择栅；分别形成于选择栅两个相对竖直侧，且对应于第一表面区、第二表面区的第一绝缘侧壁以及第二绝缘侧壁；覆盖半导体衬底第一表面区以及第二表面区的隧穿氧化层；位于第一绝缘侧壁外侧，且覆盖第一表面区上隧穿氧化层部分表面的浮栅；覆盖浮栅并与浮栅耦合的控制栅。与现有的分立栅快闪存储器相比，本发明节省了专用的擦除栅，结构以及读写操作更为简单，工艺易于实现，因而适于小尺寸下使用，满足器件按比例缩小的需求。
Description
技术领域
本发明涉及一种快闪存储器，尤其涉及一种电荷陷阱单元(SONOS)快闪存储器及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
闪存的标准物理结构称为存储单元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。图1给出了一个现有的分立栅快闪存储器的结构示意图。每个存储单元包括一个存储管10和与之相邻的擦除栅20(EG：erasing gate)。图1中主要包括两个存储单元，这两个存储单元的存储晶体管共用一个擦除栅20，所述存储晶体管包括浮栅11、控制栅13，所述浮栅11与控制栅13间具有层间绝缘层(未标记)；同时在控制栅13和层间绝缘层两侧形成有侧墙12，所述浮栅11靠近层间绝缘层的一侧两边被刻掉部分，且所述侧墙12位于所述浮栅11的被刻掉的部分上。所述擦除栅20与浮栅11之间具有隧穿绝缘层14。
由于所述浮栅11的物理特性与结构，其可以储存电荷，根据储存电荷的情况，可以通过在浮栅11上存在或者不存在电荷来表示二进制状态。从而可以存储一位二进制数据。浮栅11中储存电荷的状态和其所代表的二进制数据(0或1)之间的对应关系可以有不同的定义，一般而言，当浮栅11被注入负电子时，该位就由数字“1”被写成“0”，这一过程为写入，也可称为编程模式；相对的，当负电子从浮栅11中移走后，该位就由数字“0”变成“1”，此过程称为擦除。关于电子注入或擦除的技术在业界有许多探讨，其中编程时通常采用隧穿注入(channel hot injection)机理。在编程时，源极15接地，控制栅的电压大于漏极电压时，浮栅11与导电沟道间氧化层的能带会变窄，因此在导电沟道中的负电子会被加速，能从沟道跃迁到浮栅11中，从而完成编程。擦除信息时通常运用Fowler-Nordheim(简写F-N)隧道效应，此时控制栅13接地，擦除栅20加正电压，电子由浮栅11隧穿至擦除栅20，完成对浮栅11中电荷的擦除。
现有的分立栅快闪存储器中，结构较为复杂，影响器件按比例缩小，尤其进入130nm特征尺寸之后，器件结构的对准以及部分形成工艺难以实现，造成良品率或者器件性能的下降。
发明内容
本发明解决的问题是提供一种新型的分立栅快闪存储器，结构简单，易于制造，与CMOS工艺相兼容，满足器件按比例缩小的需求。
本发明提供的一种分立栅快闪存储器，包括：
半导体衬底，所述半导体衬底具有第一表面区以及第二表面区；
快闪存储单元，所述快闪存储单元包括：位于半导体衬底表面、第一表面区以及第二表面区之间的选择栅；分别形成于选择栅两个相对应竖直侧的第一绝缘侧壁以及第二绝缘侧壁；覆盖半导体衬底第一表面区以及第二表面区的隧穿氧化层；位于第一绝缘侧壁外侧，且覆盖第一表面区上隧穿氧化层部分表面的浮栅；覆盖浮栅并与浮栅耦合的控制栅。
可选的，所述隧道氧化层厚度不超过100埃。
可选的，所述选择栅底部的沟道宽度即第一表面区与第二表面区的间距不超过0.18微米。
可选的，所述选择栅的表面还形成有顶盖绝缘保护层。所述顶盖绝缘保护层厚度不超过1000埃。
可选的，所述第一绝缘侧壁以及第二绝缘侧壁的厚度不超过300埃。所述第一多晶硅侧壁以及第二多晶硅侧壁的厚度不超过1000埃。
进一步的，所述浮栅与控制栅之间还形成有耦合介质层。所述耦合介质层为ONO复合层。
本发明还提供了一种分立栅快闪存储器的制造方法，包括：
提供半导体衬底，所述半导体衬底具有第一表面以及第二表面；
在半导体衬底表面、第一表面区以及第二表面区之间形成选择栅；
在选择栅两个相对应竖直侧形成第一绝缘侧壁以及第二绝缘侧壁；
在半导体衬底第一表面区以及第二表面区上形成隧穿氧化层；
分别在第一绝缘侧壁以及第二绝缘侧壁外侧形成第一多晶硅侧壁以及第二多晶硅侧壁，所述第一多晶硅侧壁以及第二多晶硅侧壁分别覆盖第一表面区以及第二表面区上隧穿氧化层的部分表面；
至少在第一多晶硅侧壁以及第二多晶硅侧壁表面覆盖沉积抗反射层；
在抗反射层表面形成掩膜层并曝光显影形成开口，使得掩膜层至少覆盖第一多晶硅侧壁，所述开口曝露出第二多晶硅侧壁及其邻近区域的；
在开口内刻蚀去除抗反射层、第二多晶硅侧壁直至露出隧穿氧化层；
去除掩膜层以及剩余的抗反射层；
至少在第一多晶硅侧壁的表面形成耦合介质层；
至少在耦合介质层表面形成控制栅。
可选的，所述隧道氧化层厚度不超过100埃。
可选的，所述选择栅底部的沟道宽度即第一表面区与第二表面区的间距不超过0.18微米。
可选的，还包括在选择栅表面形成顶盖绝缘保护层。所述顶盖绝缘保护层厚度不超过1000埃。
还包括在所述第一表面以及第二表面内进行离子注入，形成源、漏区。
可选的，所述第一绝缘侧壁以及第二绝缘侧壁的厚度不超过300埃。
可选的，所述第一多晶硅侧壁以及第二多晶硅侧壁的厚度不超过1000埃。
可选的，还包括在第一多晶硅侧壁以及第二多晶硅侧壁中进行磷掺杂。
可选的，所述抗反射层为无定形有机抗反射层。
可选的，所述在开口内刻蚀去除抗反射层、第二多晶硅侧壁，采用高选择比的等离子干法刻蚀。所述等离子干法刻蚀采用刻蚀剂为HBr。
与现有的分立栅快闪存储器相比，本发明节省了专用的擦除栅，结构以及读写操作更为简单，工艺易于实现，因而适于小尺寸下使用。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。
图1是现有的分立栅快闪存储器剖面示意图；
图2是本发明所述的分立栅快闪存储器剖面示意图；
图3是本发明所述分立栅快闪存储器的制造方法示意图；
图4至图12是本发明分立栅快闪存储器制造方法具体实施例示意图。
具体实施方式
结合说明书附图，对本发明所述快闪存储器的具体实施例作详细介绍。
图2为本发明提供的一种分立栅快闪存储器剖面示意图，仅为一个具体实施例，并不限制本发明所述要求保护范围，可以使用本领域技术人员熟知的技术等效替换，更改其中的部分结构以及公知技术内容。
如图2所示，所述分立栅快闪存储器包括：
半导体衬底110，所述半导体衬底具有第一表面区111以及第二表面区112。所述在第一表面区111以及第二表面区112中，分别离子注入可形成相应的漏区或源区。
快闪存储单元100，所述快闪存储单元100包括：位于半导体衬底110表面、第一表面区111以及第二表面区112之间的选择栅101；分别形成于选择栅101两个相对竖直侧，且对应于第一表面区111、第二表面区112的第一绝缘侧壁103以及第二绝缘侧壁104；覆盖半导体衬底第一表面区111以及第二表面区112的隧穿氧化层105；位于第一绝缘侧壁103外侧，切覆盖第一表面区111上隧穿氧化层105部分表面的浮栅106；覆盖浮栅106并与之耦合的控制栅107。
所述选择栅101与半导体衬底110之间还应当形成有栅介质层102。而作为可选的实施例，在选择栅101的表面形成有顶盖绝缘保护层108。所述浮栅106与控制栅107之间还形成有耦合介质层109，作为可选的实施例，耦合介质层109可以是氧化硅-氮化硅-氧化硅(ONO)复合层。
进一步的，本发明所述的分立栅快闪存储器还应当包括层间介质层、金属互连线等常规结构，为简化说明图2中未有示出。
将本发明所述分立栅快闪存储器阵列化后，为集成需要，可以使得相邻的存储单元之间共用第一表面区111以及第二表面区112内所形成的源区或漏区。而在存储器的实际工作过程中，仅有浮栅106底部的第一表面区111将被激活，通常所述第一表面区111内离子注入后形成源区，为浮栅106的擦写提供电子。
本发明所述分立栅快闪存储器的编程机制为源极热电子注入(Source sidehot electron injection)，而擦除机制为福勒-诺德海姆隧穿效应(F-N)。下面结合图2分别简要说明其具体过程。
在编程也即写入操作时，通过选择栅101选中存储单元，选择栅101上施加偏置电压，使得底部衬底100耗尽反型，形成反型层。在反型层与源区附近将产生并聚集大量热电子(具有较高能量的负电荷)，也即图中第一表面区111左侧靠近选择栅101的部分。由于隧穿氧化层105相对较薄能带较窄，上述热电子可能在选择栅101与源区之间的电场作用下，跃迁注入至浮栅106中，从而使得浮栅106内存储电荷。从背景技术可知，EEPROM中存储数据的定义通过浮栅106内是否存储电荷表征，因此利用上述机制便完成了存储器的写入操作。
在擦除过程中，需要将浮栅106内存储的电子释放。此时通过对控制栅107施加偏置电压(正电压)，使得控制栅107与源区(第一表面区111)之间形成电场，由于控制栅107与浮栅106相耦合，在上述电场作用下，浮栅106内的电子将产生F-N隧道效应，隧穿至控制栅107，从而通过字线等被释放，利用上述机制完成对存储器的擦除操作。
从上述结构描述以及擦写操作机制可知，本发明所述的分立栅快闪存储器较现有技术，在结构上节省了擦除栅，因而简化了操作机制，另一方面结构更为简单，易于阵列集成以及器件按比例缩小，满足小尺寸存储器的需求。
为制造上述分立栅快闪存储器，本发明还提供了相应的制造方法，流程如图3所示，基本步骤包括：
S1、提供半导体衬底，所述半导体衬底具有第一表面区以及第二表面区。
S2、在半导体衬底表面、第一表面区以及第二表面区之间形成选择栅。
其中，在形成选择栅之前还需在衬底表面形成栅介质层。
S3、在选择栅两个相对竖直侧形成第一绝缘侧壁以及第二绝缘侧壁。
S4、在半导体衬底第一表面区以及第二表面区上形成隧穿氧化层；此外作为可选方案，可以在此步骤之前对第一表面区以及第二表面区进行离子注入以形成源/漏区。
S5、分别在第一绝缘侧壁以及第二绝缘侧壁外侧形成第一多晶硅侧壁以及第二多晶硅侧壁，所述第一多晶硅侧壁以及第二多晶硅侧壁分别覆盖第一表面区以及第二表面区上隧穿氧化层的部分表面。
S6、至少在第一多晶硅侧壁以及第二多晶硅侧壁表面覆盖沉积抗反射层。
S7、在抗反射层表面形成掩膜层并曝光显影形成开口，使得掩膜层至少覆盖第一多晶硅侧壁，所述开口曝露出第二多晶硅侧壁及其邻近区域的。
S8、在开口内刻蚀去除抗反射层、第二多晶硅侧壁直至露出隧穿氧化层；
其中，在刻蚀去除抗反射层以及第二多晶硅侧壁时需要采用高选择比的等离子干法刻蚀，以避免氧化层被刻蚀。
S9、去除掩膜层以及剩余的抗反射层。
S10、至少在第一多晶硅侧壁的表面形成耦合介质层，至少在耦合介质层表面形成控制栅。
下面结合具体实施例，对本发明所述分立栅快闪存储器的制造方法，做详细介绍。图4至图12为本发明所述制造方法的一个具体实施例示意图。
如图4所示，首先提供一个半导体衬底110，所述半导体衬底110上具有第一表面区111以及第二表面区112。
其中，其中第一表面区111以及第二表面区112，分别作为形成源区或者漏区时，离子注入的区域。作为优选方案，所述第一表面区111与第二表面区112的间距，也即后续形成的选择栅底部的沟道宽度，不超过0.18微米。
如图5所示，在半导体衬底110的表面，第一表面区111以及第二表面区112之间，依次形成栅介质层102、栅介质层102表面的选择栅101以及选择栅101表面的顶盖绝缘保护层108。
其中，栅介质层可以为氧化硅、氮氧化硅、氮化硅等，选择栅101可以为多晶硅、单晶硅等，顶盖绝缘保护层108可以为氧化硅，上述各层均可以通过化学气相沉积CVD形成。作为优选实施例顶盖绝缘保护层108的厚度不超过1000埃。
如图6所示，分别在选择栅101的两对应竖直侧，对应第一表面区域111、第二表面区域112，形成第一绝缘侧壁103以及第二绝缘侧壁104。
所述第一绝缘侧壁103以及第二绝缘侧壁104可以为氧化硅，可以是单一层，也可以是多层复合结构，可以通过高温热氧化法或者化学气相沉积形成，厚度范围为100埃至400埃，较为优选的不超过300埃。
如图7所示，对第一表面区111以及第二表面区112进行离子注入，形成源区或漏区。然后在所述第一表面区111以及第二表面区112上形成隧穿氧化层105。
所述隧穿氧化层105为氧化硅，可以通过高温热氧化法或化学气相沉积形成，作为优选实施例，其厚度不超过100埃。
如图8所示，分别在第一绝缘侧壁103以及第二绝缘侧壁104外侧形成第一多晶硅侧壁106以及第二多晶硅侧壁106a，所述第一多晶硅侧壁106以及第二多晶硅侧壁106a分别覆盖第一表面区111以及第二表面区112上隧穿氧化层105的部分表面；
其中，所述第一多晶硅侧壁106以及第二多晶硅侧壁106a通过化学气相沉积，并且进行磷掺杂，作为优选实施例，第一多晶硅侧壁106以及第二多晶硅侧壁106a的厚度不超过1000埃，所述磷掺杂的剂量为1xE19个每立方厘米至1xE21个每立方厘米。
如图9所示，至少在第一多晶硅侧壁106以及第二多晶硅侧壁106a表面覆盖沉积抗反射层301；
在本实施例中，所述抗反射层301为无定形有机抗反射层，可以采用美国布鲁尔科技公司生产的EnsembleTM Arc材料，沉积覆盖于图9所形成的半导体结构上，因此表面形状随被沉积面而起伏。
如图10所示，在抗反射层301的表面形成掩膜层302，并曝光显影形成开口400，使得掩膜层至少覆盖第一多晶硅侧壁106。所述开口400内曝露出第二多晶硅层106a及其邻近区域。
本实施例中，所述掩膜层302采用美国欧姆-哈斯公司生产的EPIC 3200TM深紫外光光刻胶，覆盖于第一多晶硅侧壁106以及具有顶盖绝缘保护层108保护的部分选择栅101表面，而无需精确对准，而开口对准第二多晶硅侧壁106a以及相对应的第二表面区112。
如图11所示，在开口400内刻蚀去除抗反射层301以及第二多晶硅侧壁106a直至露出隧穿氧化层105。
其中，在刻蚀去除抗反射层301以及第二多晶硅侧壁106a时需要采用高选择比的等离子干法刻蚀，以避免氧化层被刻蚀。本实施例中，采用HBr作为等离子干法刻蚀的刻蚀剂量。在刻蚀过程中，抗反射层301最先被刻蚀去除完毕，而露出部分第二表面区112表面的隧穿氧化层105，此时第二多晶硅侧壁106a仅被刻蚀掉部分高度，由于HBr对氧化硅以及多晶硅具有较高的刻蚀选择比，因此氧化硅材质的隧穿氧化层105以及顶盖绝缘保护层108相比与第二多晶硅侧壁106a，刻蚀速度可以忽略，最终剩余的第二多晶硅侧壁106a也被刻蚀去除，而露出其底部的隧穿氧化层105。
如图12所示，去除掩膜层302以及剩余的抗反射层301，然后至少在第一多晶硅栅侧壁106的表面形成耦合介质层109，在耦合介质层109的表面形成控制栅107。
其中第一多晶硅栅侧壁106作为存储器的浮栅，与控制栅107耦合。所述耦合介质层109可以是氧化硅-氮化硅-氧化硅(ONO)复合层，控制栅107可以为多晶硅，均可以通过化学气相沉积形成。
除上述步骤之外，本发明实施例还应当包括形成层间介质层、金属互连线、并进行后端硅化绝缘等常规步骤，作为公知技术不再详细附图说明。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (19)
1.一种分立栅快闪存储器，其特征在于，包括：
半导体衬底，所述半导体衬底具有第一表面区以及第二表面区；
快闪存储单元，所述快闪存储单元包括：位于半导体衬底表面、第一表面区以及第二表面区之间的选择栅；分别形成于选择栅两个相对竖直侧，且对应于第一表面区、第二表面区的第一绝缘侧壁以及第二绝缘侧壁；覆盖半导体衬底第一表面区以及第二表面区的隧穿氧化层；位于第一绝缘侧壁外侧，且覆盖第一表面区上隧穿氧化层部分表面的浮栅；覆盖浮栅并与浮栅耦合的控制栅。
2.如权利要求1所述的分立栅快闪存储器，其特征在于，所述隧穿氧化层厚度不超过100埃。
3.如权利要求1所述的分立栅快闪存储器，其特征在于，所述选择栅底部的沟道宽度即第一表面区与第二表面区的间距不超过0.18微米。
4.如权利要求1所述的分立栅快闪存储器，其特征在于，所述选择栅的表面还形成有顶盖绝缘保护层。
5.如权利要求4所述的分立栅快闪存储器，其特征在于，所述顶盖绝缘保护层厚度不超过1000埃。
6.如权利要求1所述的分立栅快闪存储器，其特征在于，所述第一绝缘侧壁以及第二绝缘侧壁的厚度不超过300埃。
7.如权利要求1所述的分立栅快闪存储器，其特征在于，所述浮栅与控制栅之间还形成有耦合介质层。
8.如权利要求7所述的分立栅快闪存储器，其特征在于，所述耦合介质层为ONO复合层。
9.一种分立栅快闪存储器的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一表面以及第二表面；
在半导体衬底表面、第一表面区以及第二表面区之间形成选择栅；
在选择栅两个相对应竖直侧形成第一绝缘侧壁以及第二绝缘侧壁；
在半导体衬底第一表面区以及第二表面区上形成隧穿氧化层；
分别在第一绝缘侧壁以及第二绝缘侧壁外侧形成第一多晶硅侧壁以及第二多晶硅侧壁，所述第一多晶硅侧壁以及第二多晶硅侧壁分别覆盖第一表面区以及第二表面区上隧穿氧化层的部分表面；
至少在第一多晶硅侧壁以及第二多晶硅侧壁表面覆盖沉积抗反射层；
在抗反射层表面形成掩膜层并曝光显影形成开口，使得掩膜层至少覆盖第一多晶硅侧壁，所述开口曝露出第二多晶硅侧壁及其邻近区域的；
在开口内刻蚀去除抗反射层、第二多晶硅侧壁直至露出隧穿氧化层；
去除掩膜层以及剩余的抗反射层；
至少在第一多晶硅侧壁的表面形成耦合介质层；
至少在耦合介质层表面形成控制栅。
10.如权利要求9所述的制造方法，其特征在于，所述隧穿氧化层厚度不超过100埃。
11.如权利要求9所述的制造方法，其特征在于，所述选择栅底部的沟道宽度即第一表面区与第二表面区的间距不超过0.18微米。
12.如权利要求9所述的制造方法，其特征在于，还包括在选择栅表面形成顶盖绝缘保护层。
13.如权利要求12所述的制造方法，其特征在于，所述顶盖绝缘保护层厚度不超过1000埃。
14.如权利要求9所述的制造方法，其特征在于，还包括在第一表面区以及第二表面区内离子注入形成源、漏区。
15.如权利要求9所述的制造方法，其特征在于，所述第一绝缘侧壁以及第二绝缘侧壁的厚度不超过300埃。
16.如权利要求9所述的制造方法，其特征在于，所述第一多晶硅侧壁以及第二多晶硅侧壁的厚度不超过1000埃。
17.如权利要求9所述的制造方法，其特征在于，还包括在第一多晶硅侧壁以及第二多晶硅侧壁中进行磷掺杂。
18.如权利要求9所述的制造方法，其特征在于，所述抗反射层为无定形有机抗反射层。
19.如权利要求9所述的制造方法，其特征在于，所述在开口内刻蚀去除抗反射层、第二多晶硅侧壁，采用刻蚀剂为HBr的等离子干法刻蚀。
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