CN102376652B - 减小写入干扰的分离栅闪存制作方法 - Google Patents

减小写入干扰的分离栅闪存制作方法 Download PDF

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Abstract

本发明一种减小写入干扰的分离栅闪存制作方法，在半导体衬底上形成控制栅、浮栅、擦除栅和字线的步骤后，进行轻掺杂离子注入，包括垂直轻掺杂步骤和口袋离子注入步骤，其中所述口袋离子注入步骤是将离子束以倾斜的角度打入所述字线下方的半导体衬底中。本发明分离栅闪存的制作方法省去了现有技术中用于定义闪存单元阈值电压的离子注入步骤，取而代之，在形成字线步骤后，加入口袋离子注入步骤，减小了字线与浮栅之间间隙下方的衬底区域的掺杂浓度，从而减小了字线与浮栅之间间隙下方的衬底区域的掺杂浓度与浮栅下方的沟道之间的浓度差，从而防止不该进行写入变化的单元发生写入变化，有效避免了写入干扰。

Description

减小写入干扰的分离栅闪存制作方法
技术领域
本发明涉及半导体工艺领域，尤其涉及一种减小写入干扰的分离栅闪存制作方法。
背景技术
在目前的半导体产业中，集体电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占有相当大的比例。存储器用于存储大量的数字信息，最近据调查显示，在世界范围内，存储器芯片大约占半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除存储器可编程存储器)、FLASH(闪存)和FRAM(铁电存储器)等。在存储器中，近年来闪存存储器(Flash Memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储信息，具有集成度高、快读的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到广泛的应用。在各种各样的闪存器件中，基本分为两种类型：叠栅式(stacked gate)和分离栅式(split gate)，制造叠栅式的方法比制造分离栅式简单，且所占面积较小，然而叠栅时存在过擦除问题，该问题通常需要在擦除循环后进行验证以将单元的阈值电压保持在一个电压范围内解决，增加了电路设计的复杂性。但是分离栅式的电路设计相对简单，而且相比叠栅式可以有效解决堆叠式的过擦除问题，同时分离栅式结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。
闪存的标准物理结构称为基本位(bit)。通常MOS的栅极(gate)和导电沟道层间由栅极绝缘层隔开，一般为氧化层(gate oxide)；而闪存在控制栅(controlgate)与导电沟道间还多了一层物质，称之为浮栅(floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读，写，以及擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。
由于浮栅的物理特性与结构，使其被注入负电子时，该位就由数字“1”被写成“0”，这一过程为写入，也可称为编程模式；相对的，当负电子从浮栅中移走后，该位就由数字“0”变成“1”，此过程称为擦除。关于电子注入或擦除的技术在业界有许多探讨。其中编程时采用隧穿注入法(channel hot injection)机理。当源极接地，控制栅的电压大于漏极区电压时，浮栅与导电沟道间氧化层的能带会变窄，因此在导电沟道中的负电子会被加速从沟道跃迁到浮栅中，进而完成编程(写入)的动作。在擦除信息时运用了Fowler-Nordheim隧穿效应，控制栅接地，擦除栅加正电压，电子由浮栅隧穿至擦除栅，完成对浮栅中电荷的擦除。在闪存技术发展中，写入干扰时是技术人员最为关切的问题，写入干扰在写入阶段由于电压误写入其他单元的问题。
图1a为现有技术中分离栅闪存的结构示意图，如图1a所示的分离栅闪存结构，控制栅109’位于所述浮栅105’上，所述擦除栅111’位于所述控制栅105’和所述浮栅109’一侧，字线113’位于所述控制栅109’和所述浮栅105’的另一侧，其中字线111’可以减小漏电流，防止过擦除现象。针对现有技术中的分离栅闪存的一种制作方法为：提供一半导体衬底100’；在所述半导体衬底100’上形成栅氧化层103’；在所述栅氧化层103’上形成浮栅多晶硅层；在所述浮栅多晶硅层上形成电介质层107’；在所述电介质层107’上形成控制栅多晶硅层；光刻并刻蚀形成控制栅109’、浮栅105’；定义闪存单元的阈值电压的步骤，其中离子注入浓度为1013个/cm2；最后，形成隧穿氧化层、浮栅-字线间隙氧化层、擦除栅111’和字线113’。图1b为现有技术中用于定义闪存单元阈值电压的离子注入步骤示意图，参考图1b，在形成控制栅109’和107’步骤与形成字线111’步骤之间，进行用于定义闪存单元阈值电压的离子步骤，这一步骤具体为在控制栅109’上涂抹光刻胶20’后，图案化光刻胶20’，以光刻胶20’为掩膜进行离子注入。然而，结合图1所示，这一步骤会造成字线113’与浮栅105’之间间隙下方的衬底区域100中的浓度与字线113’下方的沟道104’的浓度差过大，使沟道104’与半导体衬底100’交界处形成的PN结在反向偏置时，易产生隧穿电流，产生隧穿电流在控制栅109’的电压作用下进入浮栅105’，使不该进行写入变化的单元发生写入变化，因此，现有技术中分离栅闪存的制作方法容易造成写入干扰。
发明内容
本发明要解决的技术问题是，减小写入干扰的分离栅闪存制作方法。
为解决上述问题，本发明提供一种减小写入干扰的分离栅闪存制作方法，包括以下步骤：
提供一半导体衬底；
在所述半导体衬底上形成栅氧化层；
在所述栅氧化层上形成浮栅多晶硅层；
在所述浮栅多晶硅层上形成电介质层；
在所述电介质层上形成控制栅多晶硅层；
形成控制栅、浮栅步骤，光刻并刻蚀形成控制栅和浮栅；
形成擦除栅和字线；
进行轻掺杂离子注入进行轻掺杂离子注入，包括垂直轻掺杂步骤和口袋离子注入步骤，所述口袋离子注入步骤为将离子束以倾斜的角度打入所述字线下方的半导体衬底中。
进一步的，在所述进行轻掺杂离子注入步骤中，所述垂直轻掺杂步骤的掺杂类型为磷或砷。
进一步的，在所述进行轻掺杂离子注入步骤中，所述倾斜的角度为20°至70°。
较佳的，在所述进行轻掺杂离子注入步骤中，所述倾斜的角度为30。
较佳的，在所述进行轻掺杂离子注入步骤中，所述离子束的的掺杂类型为硼。
可选的，所述离子束的掺杂为硼离子或二氟化硼。
较佳的，离子束掺杂浓度为3*1013个/cm2。
进一步的，所述浮栅多晶硅层的厚度为
Figure BSA00000241581300031
进一步的，所述控制栅多晶硅层的厚度为
Figure BSA00000241581300032
进一步的，所述电介质层为氧化硅-氮化硅-氧化硅三层结构。
综上所述，本发明分离栅闪存的制作方法省去了现有技术中用于定义闪存单元阈值电压的离子注入步骤，取而代之，在形成字线步骤后，在进行轻掺杂离子注入步骤中加入口袋离子注入步骤(pocket implant)，是将离子束以倾斜角度打入所述字线下方的半导体衬底中，所述制作方法减小了字线与浮栅之间间隙下方的衬底区域的掺杂浓度，进而减小了字线与浮栅之间间隙下方的衬底区域的浓度与浮栅下方的沟道之间的浓度差，从而减小这一交界面的隧穿电流(band-to-band tunneling)，防止不该进行写入变化的单元发生写入变化，有效避免了写入干扰。
进一步，进行轻掺杂离子注入步骤还可以减小闪存单元阈值电压，提高闪存的擦除效率，还可以避免短沟道效应。
附图说明
图1a为现有技术中分离栅闪存的结构示意图；
图1b为现有技术中用于定义闪存单元阈值电压的离子注入步骤示意图；
图2a～图2i为本发明一实施例中分离栅闪存的制作过程示意图；
图3为本发明分离栅闪存的制作过程一具体实施方式流程图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。
在以下描述中阐述了具体细节以便于充分理解本发明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。因此本发明不受下面公开的具体实施例的限制。
其次，通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。附图的描绘并未刻意按照实际比例，重点在于示出本发明的主旨。本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
本发明的核心思想是：本发明分离栅闪存的制作方法通过省去现有技术中，在形成控制栅步骤和形成字线的步骤之间的用于定义闪存单元阈值电压的离子注入过程，取而代之地，在形成字线步骤后，在进行轻掺杂离子注入步骤中加入口袋离子注入步骤，将离子束以倾斜角度打入所述字线下方的半导体衬底中，从而不仅可以定义闪存单元的阈值电压，而且减小字线下方的沟道与字线-栅极之间间隙下方的半导体区域发生隧穿电流，从而有效避免写入干扰目的。
图3为本发明分离栅闪存的制作过程的具体实施方式流程图，参考图3。本发明提供一种减小写入干扰的分离栅闪存制作方法，包括以下步骤：
S01：提供一半导体衬底，所述半导体衬底100可以为N型的硅衬底或其他可以作为半导体衬底的材料，如图2a所示；
S02：在所述半导体衬底100上形成栅氧化层，所述栅氧化层101的厚度为
Figure BSA00000241581300051
优选的，所述栅氧化层的厚度为
Figure BSA00000241581300052
所述栅氧化层103的沉积方法可以为热氧化、CVD(化学气相沉积)等，本实施例采用热氧化工艺，形成如图2b所示结构。
S03：在所述栅氧化层103上形成浮栅多晶硅层105，用作浮栅(FloatingGate)。浮栅多晶硅层105的沉积方法可以为化学气相沉积、LPCVD(低压化学气相沉积)等工艺，本实施例采用低压化学气相沉积工艺。所述浮栅多晶硅层105的厚度为优选的
Figure BSA00000241581300054
对浮栅多晶硅层105进行N型掺杂，掺杂离子可以为磷、锑、砷等五价化学元素，形成如图2c所示结构。
S04：在浮栅多晶硅层105上形成一电介质层107，较佳的所述电介质层107为ONO三层结构，即氧化硅-氮化硅-氧化硅结构，ONO三层结构具有漏电少、缺陷少的优点。氧化硅的沉积方法可以为热氧化、CVD等，本实施例采用热氧化工艺，氮化硅的沉积方法可以为CVD或LPCVD工艺，本是实施例采用LPCVD沉积氧化硅。
S05：在所述电介质层107上形成控制栅多晶硅层109，用作控制栅(ControlGate)。控制栅多晶硅层109的沉积方法与浮栅多晶硅层105的沉积方法相同。所述控制栅多晶硅层109的厚度为
Figure BSA00000241581300055
优选的
Figure BSA00000241581300056
形成如图2d所示结构。
S06：形成控制栅109、浮栅105步骤，进行光刻工艺，图案化光刻胶，该技术为本领域技术人员所公知。光刻工艺完成后，进行干法刻蚀，直至暴露出栅氧化层，所述干法刻蚀采用反应离子刻蚀法，所用的工艺气体主要为含氯气体。干法刻蚀完成后，控制栅109和浮栅105就已形成，形成如图2e所示结构。
进一步的，为使擦除栅下的源极区102具有良好的导电性，对源极区102进行离子注入，利用光刻胶作为掩膜，注入离子可以为砷、磷；在本实施例中优选为砷，离子注入后在源极区102形成N型掺杂区域。
进一步的，接下来形成控制栅的氧化物侧墙115，较佳的，所述氧化物侧墙115为氧化层、氮化硅双层侧墙结构，在氧化物侧墙115淀积完成后进行刻蚀，至此在控制栅109侧面形成氧化物侧墙115。
进一步的，形成隧穿氧化层117(Tunnel Oxide)，所述隧穿氧化层117位于浮栅105与其后形成的擦除栅113之间，所述隧穿氧化层117可以采用等离子增强型化学气相沉积(PECVD)或LPCVD。本实施例采用LPCVD，隧穿氧化层的厚度为
Figure BSA00000241581300061
较佳的为
S07：擦除栅、字线，在隧穿氧化层117形成以后，形成擦除栅111、字线113。其中所述擦除栅113和字线111均为多晶硅层，形成方式为LPCVD，其间对淀积的薄膜通过光刻、刻蚀工艺完成，形成如图2f所示的结构。
S08：进行轻掺杂离子注入步骤：(Lightly Doped Drain)，进行轻掺杂离子注入，包括垂直轻掺杂步骤和口袋离子注入步骤，所述垂直轻掺杂步骤与所述口袋离子注入(Pocket Implant)步骤顺序可调换，其中所述垂直轻掺杂步骤用于减小热电子效应，如图2g所示。所述口袋离子注入步骤是将离子束以倾斜的角度打入所述字线113下方的半导体衬底100中，如图2h所示，离子束与半导体衬底100的倾角范围在20°至70°之间，较佳的倾角为30°，倾角是根据要打入字线113下方的侧向深度以及字线13与相邻字线间的距离有关，以倾角30°打入能够比较好的控制打入的位置和深度，形成如图8所示结构。在所述口袋离子注入步骤中，离子束打入的能量根据字线113的长度和宽度定义，也根据实际需要的深度进行定义，在本实施例中，所述离子束的打入能量为15K。较佳的，在所述进行轻掺杂离子注入步骤中，所述离子束的掺杂类型为硼。所述离子束的掺杂为硼离子或二氟化硼，最终形成如图2i所示结构。
综上所述，本发明分离栅闪存的制作方法省去了现有技术中，在S06的形成控制栅109步骤和S07的形成字线113的步骤之间的用于定义闪存单元阈值电压的离子注入过程，取而代之地，在S07的形成字线113步骤后，在进行轻掺杂离子注入步骤，增加口袋离子注入步骤离子束以倾斜角度打入所述字线113下方的半导体衬底100中，从而减小了字线下方的沟道102的浓度，进而减小了字线113下方的沟道102中掺杂浓度与字线113-浮栅105之间间隙下方的衬底100的浓度差，使字线下方的沟道104与半导体衬底100交界处形成的PN结交界面浓度差减小，在反向偏置时不易发生隧穿效应，减小了隧穿电流，因此，本发明解决了现有技术中分离栅闪存的制作方法容易造成写入干扰的问题，避免了交界面浓度变化过于突然造成隧穿效应的问题，有效减小了漏电流，避免了写入干扰。
此外，进行轻掺杂离子注入轻掺杂离子注入步骤还可以调整闪存单元阈值电压，还可以避免短沟道效应。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种减小写入干扰的分离栅闪存制作方法，其特征在于，包括以下步骤：
提供一半导体衬底；
在所述半导体衬底上形成栅氧化层；
在所述栅氧化层上形成浮栅多晶硅层；
在所述浮栅多晶硅层上形成电介质层；
在所述电介质层上形成控制栅多晶硅层；
形成控制栅、浮栅步骤，光刻并刻蚀形成控制栅和浮栅；
形成擦除栅和字线；
进行轻掺杂离子注入，包括垂直轻掺杂步骤和口袋离子注入步骤，其中所述口袋离子注入步骤是将离子束以倾斜的角度打入所述字线下方的半导体衬底中。
2.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，在所述进行轻掺杂离子注入步骤中，所述垂直轻掺杂步骤的掺杂类型为磷或砷。
3.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，在所述进行轻掺杂离子注入步骤中，所述倾斜的角度为20°至70°。
4.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，在所述进行轻掺杂离子注入步骤中，所述倾斜的角度为30°。
5.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，在所述进行轻掺杂离子注入步骤中，所述离子束的掺杂类型为硼。
6.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，所述离子束的掺杂为硼离子或二氟化硼。
7.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，所述离子束掺杂物的掺杂浓度为3*1013个/cm2。
8.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，所述浮栅多晶硅层的厚度为
Figure FSA00000241581200011
9.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，所述控制栅多晶硅层的厚度为
Figure FSA00000241581200012
10.如权利要求1所述的减小写入干扰的分离栅闪存制作方法，其特征在于，所述电介质层为氧化硅-氮化硅-氧化硅三层结构。
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