CN104425499A - 记忆体元件、记忆体阵列与其操作方法 - Google Patents

Abstract

本发明揭露一种记忆体元件、记忆体阵列与其操作方法。记忆体元件包含具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第一浮置栅极、第二浮置栅极与字符栅极。第一与第二掺杂区位于基板中。第一浮置栅极位于基板上方，且电性耦接第一掺杂区。第二浮置栅极位于基板上方，且电性耦接第二掺杂区。字符栅极位于基板的上方与第一与第二掺杂区之间，其中字符栅极包含延伸至第一浮置栅极上方的第一部件与延伸至第二浮置栅极上方的第二部件。

Description

记忆体元件、记忆体阵列与其操作方法

技术领域

本发明是有关于一种记忆体元件（memory cell），且特别是有关于具有浮置栅极的记忆体元件。

背景技术

一般而言，常见的快闪记忆体元件为分离栅极（split gate）记忆体元件。请参照图1A，图1A根据已知技术绘示一种分离栅极记忆体元件100的剖面示意图。如图1A所示，分离栅极记忆体元件100包含字符栅极102、浮置栅极（floating gate）104、源极106与漏极108。

以操作而言，可在源极106上施加一第一偏压电压（例如：12V），在漏极108上施加一第二偏压电压（例如：2.5V），借此在源极106与漏极108之间的通道Lg中形成一水平高电场，进而吸引通道Lg内的电子e-。由于源极106上的高电压会耦合至浮置栅极104，故在浮置栅极104与通道Lg之间会形成一垂直高电场，以将前述的电子e-拉入浮置栅极104中，以完成写入操作。

然而，由于制程误差的关系，前述分离栅极记忆体元件100的通道Lg可能会缩小，造成分离栅极记忆体元件100在写入操作上会遇到多种写入干扰(program disturb)，例如行贯穿干扰(Column punch through disturb)、反向穿隧干扰(Reverse tunneling disturb)以及列贯穿干扰(Row punch throughdisturb)。

请参照图1B，图1B根据已知技术绘示一种分离栅极记忆体阵列120的示意图。以列贯穿干扰为例，假设在分离栅极记忆体阵列120中，字符线WLm0、WLm1分别电性耦接多个前述记忆体元件100的字符栅极102。在此例中，假设欲对分离栅极记忆体元件140进行写入操作时，此时在记忆体元件140对应的字符线WLm1上施加选择电压(例如：1.8V)，并在分离栅极记忆体元件140对应的源极106施加前述的第一偏压电压（例如：Vs=12V）、在分离栅极记忆体元件140的漏极108施加前述的第二偏压电压（例如：2.5V）。若通道Lg的长度因制程误差而减小，在源极106与漏极108的水平高电场可能会引入一漏极电流，进而产生写入干扰。一般而言，为了减少此种列贯穿干扰的影响，前述的分离栅极记忆体元件100的通道Lg的长度不能太小，因此造成分离栅极记忆体元件100整体的尺寸增加。

因此，如何使用小尺寸的记忆体元件并具有低写入干扰，实属当前重要研发课题之一，亦成为当前相关领域亟需改进的目标。

发明内容

本发明的目的在于提供一种记忆体元件（memory cell）、记忆体阵列（memory array）与其操作方法。

为解决上述问题，本发明的一方面提供一种记忆体元件。记忆体元件包含具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第一浮置栅极、第二浮置栅极与字符栅极。第一与第二掺杂区位于基板中。第一浮置栅极位于基板上方，且电性耦接第一掺杂区。第二浮置栅极位于基板上方，且电性耦接第二掺杂区。字符栅极位于基板的上方与第一与第二掺杂区之间，其中字符栅极包含延伸至第一浮置栅极上方的第一部件与延伸至第二浮置栅极上方的第二部件。

本发明的另一方面是在于提供一种记忆体元件的操作方法。其中记忆体元件包含具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第一浮置栅极、第二浮置栅极与字符栅极。第一与第二掺杂区位于基板中。第一浮置栅极位于基板上方，且电性耦接第一掺杂区。第二浮置栅极位于基板上方，且电性耦接第二掺杂区。字符栅极位于基板的上方与第一与第二掺杂区之间，其中字符栅极包含延伸至第一浮置栅极上方的第一部件与延伸至第二浮置栅极上方的第二部件。操作方法包含：在字符栅极上施加抹除电压，并在第一与第二掺杂区上施加接地电压，借此重置记忆体元件；在字符栅极上施加选择电压，借此选定记忆体元件；在第一与第二掺杂区的一者施加写入电压，并在第一与第二掺杂区的另一者施加接地电压，借此对记忆体元件写入数据；以及在第一与第二掺杂区的一者施加读取电压，并在第一与第二掺杂区的另一者施加该地电压，借此对记忆体元件读取数据。

本发明的又一方面是在于提供一种记忆体阵列。记忆体阵列包含多条字符线与多个分页。其中每一分页包含第一位线与第二位线与多个记忆体元件。每一记忆体元件包含具有第一导电型的基板、具有第二导电型的第一掺杂区、具有第二导电型的第二掺杂区、第一浮置栅极、第二浮置栅极与字符栅极。第一掺杂区位于基板中，并与第一位线电性耦接。第二掺杂区位于基板中，并与第二位线电性耦接。第一浮置栅极位于基板上方，其中第一浮置栅极电性耦接第一掺杂区。第二浮置栅极位于基板上方，其中第二浮置栅极电性耦接第二掺杂区。字符栅极，位于基板的上方与第一与第二掺杂区之间，并与多条字符线的一对应者电性耦接，其中字符栅极包含延伸至第一浮置栅极上方的第一部件与延伸至第二浮置栅极上方的第二部件，与多条字符线的一对应者电性耦接。前述的多条字符线、第一位线与第二位线形成于基板上。

综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值，本发明所示的记忆体元件、记忆体阵列与其操作方法具有元件尺寸小与低写入干扰的优点。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1A根据已知技术绘示一种分离栅极记忆体元件的剖面示意图；

图1B根据已知技术绘示一种分离栅极记忆体阵列的示意图；

图2A根据本发明的一实施例绘示一种记忆体元件的剖面示意图；

图2B分别绘示分离栅极记忆体元件与记忆体元件的俯视示意图；

图3A根据本发明另一实施例绘示一种记忆体元件的剖面示意图；

图3B根据本发明又一实施例绘示一种记忆体元件的剖面示意图；

图4根据本发明的一实施例绘示一种记忆体元件的操作方法的流程图；

图5是根据本发明的一实施例绘示记忆体元件中临界电压与第一恢复电压的关系图；以及

图6根据本发明的一实施例绘示一种记忆体阵列的示意图。

具体实施方式

关于本文中所使用的“约”、“大约”或“大致”一般通常是指数值的误差或范围约百分之二十以内，较好地是约百分之十以内，而更佳地则是约百分之五以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如“约”、“大约”或“大致”所表示的误差或范围。

请参照图2A，图2A根据本发明的一实施例绘示一种记忆体元件200的剖面示意图。如图2A所示，记忆体元件200包含基板220、第一掺杂区230、第二掺杂区232、第一浮置栅极240、第二浮置栅极242与字符栅极250。基板220为第一导电型(例如：P型)，而第一掺杂区230与第二掺杂区232为第二导电型(例如：N型)。第一掺杂区230与第二掺杂区232分别位于具有第一导电型的基板220中。第一浮置栅极240与第二浮置栅极242位于基板220的上方，且第一浮置栅极240电性耦接第一掺杂区230，第二浮置栅极242电性耦接第二掺杂区232。字符栅极250位于基板220的上方与第一掺杂区230与第二掺杂区232之间。字符栅极250具有延伸至第一浮置栅极240上方的第一部件252与延伸至第二浮置栅极上方的第二部件254。前述的第一浮置栅极240与第二浮置栅极242可由第一氧化多晶硅(Polysilicon)层所形成，而字符栅极250与其第一部件252、第二部件254可由第二氧化多晶硅层所形成。

请参照图2B，图2B分别绘示分离栅极记忆体元件100与记忆体元件200的俯视示意图。如图2B所示，由于记忆体元件200的字符栅极250可同时控制两个浮置栅极240、242，相较于已知的分离栅极记忆体元件100可节省至少一个源/漏极区域，故记忆体元件200的元件尺寸大致可为分离栅极记忆体元件100的元件尺寸的50～60%。另外，如图2A所示，记忆体元件200的通道Lg是由第一浮置栅极240与第二浮置栅极242所决定，由于前述两者在制程上为同一氧化多晶硅层，故记忆体元件200之间的通道Lg的长度可较为均匀，因此可降低写入干扰的影响。

请参照图3A，图3A根据本发明的另一实施例绘示一种记忆体元件300的剖面示意图。相较于前述的记忆体元件200，记忆体元件300中的第一部件252与字符栅极250大致形成第一凹槽252a，第二部件254与字符栅极250大致形成第二凹槽254a，且记忆体元件300中的第一浮置栅极240具有延伸至第一凹槽252a的第一尖端边缘240a，第二浮置栅极242具有延伸至第二凹槽254a的第二尖端边缘242a。由于前述的记忆体元件200是利用高电场吸引电子的方式来抹除数据，故在此实施例中的记忆体元件300可进一步地利用尖端放电的特性来增加电子移动的速度，进而可增加记忆体元件300的抹除数据的速度与降低抹除操作时所施加欲字符栅极250上的抹除电压(如后所述)。

请参照图3B，图3B根据本发明又一实施例绘示一种记忆体元件320的剖面示意图。如图3B所示，记忆体元件320的第一部件252的侧壁252b与第一浮置栅极240的侧壁240b大致对齐，第二部件254的侧壁254b与第二浮置栅极242的侧壁242b大致对齐，其中记忆体元件320还包含第一抹除栅极340、第二抹除栅极342、第一控制栅极350以及第二控制栅极352。第一抹除栅极340位于第一掺杂区230的上方。第二抹除栅极342位于第二掺杂区232的上方。第一控制栅极350位于第一浮置栅极240的上方与第一抹除栅极340与侧壁252b之间。第二控制栅极352位于第二浮置栅极242的上方与第一抹除栅极342与侧壁254b之间。其中，第一抹除栅极340与第二抹除栅极342与字符栅极250可为同一氧化多晶硅层。第一控制栅极350与第二控制栅极352可为第三氧化多晶硅层。

相较于前述的记忆体元件200、300，本实施例中的记忆体元件320可利用额外的抹除栅极340、342来额外提供驱动电压，以降低原先施加于字符栅极250上的抹除电压。在记忆体元件320中的字符栅极250可不需承受较高的抹除电压，故记忆体元件320中的字符栅极250的厚度可以降低。因此，记忆体元件320可较适用于先进制程。同样地，透过额外的控制栅极350、352亦可降低记忆体元件320在写入操作时所施加于字符栅极250的控制电压(如后所述)，进而降低了记忆体写入时可能产生的干扰。

请同时参照图4与下表一，图4根据本发明的一实施例绘示一种记忆体元件的操作方法400的流程图。表一根据本发明的一实施例呈现前述记忆体元件200的操作设定。

表一、记忆体元件200的操作设定表

如表一所示，上述的记忆体元件200、300与320可进一步地用于一位操作或二位操作。若将记忆体元件200、300与320用于二位操作时，记忆体所使用的整体面积可更少。而若将记忆体元件200、300与320用于一位操作时，记忆体元件200、300与320还包含自我恢复的操作，借此可改善记忆体元件200、300与320的数据保存能力。

如图4所示，操作方法400可适用于前述的记忆体元件200、300与320，以下操作说明以记忆体元件200为主。操作方法400包含步骤S420、S440、S460与S480。

在步骤S420中，亦即表一中的抹除操作，在记忆体元件200的字符栅极250上施加抹除电压(例如：表一所示的11V)，亦即利用FN穿隧方式(Folwer-Nordheim tunneling)，通过垂直高电场拉出第一浮置栅极240与第二浮置栅极242的电子e-，进而重置记忆体元件200。

在步骤S440中，以二位操作为例，在欲操作的记忆体元件200的字符栅极250上施加选择电压(例如：表一所示的3.3V)，借此选定记忆体元件200。

在步骤S460中，以二位操作为例，在记忆体元件200的第一掺杂区230与第二掺杂区232的一者施加写入电压(例如:表一所示的9V)，并在第一掺杂区230与第二掺杂区232的另一者施加接地电压(例如:表一所示的0V)，借此对记忆体元件200写入数据。例如，在记忆体元件200的第一掺杂区230上施加写入电压9V，并在第二掺杂区232上施加接地电压0V可对记忆体元件200的第一位写入数据。

在步骤S480中，亦即表一中的读取操作，在记忆体元件200的第一掺杂区230与第二掺杂区232的一者施加读取电压（例如，表一所示的1.8V），并在第一掺杂区230与第二掺杂区232的另一者施加接地电压，借此可在经记忆体元件200的通道Lg产生一相应的电流，进而对记忆体元件200读取数据。

另外，在上述的步骤S460中，若记忆体元件200为一位操作时，则可进一步地定义数据0与数据1的状态。数据0(亦即具有低逻辑准位的数据)的状态可定义为第一浮置栅极240的临界电压VTH1较高、第二浮置栅极242的临界电压VTH2较低时，亦即logic0=(VTH1,High,VTH2,Low)。相反地，数据1(亦即具有高逻辑准位的数据)的状态可定义为第一浮置栅极240的临界电压VTH1较低、第二浮置栅极242的临界电压VTH2较高时，亦即logic1=(VTH1,Low,VTH2,High)。

因此，举例而言，当欲写入数据0时，可在记忆体元件200的第一掺杂区230施加前述的写入电压，在第二掺杂区232施加接地电压，使记忆体元件200利用漏极端通道热电子注入(Source Side channel hot electron Injection，SSI)的方式自通道Lg注入电子e-至第一浮置栅极240，此时第一浮置栅极240的临界电压VTH1相对高于第二浮置栅极242的临界电压VTH2，借此写入数据0至记忆体元件200。

再者，在一位操作中，记忆体元件200写入数据后，记忆体元件200中的浮置栅极240、242中的一者会具有高临界电压。然而，随着长期的数据储存与环境压力，此高临界电压会随着浮置栅极内的电荷损失而逐渐降低。因此，操作方法400还包含自我恢复操作，通过一预定时间（例如：100微秒）内交替地在第一掺杂区230与第二掺杂区232的一者施加第一恢复电压（例如，表一所示的8V）以及在第一掺杂区230与第二掺杂区232的另一者施加第二控制电压（例如，表一所示的0.5V），借此自我恢复记忆体元件200中所储存的数据。

举例而言，假设记忆体元件200已储存数据0，亦即第一浮置栅极240中存有电子e-，此时在自我恢复操作中，可在第一掺杂区230施加第一恢复电压8V，并在第二掺杂区232施加第二恢复电压0.5V，可在通道Lg内产生一微弱电流对第一浮置栅极240充电，而第二浮置栅极242中则可保持较低的临界电压状态。

不论记忆体元件200原先是储存数据0或数据1，通过自我恢复的操作，具有较高临界电压的浮置栅极240或242可有效率地被充电以保持原先的储存数据。

请参照图5，图5是根据本发明的一实施例绘示记忆体元件200中临界电压与第一恢复电压的关系图。

如图5所示，其中纵轴表示记忆体元件200的第一浮置栅极240的临界电压VTH1与第二浮置栅极242的临界电压VTH2的一者，图5包含了曲线群520以及530，曲线群520对应于具有较高临界电压状态的浮置栅极的临界电压，且曲线群530对应于具有较低临界电压状态的浮置栅极的临界电压。如图5所示，记忆体元件200在自我恢复操作时可在20微秒内即可对具有较高临界电压状态的浮置栅极完成充电，同时在另一具有较低临界电压状态的浮置栅极可在约200毫秒内不受到写入干扰的影响。

请参照图6，图6根据本发明的一实施例绘示一种记忆体阵列600的示意图。如图6所示，记忆体阵列600可包含多条字符线WL1～WLm以及多个分页Page1～n，其中图6仅绘示字符线WL1～WL4与分页page1、page2。

以分页page1为例，每个分页中包含第一位线BL_ODDn与第二位线BL_Evenn与多个前述的记忆体元件200(或者可为记忆体元件300)。第一位线BL_ODDn与第二位线BL_Evenn分别与字符线WL1～WL4垂直排列。多个记忆体元件200的字符栅极250分别与对应的字符线电性耦接，例如分页page1、page2的第一行的记忆体元件200的字符栅极皆电性耦接至字符线WL1。且多个记忆体元件200的第一掺杂区230电性耦接于第一位线BL_ODDn，第二掺杂区232电性耦接于第二位线BL_EVENn，其中前述的字符线WL1～WLm、第一位线BL_ODDn与第二位线BL_EVENn皆形成于基板220上。

在此实施例中，通过搭配前述的表一，记忆体阵列600可通过施加对应的电压于字符线与位线上，进而正确地执行写入、读取、抹除或自我恢复等操作，再此不再赘述。

另外，前述的记忆体阵列600还可进一步地将当级的分页page1中的第二位线BL_EVENn与一后级的分页page2中的第一位线BL_ODDn+1直接连接。如此，通过共用一位线，可使记忆体阵列600的面积更为减少。

然而，共用同一位线(即BL_EVENn与BL_ODDn+1)的记忆体阵列600在操作上会与先前表一所述稍有不同。举例而言，在对分页page1的记忆体元件200写入数据0时，需在第一位线BL_ODDn上施加写入电压，并在第二位线BL_EVENn(亦即BL_ODDn+1)上施加接地电压。此时，还需同时在分页page2上的第二位线BL_EVENn+1施加接地电压以防止误写入数据至分页page2中的记忆体元件。同理，在对分页page1的记忆体元件200写入数据1时，在分页page2上亦有类似的操作，在此不再赘述。

前述的记忆体阵列600可适用于前述的记忆体元件200或记忆体元件300，本领域的通常知识者可视实际需求弹性设置。

综上所述，本发明所示的记忆体元件、记忆体阵列与其操作方法可具有较小的元件体积，同时亦具有较低的写入干扰与数据自我恢复的优点。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (10)

1.一种记忆体元件，其特征在于，包含：

一具有第一导电型的基板；

一具有第二导电型的第一掺杂区，位于该基板中；

一具有第二导电型的第二掺杂区，位于该基板中；

一第一浮置栅极，位于该基板上方，其中该第一浮置栅极电性耦接该第一掺杂区；

一第二浮置栅极，位于该基板上方，其中该第二浮置栅极电性耦接该第二掺杂区；以及

一字符栅极，位于该基板的上方与该第一与该第二掺杂区之间，其中该字符栅极包含延伸至该第一浮置栅极上方的一第一部件与延伸至该第二浮置栅极上方的一第二部件。

2.根据权利要求1所述的记忆体元件，其特征在于，该第一部件与该字符栅极大致形成一第一凹槽，且该第二部件与该字符栅极大致形成一第二凹槽，且该第一浮置栅极具有延伸至该第一凹槽的一第一尖端边缘，该第二浮置栅极具有延伸至该第二凹槽的一第二尖端边缘。

3.根据权利要求1所述的记忆体元件，其特征在于，该第一部件的一侧壁与该第一浮置栅极的一侧壁大致对齐，该第二部件的一侧壁与该第二浮置栅极的一侧壁大致对齐，其中该记忆体元件还包含：

一第一抹除栅极，位于该第一掺杂区的上方；

一第二抹除栅极，位于该第二掺杂区的上方；

一第一控制栅极，位于该第一浮置栅极的上方与该第一抹除栅极与该第一部件的该侧壁之间；以及

一第二控制栅极，位于该第二浮置栅极的上方与该第二抹除栅极与该第二部件的该侧壁之间。

4.一种记忆体元件的操作方法，其特征在于，该记忆体元件包含一具有第一导电型的基板、一具有第二导电型的第一掺杂区、一具有第二导电型的第二掺杂区、一第一浮置栅极、一第二浮置栅极与一字符栅极，该第一与该第二掺杂区位于该基板中，该第一与该第二浮置栅极位于该基板上方，该第一浮置栅极电性耦接该第一掺杂区，该第二浮置栅极电性耦接该第二掺杂区，该字符栅极位于该基板的上方与该第一与该第二掺杂区之间，其中该字符栅极包含延伸至该第一浮置栅极上方的一第一部件与延伸至该第二浮置栅极上方的一第二部件，该操作方法包含：

在该字符栅极上施加一抹除电压，并在该第一与该第二掺杂区上施加一接地电压，借此重置该记忆体元件；

在该字符栅极上施加一选择电压，借此选定该记忆体元件；

在该第一掺杂区与该第二掺杂区的一者施加一写入电压，并在该第一掺杂区与该第二掺杂区的另一者施加该接地电压，借此对该记忆体元件写入数据；以及

在该第一掺杂区与该第二掺杂区的一者施加一读取电压，并在该第一与该第二掺杂区的另一者施加该接地电压，借此对该记忆体元件读取数据。

5.根据权利要求4所述的记忆体元件的操作方法，其特征在于，该第一部件与该字符栅极大致形成一第一凹槽，且该第二部件与该字符栅极大致形成一第二凹槽，且该第一浮置栅极具有延伸至该第一凹槽的一第一尖端边缘，该第二浮置栅极具有延伸至该第二凹槽的一第二尖端边缘。

6.根据权利要求4所述的记忆体元件的操作方法，其特征在于，该第一部件的一侧壁与该第一浮置栅极的一侧壁大致对齐，该第二部件的一侧壁与该第二浮置栅极的一侧壁大致对齐，其中该记忆体元件还包含：

一第一抹除栅极，位于该第一掺杂区的上方；

一第二抹除栅极，位于该第二掺杂区的上方；

一第一控制栅极，位于该第一浮置栅极的上方与该第一抹除栅极与该第一部件的该侧壁之间；以及

一第二控制栅极，位于该第二浮置栅极的上方与该第二抹除栅极与该第二部件的该侧壁之间。

7.根据权利要求4至6任一项权利要求所述的记忆体元件的操作方法，其特征在于，还包含：

在一预定时间内交替地在该第一掺杂区与该第二掺杂区的一者施加一第一恢复电压以及在该第一掺杂区与该第二掺杂区的另一者施加一第二恢复电压，借此自我恢复该记忆体元件中所储存的数据。

8.一种记忆体阵列，其特征在于，包含：

多条字符线；以及

多个分页，其中每一分页包含：一第一位线与一第二位线，分别与所述多条字符线垂直排列；以及多个记忆体元件，其中所述记忆体元件每一者包含：

一具有第一导电型的基板；

一具有第二导电型的第一掺杂区，位于该基板中，并与该第一位线电性耦接；

一具有第二导电型的第二掺杂区，位于该基板中，并与该第二位线电性耦接；

一第一浮置栅极，位于该基板上方，其中该第一浮置栅极电性耦接该第一掺杂区；

一第二浮置栅极，位于该基板上方，其中该第二浮置栅极电性耦接该第二掺杂区；以及

一字符栅极，位于该基板的上方与该第一与该第二掺杂区之间，并与所述多条字符线的一对应者电性耦接，其中该字符栅极包含延伸至该第一浮置栅极上方的一第一部件与延伸至该第二浮置栅极上方的一第二部件，与所述多条字符线的一对应者电性耦接，

其中所述多字符线、该第一位线与该第二位线形成于该基板上。

9.根据权利要求8所述的记忆体阵列，其特征在于，该第一部件与该字符栅极大致形成一第一凹槽，且该第二部件与该字符栅极大致形成一第二凹槽，且该第一浮置栅极具有延伸至该第一凹槽的一第一尖端边缘，该第二浮置栅极具有延伸至该第二凹槽的一第二尖端边缘。

10.根据权利要求8或9所述的记忆体阵列，其特征在于，一当级的该分页中的该第二位线与一后级的该分页中的该第一位线直接连接。