KR102318649B1 - B4 플래시 메모리 프로그래밍 방법 - Google Patents

B4 플래시 메모리 프로그래밍 방법 Download PDF

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Abstract

본 발명은 P형 채널 플래시 메모리 소자의 소스를 플로팅시키는 단계; P형 채널 플래시 메모리 소자의 게이트, 드레인 및 기판에 각각 전압이 인가되어 기판에 정공이 주입되어 드레인에 전자가 집적됨으로써 1차 전자가 형성되는 단계; 드레인과 기판에 각각 전압이 인가되어 드레인과 기판 사이에 전장이 형성되어 전장의 작용하에 정공이 아래로 가속도 운동하여 P형 채널 플래시 메모리 소자의 기판과 충돌되어 2차 전자가 생성되는 단계; P형 채널 플래시 메모리 소자의 게이트 및 기판에 각각 전압이 인가되어 수직방향의 전장의 작용하에 2차 전자에 의해 3차 전자를 형성하도록 하고 1차 전자와 합쳐서 플로팅 게이트에 주입시켜 프로그래밍을 완성하는 단계;를 포함하는 B4 플래시 메모리 프로그래밍 방법을 제공한다. 본 발명은 프로그래밍 전압 작동 방식을 개선 및 최적화하여 3차 전자의 여기 및 밴드간 터널링의 2가지 방식을 결합하여 겹쳐서 프로그래밍함으로써 프로그래밍의 효율을 향상시킬 수 있는 동시에 바디 천공을 방지할 수 있으므로 플래시 메모리를 보다 축소하기 위한 조건을 만들 수 있다.

Description

B4 플래시 메모리 프로그래밍 방법{B4 flash memory programming method}
본 발명은 메모리 분야에 관한 것으로, 특히 B4 플래시 메모리 프로그래밍 방법에 관한 것이다.
플래시 메모리( Flash memory )는 현재 다양한 저장 매체, 예를 들면 스마트 카드, 메모리 카드 등에서 널리 사용되고 있는 것으로, 매우 중요한 반도체 소자이다. 회로 배열 방식에 따라 NAND형과 NOR형 플래시 메모리로 나뉜다. NOR형 플래시 메모리는 빠른 액세스 속도로 인해 블루투스 이어폰 및 마이크로 컨트롤러에서도 갈수록 널리 사용되고 있다. 현재 대규모의 상업용 NOR Flash는 열전자의 주입을 기반으로 하는 HCI(Hot Carrier Injection) 방식의 대표적인 ETOX(EEPROM with Tunnel OXide)구조를 사용한다.
통상적으로, 열전자를 발생하기 위하여 게이트 및 드레인에 고전압이 인가되어야 한다. 열전자 주입 자체의 물리적 특성으로 인해 전력 소비가 크고 캐리어 주입 효율이 낮으므로 낮은 전력 소비가 요구 사항인 현재 시장과 많이 상반됨으로써 결함이 더욱 강조되게 된다. 한편으로, 캐리어 주입 효율을 높이기 위하여 SST(SST China.,Ltd)에서는 스플릿 게이트 구조를 이용한 소스측 열전자 주입 방법(Source-side Channel Hot Electron，SSCHE) 및 FN(Fowler-Nordheim) 터널링을 이용하여 프로그래밍된 2T 플래시 메모리 유닛이 제기된다. 그러나 모든 공정은 모두 N형 채널의 플래시 메모리 소자를 이용한다.
P형 채널 플래시 메모리는 Hsu ,et al등에서 처음으로 제기된 메모리로서, 기존의 N형 채널 플래시 메모리와 다르다. 기존의 N형 채널 플래시 메모리는 전류 포화 영역에서 작동되고, P형 채널 플래시 메모리는 역바이어스 영역에서 작동되므로 전력 소비를 크게 감소시킬 수 있다. P형 채널 플래시 메모리 소자는 밴드간 터널링(Band-to-Band) 방식을 이용하여 프로그래밍됨으로써 기존의 N형 채널 플래시 메모리에 비해 프로그래밍 주입 효율이 높고 프로그래밍 속도가 빠른 장점이 있다.
P형 채널 플래시 메모리 소자는 프로그래밍 중에 고전압을 인가하여 전자 터널링을 형성하기때문에 수평 방향으로 펀치 스루(Punch-Through)가 발생된다. 이러한 단점을 극복하기 위해 Shukuri et al.은 2006 년에 역바이어스에 의한 밴드간 터널링의 열전자 주입 유도(Back -Bias - assisted Band - to -Band tunneling - induced hot - electron injection, B4 - Flash으로 지칭)의 새로운 P형 채널 플래시 메모리 프로그래밍 방법을 발명하였다.
현재 상용된 B4 Flash 프로그래밍 작동 전압 다이어그램은 게이트, 드레인, 소스 및 기판에 각각 전압을 동시에 인가하여 전자 터널링을 형성한다. 동시에 게이트 및 기판 사이의 전압차에 의하여 터널링 산화물층의 장벽을 극복하기에 충분한 운동 에너지를 갖도록함으로써 드레인에서 플로팅 게이트로 전자가 주입되어 프로그래밍이 완료된다.
B4 Flash는 이미 65나노 및 그 이상의 공정에서 대규모 상용화가 가능하다는 것이 입증되었으나, 플래시 메모리의 채널 길이가 축소됨에 따라 해당 방법으로는 바디 천공을 방지하기 어려우므로 B4 Flash가 65나노 및 그 이하의 공정에서 계속 작동할 수 있도록 새로운 프로그래밍 방법이 필요하다.
따라서 P형 채널 플래시 메모리 장치의 게이트 길이를 보다 축소될 수 있도록 새로운 프로그래밍 방법을 제안하는 방법은 당업자가 해결해야 할 문제중의 하나이다.
상기 기존 기술의 단점을 감안하여 본 발명의 목적은 기존 기술의 게이트 길이를 보다 축소될 수 없는 문제를 해결하기 위한 B4 플래시 메모리 프로그래밍 방법을 제공하는데 있다.
상기 목적 및 기타 관련된 목적을 달성하기 위하여 본 발명은 B4 플래시 메모리 프로그래밍 방법을 제공한다. 상기 B4 플래시 메모리 프로그래밍 방법은, 적어도
S1) P형 채널 플래시 메모리 소자가 제공되어 상기 P형 채널 플래시 메모리 소자의 소스를 플로팅시키는 단계;
S2) 상기 P형 채널 플래시 메모리 소자의 게이트, 드레인 및 기판에 각각 전압이 인가되어 전자-정공짝을 생성하여 기판에 정공이 주입되어 드레인에 전자가 집적됨으로써 1차 전자가 형성되는 단계;
S3) 상기 P형 채널 플래시 메모리 소자의 드레인과 기판에 각각 전압이 인가되어 드레인과 기판 사이에 전장이 형성되어 기설정된 시간내에 전장의 작용하에 정공이 아래로 가속도 운동하여 상기 P형 채널 플래시 메모리 소자의 기판과 충돌되어 2차 전자가 생성되는 단계;
S4) 상기 P형 채널 플래시 메모리 소자의 게이트 및 기판에 각각 전압이 인가되어 수직방향의 전장의 작용하에 상기 2차 전자에 의해 3차 전자를 형성하도록 하고 단계S2)에서 형성된 1차 전자와 합쳐서 상기 P형 채널 플래시 메모리 소자의 플로팅 게이트에 주입시켜 프로그래밍을 완성하는 단계;를 포함한다.
선택적으로, 단계 2)에서 게이트 및 기판에 인가되는 전압이 동일하다.
보다 선택적으로, 단계 2)에서 게이트 및 기판에 인가되는 전압과 드레인에 인가되는 전압의 전압차는 10V이상이다.
선택적으로, 단계 3)에서 기판에 인가되는 전압은 드레인에 인가되는 전압보다 작다.
보다 선택적으로, 단계 3)에서 기판 및 드레인에 인가되는 전압차는 4V이상이다.
선택적으로, 상기 기설정된 시간은 10ns~100ns으로 설정된다.
선택적으로, 단계 S4)에서 상기 P형 채널 플래시 메모리 소자의 기판에 인가되는 전압은 게이트에 인가되는 전압보다 작다.
보다 선택적으로, 단계 S1)전에, 상기 플로팅 게이트에 잔류된 전하를 제거하기 위하여 상기 P형 채널 플래시 메모리 소자에 대해 사전 소거를 진행한다.
보다 선택적으로, 상기 P형 채널 플래시 메모리 소자의 게이트 및 기판에 각각 전압을 인가하되 기판에 인가되는 전압이 게이트에 인가되는 전압보다 크다.
보다 선택적으로, 게이트 및 기판에 인가되는 전압차는 10V이상이다.
상술한 바와 같이, 본 발명에 따른 B4 플래시 메모리 프로그래밍 방법의 효과는 아래와 같다.
본 발명에 따른 B4 플래시 메모리 프로그래밍 방법은 프로그래밍 전압 작동 방식을 개선 및 최적화하여 3차 전자의 여기 및 밴드간 터널링의 2가지 방식을 결합하여 겹쳐서 프로그래밍함으로써 프로그래밍의 효율을 향상시킬 수 있다. 동시에 바디 천공을 방지할 수 있으므로 플래시 메모리를 보다 축소하기 위한 조건을 만들 수 있다.
도 1은 본 발명에 따른 B4 플래시 메모리 프로그래밍 방법을 보여주는 흐름도이다.
도 2는 본 발명에 따른 P형 채널 플래시 메모리 소자의 구조를 보여주는 개략도이다.
도 3은 본 발명에 따른 B4 플래시 메모리 프로그래밍 방법 중, 소스 플로팅을 보여주는 동작 개략도이다.
도 4는 본 발명에 따른 B4 플래시 메모리 프로그래밍 방법 중, 사전 소거 동작을 보여주는 개략도이다.
도 5는 본 발명에 따른 B4 플래시 메모리 프로그래밍 방법 중, 1차 전자를 형성하는 것을 보여주는 동작 개략도이다.
도 6은 본 발명에 따른 B4 플래시 메모리 프로그래밍 방법 중, 2차 전자를 형성하는 것을 보여주는 동작 개략도이다.
도 7은 본 발명에 따른 B4 플래시 메모리 프로그래밍 방법 중, 3차 전자를 형성하고 3차 전자를 1차 전자와 결합하여 합쳐서 플로팅 게이트로 주입하는 것을 보여주는 동작 개략도이다.
도 8은 기존의 B4 Flash의 프로그래밍 원리를 보여주는 개략도이다.
이하 특정된 구체적인 실시예에 의하여 본 발명의 실시방식을 설명함으로써 본 기술분야의 당업자가 본 명세서에 제시된 내용에 의해 본 발명의 다른 장점과 효과를 쉽게 이해하도록 한다. 본 발명은 또 다른 구체적인 실시 방식을 통하여 실시 또는 응용될 수 있고, 본 명세서의 세부 사항은 본 발명의 사상을 벗어나지 않고 다른 관점 및 응용에 기초하여 수정 또는 변경 될 수도 있다.
도 1~도 8을 참조해보면, 본 실시예에서 제공된 도면은 본 발명의 기본 개념을 개략적으로 나타낸 것 뿐이며, 도면마다, 실제 구현시의 구성 요소의 개수, 모양 및 크기에 따라 도시한 것이 아니라 본 발명과 관련된 구성 요소만이 도시된다. 실제 구현시 각 구성 요소의 유형, 수량 및 비율은 임의로 변경할 수 있으며, 구성 요소의 배치 형태는 더 복잡할 수 있다.
도 1에 도시된 바와 같이, 본 발명은 B4 플래시 메모리 프로그래밍 방법을 제공하고자 한다. 상기 B4 플래시 메모리 프로그래밍 방법은 아래와 같다.
S1) P형 채널 플래시 메모리 소자가 제공되어 상기 P형 채널 플래시 메모리 소자의 소스를 플로팅시킨다.
구체적으로, 우선 P형 채널 플래시 메모리 소자를 제공한다. 일례로서, 도 2에 도시된 바와 같이, 상기 P형 채널 플래시 메모리 소자는 기판 영역(1), 상기 기판 영역(1)내에 형성된 소스 영역(2) 및 드레인 영역(3), 및 상기 기판 영역(1)상에 순차적으로 형성된 터널링 산화막(4), 플로팅 게이트(5), 유전체 산화막(6) 및 제어 게이트 (7)를 포함한다. 여기서 상기 기판 영역(1)은 N형 기판, 상기 소스 영역(2) 및 상기 드레인 영역(3)은 P형 도핑 영역이다.
구체적으로, 도 3에 도시된 바와 같이, P형 채널 플래시 메모리 소자의 소스(Source)에 대하여 플로팅 처리를 수행(이때, 소스(Source)상의 전압(VS)을 Floating으로 간주)하여 전체적인 프로그래밍 과정에서 소스(Source)에 전압을 인가하지 않아 전장이 생성되지 않음으로써 바디 천공을 방지할 수 있다. 따라서 P형 채널 플래시 메모리 소자의 게이트 길이를 65nm이하로 이루어질 수 있으며, 진일보로 상기 P형 채널 플래시 메모리 소자의 크기를 축소시킬 수 있다.
본 발명의 다른 실시 방식으로서, 단계S1)를 수행하기 전에, 상기 플로팅 게이트(5)에 잔류된 전하를 제거하기 위하여 상기 P형 채널 플래시 메모리 소자에 대해 사전 소거를 수행한다. 제조 공정 과정 또는 환경 정전기 요인등의 이유로 상기 플로팅 게이트(5)에 전하가 축적되므로 단계S1)를 수행하기 전에 사전 소거를 수행하여 잔류된 전하를 제거함으로써 후속 동작에 대한 영향을 없앨 수 있다. 구체적으로, 도 4에 도시된 바와 같이 상기 P형 채널 플래시 메모리 소자의 게이트(Gate) 및 기판 벌크(Bulk)는 각각 전압이 인가되어, 기판 벌크(Bulk)에 인가된 전압(VB)은 게이트(Gate)에 인가된 전압(VG)보다 크다. 일례로, 게이트(Gate) 및 기판 벌크(Bulk)에 인가된 전압차는 10V이상이고, 선택적으로 기판 벌크(Bulk)에 인가된 전압(VB)을 15V로 설정하고 게이트(Gate)에 인가된 전압(VG)을 0V로 설정한다. 실제의 사용에서 수요에 따라 VB 및 VG의 전압값 및 양자의 전압차를 설정(VB=10V, VG=-5V 또는 VB=8V, VG=-1V을 포함하나, 이에 제한되지 않는다)하여 상기 플로팅 게이트(5)에 잔류된 전하를 제거하여 후속 작업에 영향주지 않으면 된다. 따라서 본 실시예에 한정되지 않는다.
설명해야 할 것은, 상기 플로팅 게이트(5)에 잔류된 전하가 후속의 작업에 영향을 주지 않은 것을 보장할 수 있으면 사전 소거 단계를 삭제할 수 있으며, 본 실시예에 한정되지 않는다. 또한 임의로 실현 가능한 사전 소거 방법은 본 발명에만 적용되며 본 실시예에 한정되지 않는다.
S2) 상기 P형 채널 플래시 메모리 소자의 게이트, 드레인 및 기판에 각각 전압이 인가되어 전자-정공짝을 생성하여 기판에 정공이 주입되어 드레인에 전자가 집적됨으로써 1차 전자가 형성된다.
구체적으로, 도 5에 도시된 바와 같이 상기 P형 채널 플래시 메모리 소자의 게이트(Gate)에 전압(VG) 인가, 상기 P형 채널 플래시 메모리 소자의 드레인(Drain)에 전압(VD) 인가, 상기 P형 채널 플래시 메모리 소자의 기판 벌크(Bulk)에 전압(VB) 인가되며, 게이트(Gate) 및 기판 벌크(Bulk)에 인가되는 전압이 동일하다. 드레인(Drain)에 인가된 전압과 게이트(Gate) 및 기판 벌크(Bulk)에 인가된 전압은 전압차가 존재한다. 일례로, 게이트(Gate) 및 기판 벌크(Bulk)에 인가된 전압은 드레인(Drain)에 인가된 전압보다 크다(게이트(Gate) 및 기판 벌크(Bulk)에 인가된 전압은 드레인(Drain)에 인가된 전압보다 작을 수도 있다). 게이트(Gate)와 드레인(Drain)의 전압 작용하에 밴드간 터널링이 형성되어 기판 영역(1)에 정공이 주입하되, 게이트(Gate)와 기판 벌크(Bulk)사이에 전압차가 없으므로전자가 터널링 산화막(4)의 장벽을 극복하여 플로팅 게이트(5)에 주입되기에 충분한 운동 에너지를 갖지 못함으로써 드레인 영역(3)에 전자가 집적되어(동적 평형) 1차 전자가 형성된다. 게이트(Gate) 및 기판 벌크(Bulk)에 인가된 전압과 드레인(Drain)에 인가된 전압의 전압차에 의하여 밴드간 터널링이 형성되어 전자-정공짝을 생성하면 된다. 일례로, 게이트(Gate) 및 기판 벌크(Bulk)에 인가된 전압과 드레인에 인가된 전압의 전압차는 10V이상(10.5V, 12V, 15V를 포함하나, 이에 한정되지 않음)이다. 선택적으로, 게이트(Gate)에 인가된 전압(VG) 및 기판 벌크(Bulk)에 인가된 전압(VB)은 6V로 설정되고, 드레인(Drain)에 인가된 전압(VD)은 -4.5V로 설정된다. 실제의 사용에서 실제의 수요에 따라VG, VB 및 VD의 전압값 및 VG, VB와 VD의 전압차는 전자정공을 발생시켜 정공이 기판에 주입되어 드레인과 가까이에 전자가 집적되면 된다. 따라서 본 실시예에 한정되지 않는다.
S3) 상기 P형 채널 플래시 메모리 소자의 드레인과 기판에 각각 전압이 인가되어 드레인과 기판 사이에 전장이 형성되어 기설정된 시간내에 전장의 작용하에 정공이 아래로 가속도 운동하여 상기 P형 채널 플래시 메모리 소자의 기판과 충돌되어 2차 전자가 생성된다.
구체적으로, 도 6에 도시된 바와 같이 단계 2)를 10ns정도(5ns~20ns포함하나 이에 한정되지 않음) 수행한 후, 게이트(Gate)에 인가된 전압을 제거하고 기판 벌크(Bulk) 및 드레인(Drain)에 각각 전압이 인가되고, 기판 벌크(Bulk)에 인가된 전압과 드레인(Drain)에 인가된 전압의 전압차는 4V이상(4.3V, 5V, 6V, 7V, 8V를 포함하나 이에 한정되지 않음)이다. 일례로 기판 벌크(Bulk)에 인가된 전압(VB)은 -4.5V로 설정, 드레인(Drain)에 인가된 전압(VD)은 6V로 설정한다. 드레인(Drain)과 기판 벌크(Bulk) 사이에 전장이 형성되어 전장의 작용으로 정공이 아래로 가속운동을 한다.
설명해야 할 것은, 단계 2)에서 게이트(Gate) 및 기판 벌크(Bulk)에 인가된 전압은 드레인(Drain)에 인가된 전압보다 작고 드레인과 기판 사이에 형성된 전장에 의해 정공이 가속도 운동하도록 하여 기판에 충돌될 경우 단계 3)에서 게이트(Gate)에 인가된 전압을 제거하고 드레인(Drain)과 기판 벌크(Bulk)에 인가된 전압을 유지하며 드레인(Drain)과 기판 벌크(Bulk)에 인가된 전압값을 변경하지 않음으로써 동작 단계를 간단화할 수 있다.
구체적으로, 상기 기설정된 시간은 10ns-100ns으로 설정된다. 실제의 사용에서 전장의 세기등의 요소를 기반으로 상기 기설정된 시간을 조절하여 본 발명에서 필요한 2차 전자를 생성하면 된다. 따라서 본 실시예에 한정되지 않는다.
구체적으로, 상기 기설정된 시간내에 가속도 운동이 강한 정공이 기판 벌크(Bulk)에 충돌되고 가벼운 전자, 즉 2차 전자를 생성한다.
S4) 상기 P형 채널 플래시 메모리 소자의 게이트 및 기판에 각각 전압이 인가되어 수직방향의 전장의 작용하에 상기 2차 전자에 의해 3차 전자를 형성하도록 하고 단계S2)에서 형성된 1차 전자와 합쳐서 상기 P형 채널 플래시 메모리 소자의 플로팅 게이트에 주입시켜 프로그래밍을 완성한다.
구체적으로, 도 7에 도시된 바와 같이 상기 P형 채널 플래시 메모리 소자의 게이트(Gate)에 전압(VG) 인가, 상기 P형 채널 플래시 메모리 소자의 기판 벌크(Bulk)에 전압(VB) 인가되고, 상기 P형 채널 플래시 메모리 소자의 게이트(Gate) 및 기판 벌크(Bulk) 사이에 전압차가 존재하여 수직방향의 전장이 형성된다. 일례로서, 게이트(Gate) 및 기판 벌크(Bulk)에 인가된 전압차는 7V이상이다. 선택적으로, 기판 벌크(Bulk)에 인가된 전압(VB)은 0V로 설정하고, 게이트(Gate)에 인가된 전압(VG)은 8V로 설정한다. 실제 사용에서 실제의 수요에 따라 VB 및 VG의 전압값 및 양자의 전압차(VB=0V, VG=6V포함하나 이에 한정되지 않음)는 전자가 Si-Oxide 장벽을 극복하기에 충분한 운동 에너지를 갖고 상기 터널링 산화막(4)을 관통하여 상기 플로팅 게이트(5)에 진입하도록 보장하면 된다. 따라서 본 실시예에 한정되지 않는다.
구체적으로, 상기 2차 전자에 의해 수직 방향의 전장의 작용하에 3차 전자를 형성한다. 동시에 단계 S2)에서 형성된 1차 전자는 수직 방향의 전장의 작용하에 상기 3차 전자와 합쳐서 상기 P형 채널 플래시 메모리 소자의 플로팅 게이트(5)로 함께 주입된다. 따라서 3차 전자 여기 및 밴드간 터널링은 공동으로 프로그래밍 과정에 작용되어 프로그래밍의 효율을 크게 향상시킨다.
도 8에 도시된 바와 같이 기존의 B4 Flash 프로그래밍 방법은 게이트，드레인，소스와 기판에 각각 전압이 인가되어 전자 터널링을 형성하는 동시에 게이트와 기판 사이의 전압차에 의해 전자가 운동 에너지를 갖도록하여 터널링 산화막의 장벽을 극복하여 드레인에서 플로팅 게이트로 전자가 주입되어 프로그래밍이 완성된다. 기존의 B4 Flash프로그래밍 방법은 밴드간 터널링 과정만 있으므로 본 발명에 비해 프로그래밍 효율이 낮고 플래시 메모리 소자의 전력 소비가 크다는 문제가 존재한다.
본 발명에 따른 B4 플래시 메모리 프로그래밍 방법은 3차 전자 충돌 원리를 기반으로 하는 동시에 횡방향 및 종방향의 전장을 형성한다. 3차 전자의 여기 및 밴드간 터널링의 2가지 방식의 결합으로 프로그래밍함으로써 프로그래밍 효율을 크게 향상시키고 전력 소비를 낮출 수 있다. 동시에 프로그래밍 과정에서 소스는 항상 플로팅 상태이므로 바디 천공을 방지할 수 있으므로 플래시 메모리를 보다 축소하기 위한 조건을 만들수 있다.
상기를 종합해보면 본 발명은 B4 플래시 메모리 프로그래밍 방법은, P형 채널 플래시 메모리 소자가 제공되어 상기 P형 채널 플래시 메모리 소자의 소스를 플로팅시키는 단계; 상기 P형 채널 플래시 메모리 소자의 게이트, 드레인 및 기판에 각각 전압이 인가되어 전자-정공짝을 생성하여 기판에 정공이 주입되어 드레인에 전자가 집적됨으로써 1차 전자가 형성되는 단계; 상기 P형 채널 플래시 메모리 소자의 드레인과 기판에 각각 전압이 인가되어 드레인과 기판 사이에 전장이 형성되어 기설정된 시간내에 전장의 작용하에 정공이 아래로 가속도 운동하여 상기 P형 채널 플래시 메모리 소자의 기판과 충돌되어 2차 전자가 생성되는 단계; 상기 P형 채널 플래시 메모리 소자의 게이트 및 기판에 각각 전압이 인가되어 기판에 인가된 전압이 게이트에 인가된 전압보다 작으며 수직방향의 전장의 작용하에 상기 2차 전자에 의해 3차 전자를 형성하도록 하고 1차 전자와 합쳐서 상기 P형 채널 플래시 메모리 소자의 플로팅 게이트에 주입시켜 프로그래밍을 완성하는 단계를 포함한다. 본 발명에 따른 B4 플래시 메모리 프로그래밍 방법은 프로그래밍 전압 작동 방식을 개선 및 최적화하여 3차 전자의 여기 및 밴드간 터널링의 2가지 방식의 결합으로 프로그래밍함으로써 프로그래밍 효율을 크게 향상시키고 전력 소비를 낮출 수 있다. 동시에 바디 천공을 방지할 수 있으므로 플래시 메모리를 보다 축소하기 위한 조건을 만들수 있다. 따라서 본 발명은 기존 기술의 여러 단점을 극복하여 상업 이용 가치가 높다.
상기 실시예는 단지 본 발명의 원리 및 효과를 설명할 뿐 본 발명을 한정하려는 의도는 아니다. 본 기술을 잘 아는 자라면 본 발명의 본 발명의 사상과 범위를 벗어나지 않고 전술한 실시예를 수정하거나 변경할 수 있다. 따라서, 본 발명이 속하는 기술분야에 통상의 지식을 가진 자라면 본 발명에 의해 개시된 사상을 벗어나지 않고 이루어진 모든 동등한 수정 또는 변경은 여전히 본 발명의 청구 범위에 포함되어야 하는 것으로 이해할 수 있다.
1: 기판 영역; 2: 소스 영역; 3: 드레인 영역; 4: 터널링 산화막; 5: 플로팅 게이트; 6: 유전체 산화막; 7: 제어 게이트; S1~S4: 단계.

Claims (10)

  1. S1) P형 채널 플래시 메모리 소자가 제공되어 상기 P형 채널 플래시 메모리 소자의 소스를 플로팅시키는 단계;
    S2) 상기 P형 채널 플래시 메모리 소자의 게이트, 드레인 및 기판에 각각 전압이 인가되어 전자-정공짝을 생성하여 기판에 정공이 주입되어 드레인에 전자가 집적됨으로써 1차 전자가 형성되는 단계;
    S3) 상기 P형 채널 플래시 메모리 소자의 드레인과 기판에 각각 전압이 인가되어 드레인과 기판 사이에 전장이 형성되어 기설정된 시간내에 전장의 작용하에 정공이 아래로 가속도 운동하여 상기 P형 채널 플래시 메모리 소자의 기판과 충돌되어 2차 전자가 생성되는 단계;
    S4) 상기 P형 채널 플래시 메모리 소자의 게이트 및 기판에 각각 전압이 인가되어 수직방향의 전장의 작용하에 상기 2차 전자에 의해 3차 전자를 형성하도록 하고 단계 S2)에서 형성된 1차 전자와 합쳐서 상기 P형 채널 플래시 메모리 소자의 플로팅 게이트에 주입시켜 프로그래밍을 완성하는 단계;를 포함하는 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  2. 청구항 1에 있어서,
    단계 S2)에서 게이트 및 기판에 인가되는 전압이 동일한 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  3. 청구항 2에 있어서,
    단계 S2)에서 게이트 및 기판에 인가되는 전압과 드레인에 인가되는 전압의 전압차는 10V이상인 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  4. 청구항 1에 있어서,
    단계 S3)에서 기판에 인가되는 전압은 드레인에 인가되는 전압보다 작은 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  5. 청구항 4에 있어서,
    단계 S3)에서 기판 및 드레인에 인가되는 전압차는 4V이상인 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  6. 청구항 1에 있어서,
    상기 기설정된 시간은 10ns~100ns으로 설정되는 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  7. 청구항 1에 있어서,
    단계 S4)에서 상기 P형 채널 플래시 메모리 소자의 기판에 인가되는 전압은 게이트에 인가되는 전압보다 작은 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  8. 청구항 1 내지 7 중 어느 한 항에 있어서,
    단계 S1) 전에, 상기 플로팅 게이트에 잔류된 전하를 제거하기 위하여 상기 P형 채널 플래시 메모리 소자에 대해 사전 소거를 수행하는 단계를 더 포함하는 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  9. 청구항 8에 있어서,
    상기 P형 채널 플래시 메모리 소자의 게이트 및 기판에 각각 전압을 인가하되 기판에 인가되는 전압이 게이트에 인가되는 전압보다 큰 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
  10. 청구항 9에 있어서,
    게이트 및 기판에 인가되는 전압차는 10V이상인 것을 특징으로 하는 B4 플래시 메모리 프로그래밍 방법.
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