JP6898537B1 - B4フラッシュメモリのプログラミング方法 - Google Patents
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Abstract
Description
2 ソース領域
3 ドレイン領域
4 トンネル酸化膜
5 浮遊ゲート
6 誘電酸化膜
7 制御ゲート
S1〜S4 ステップ
Claims (10)
- P型チャネルフラッシュメモリデバイスを提供し、前記P型チャネルフラッシュメモリデバイスのソースをフローティングとするステップS1と、
前記P型チャネルフラッシュメモリデバイスのゲート、ドレイン及び基板にそれぞれ電圧を印加して電子正孔対を発生させ、正孔が基板に注入されて電子がドレインに蓄積され一次電子を形成するステップS2と、
前記P型チャネルフラッシュメモリデバイスのドレイン及び基板にそれぞれ電圧を印加してドレインと基板との間に電界を形成し、予め定められた時間内に、正孔は電界の作用下で下方に加速度運動し、前記P型チャネルフラッシュメモリデバイスの基板に衝突することで二次電子を発生させるステップS3と、
前記P型チャネルフラッシュメモリデバイスのゲート及び基板にそれぞれ電圧を印加し、前記二次電子が垂直方向の電界の作用下で三次電子を形成し、当該三次電子がステップS2において形成された一次電子と共に前記P型チャネルフラッシュメモリデバイスの浮遊ゲートに注入されることで、プログラミング操作が完了するステップS4と
を少なくとも含むことを特徴とするB4フラッシュメモリのプログラミング方法。 - ステップS2において、ゲート及び基板に印加する電圧は同じであることを特徴とする請求項1に記載のB4フラッシュメモリのプログラミング方法。
- ステップS2において、ゲート及び基板に印加する電圧とドレインに印加する電圧の差は10V以上であることを特徴とする請求項2に記載のB4フラッシュメモリのプログラミング方法。
- ステップS3において、基板に印加する電圧はドレインに印加する電圧よりも小さいことを特徴とする請求項1に記載のB4フラッシュメモリのプログラミング方法。
- ステップS3において、基板及びドレインに印加する電圧の差は4V以上であることを特徴とする請求項4に記載のB4フラッシュメモリのプログラミング方法。
- 前記予め定められた時間は10〜100nsであることを特徴とする請求項1に記載のB4フラッシュメモリのプログラミング方法。
- ステップS4において、前記P型チャネルフラッシュメモリデバイスの基板に印加する電圧はゲートに印加する電圧よりも小さいことを特徴とする請求項1に記載のB4フラッシュメモリのプログラミング方法。
- ステップS1に先立ち、更に、前記P型チャネルフラッシュメモリデバイスについて事前消去を実施することで、前記浮遊ゲートの残留電荷を除去することを特徴とする請求項1から7のいずれか1項に記載のB4フラッシュメモリのプログラミング方法。
- 前記P型チャネルフラッシュメモリデバイスのゲート及び基板にそれぞれ電圧を印加し、基板に印加する電圧はゲートに印加する電圧よりも大きいことを特徴とする請求項8に記載のB4フラッシュメモリのプログラミング方法。
- ゲート及び基板に印加する電圧の差は10V以上であることを特徴とする請求項9に記載のB4フラッシュメモリのプログラミング方法。
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