KR100800943B1 - 플래시 메모리 셀의 프로그래밍 장치 - Google Patents

플래시 메모리 셀의 프로그래밍 장치 Download PDF

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Abstract

본 발명은 플래시 메모리 셀의 프로그래밍 장치에 관한 것으로, 특히 실리콘 기판에 형성된 각각의 메모리 셀에 소스, 드레인, 제어 게이트 및 전하가 저장될 수 있는 플로팅 게이트를 포함하며, 플로팅 게이트로 전하의 핫 캐리어를 주입하여 프로그래밍을 수행하는 메모리 셀 프로그래밍 장치로서, 각각의 제어 게이트 및 드레인에 일정한 전압을 공급하는 전압 공급 회로와, 각각의 메모리 셀의 소스에 공급되는 전압을 제어하여 소스와 드레인 사이의 전류량을 조절하는 소스 전압 제어 회로를 구비하며, 프로그래밍 장치는, 전류량의 조절에 따라 프로그램 전압 및 프로그램 속도를 제어하는 것을 특징으로 한다.
이와 같이, 본 발명은 소스 또는 실리콘 기판을 접지시키지 않고 전압을 인가하여 소스와 드레인간에 이동하는 전자의 양을 조절함으로서, 프로그램 속도 및 프로그램 전압을 다양하게 제어할 수 있는 잇점이 있다.
플래시, 메모리, 프로그램, 전압, 소스

Description

플래시 메모리 셀의 프로그래밍 장치{A PROGRAMMING APPARATUS OF FLASH MEMORY CELL}
도 1은 종래의 플래시 메모리의 메모리 셀을 도시한 개략적 단면도이며,
도 2는 본 발명의 바람직한 실시 예에 따른 플래시 메모리 셀의 프로그래밍 장치를 도시한 구성도이다.
＜도면의 주요부분에 대한 부호의 설명＞
200 : 실리콘 기판 202 : 소스
204 : 드레인 206, 210 : 절연층
208 : 플로팅 게이트 210 : 제어 게이트
212 : 전압 공급 회로 214 : 소스 전압 제어 회로
216 : 기판 전압 제어 회로
본 발명은 플래시 메모리 셀에 관한 것으로, 특히 플래시 메모리 셀의 프로그래밍 장치에 관한 것이다.
비휘발성 반도체 메모리 집적회로, 예를 들면 EEPROM, EPROM 및 플래 시(flash)는 전형적인 메모리 셀(이하, 단일 비트 저장 장치라고 함)당 단일 디지털 비트를 저장하는데 사용되어 왔다. 메모리는 메모리 셀당 1비트 이상의 디지털 데이터를 저장할 수 있고 이들의 이점이 이전에 개시되어 왔고 소위 멀티레벨 메모리로 칭해진다. 레벨은 각각의 메모리 셀에 저장되는 전하의 특정 범위를 나타낸다.
또한, EEPROM과 플래시 메모리 셀을 사용하는 비휘발성 반도체 메모리 집적 회로가 아날로그 정보를 저장하는데 사용되어 왔다. 이런 경우, 각각의 메모리 셀에 저장되는 전하의 양은 개별 멀티레벨 대신에 연속체의 일부가 저장된다. 저장된 전하의 정밀도는 아날로그 정보의 신호대 잡음비를 결정한다.
EEPROM, WPROM 및 플래시 메모리 셀은 전형적으로 실리콘 게이트 MOS 트랜지스터 기술에 기초하고 있다.
이하, 종래의 플래시 메모리 셀 및 프로그래밍 방법에 대해 도 1을 참조하여 설명한다.
도 1은 종래의 플래시 메모리의 메모리 셀을 도시한 개략적 단면도이다.
도 1을 참조하면, 메모리 셀(10)은 상부 영역에 두 n+ 영역의 소스(14)와 드레인(16)을 갖고 있는 p-형 실리콘 기판을 포함한다. 소스(14)와 드레인(16) 사이에서는 n-채널이 형성되며, 이산화규소 절연층(20)을 통해 n-채널 상에는 폴리실리콘이, 플로팅 게이트(18) 상에는 제어 게이트(22)가 위치하게 된다.
플로팅 게이트(18)는 그 안에 주입된 전자를 즉시 분산시키도록 도전성이며, 그러한 전기적 도전성을 실현하기 위해, 플로팅 게이트(18)에는 소정량(예컨대, 1020/㎤)의 인과 같은 불순물이 도핑된다.
Vs, Vd, Vg 및 Vsub는 적합한 금속 접점을 통해서, 각 소스(14), 드레인(16), 제어 게이트(22) 및 실리콘 기판(12)에 연결된 전압 단자를 의미한다.
이러한 구조를 갖는 플래시 메모리의 메모리 셀의 전기적인 프로그래밍 방법은 소스(14)를 접지시키고(Vs=0V), 제어 게이트(22) 및 드레인(16)에 적절한 전압(Vg, Vd)을 공급함으로서, 핫 캐리어를 발생시켜 플로팅 게이트(18)에 전자를 주입하는 방식으로 이루어진다.
이때, 소스(14)와 실리콘 기판(12)을 접지 전위로 하고, 제어 게이트(22)와 드레인(16)에 인가되는 전압(Vg, Vd)을 정하게 되면, 고정된 양만큼의 전자만 n-채널을 통해 소스(14)에서 드레인(16)으로 이동해서 핫 캐리어 프로그래밍 하게 된다.
그러나, 상기와 같이 드레인(16)과 제어 게이트(22)에 인가되는 전압(Vd, Vg)이 고정됨에 따라 핫 캐리어 양이 하나로 정해지기 때문에 다양한 프로그램 전압을 만드는데 한계가 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소스 또는 실리콘 기판을 접지시키지 않고 전압을 인가하여 소스와 드레인간에 이동하는 전자의 양을 조절함으로서, 프로그램 속도 및 프로그램 전압을 다양하게 제어할 수 있는 플래시 메모리 셀의 프로그래밍 장치를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 실리콘 기판에 형성된 각각의 메모리 셀에 소스, 드레인, 제어 게이트 및 전하가 저장될 수 있는 플로팅 게이트를 포함하며, 상기 플로팅 게이트로 전하의 핫 캐리어를 주입하여 프로그래밍을 수행하는 메모리 셀 프로그래밍 장치로서, 상기 각각의 제어 게이트 및 드레인에 일정한 전압을 공급하는 전압 공급 회로와, 상기 각각의 메모리 셀의 소스에 공급되는 전압을 제어하여 상기 소스와 드레인 사이의 전류량을 조절하는 소스 전압 제어 회로와, 상기 각각의 메모리 셀이 형성된 실리콘 기판 상에 공급되는 전압을 제어하여 상기 소스와 드레인간에 형성되는 채널 영역을 조절하는 기판 전압 제어 회로를 구비하고, 상기 프로그래밍 장치는, 상기 전류량의 조절 및 채널 영역의 조절을 통해 프로그램 전압 및 프로그램 속도를 제어하는 것을 특징으로 한다.
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또한, 상기 프로그래밍 장치는, 상기 기판 전압 제어 회로 및 상기 소스 전압 제어 회로의 제어를 통해 상기 프로그램 전압 및 상기 프로그램 속도를 제어하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시 예에 따른 플래시 메모리 셀의 프로그래밍 장치를 도시한 구성도이다.
도 2를 참조하면, 메모리 셀 프로그래밍 장치는, 소스(202), 드레인(204), 제어 게이트(212) 및 전하가 저장될 수 있는 플로팅 게이트(208)를 포함하는 실리콘 기판(200) 상에 형성된 메모리 셀에 프로그래밍을 수행하는데, 플로팅 게이트로 전하의 핫 캐리어를 주입하여 프로그래밍을 수행한다.
더욱 상세하게 설명하면, 메모리 셀은 상부 영역에 n+ 영역의 소스(202)와 드레인(204)을 갖고 있는 p-형 실리콘 기판(200)을 포함한다. 소스(202)와 드레인(204) 사이에서는 n-채널이 형성되며, 이산화규소 절연층(206)을 통해 n-채널 상에는 폴리실리콘이, 플로팅 게이트(208) 상에는 제어 게이트(212)가 위치하게 되며, 플로팅 게이트(208)과 제어 게이트(212) 사이에는 절연층(210)이 형성되어 있다.
또한, 메모리 셀 프로그래밍 장치는 제어 게이트(212) 및 드레인(204)에 일정한 전압(Vg, Vd), 예를 들어 Vg=10V, Vd=5V의 전압을 공급하는 전압 공급 회로(214)와, 메모리 셀의 소스(202)에 공급되는 전압(Vs)을 제어하여 소스(202)와 드레인(204) 사이의 전류량을 조절하는 소스 전압 제어 회로(216)와, 메모리 셀이 형성된 실리콘 기판(200) 상에 공급되는 전압을 제어하여 소스(202)와 게이트(204)간에 형성되는 채널 영역(n-채널)을 조절하는 기판 전압 제어 회로(218)를 구비한다.
여기서, 메모리 셀 프로그래밍 장치는, 소스 전압 제어 회로(216)를 통해 소스(202)에 공급되는 전압(Vs)을 제어하며, 이에 따라 소스(202)와 드레인(204)의 전류량이 조절되어 프로그램 전압(Vth) 및 프로그램 속도를 제어할 수 있다.
또한, 메모리 셀 프로그래밍 장치는 기판 전압 제어 회로(218)를 통해 실리콘 기판(200)에 인가되는 전압(Vsub)을 제어함으로서, 프로그램 전압(Vth) 및 프로그램 속도를 제어할 수 있다.
여기서, 소스 전압 제어 회로(216) 및 기판 전압 제어 회로(218)는 드레인(204) 및 제어 게이트(212)에 공급되는 전압보다 작은 전압인 -1V∼1V를 공급한다.
상기와 같은 구성을 갖는 메모리 셀 프로그래밍 장치가 프로그래밍을 수행하는 과정에 대해 설명하면 아래와 같다.
먼저, 소스 전압 제어 회로(216)의 제어를 통해 프로그램 전압(Vth) 및 프로그램 속도를 조절할 수 있는데, 즉, 종래와 달리 소스(202)를 접지시키지 않고 실리콘 기판(200)만을 접지시킨 후 소스 전압 제어 회로(216)를 제어하여 소정의 전압(Vs), 예컨대 -1V의 전압을 소스(202)에 인가하고, 전압 공급 회로(214)를 제어하여 제어 게이트(212)에 10V 전압(Vg)을, 드레인(204)에 5V의 전압(Vd)을 인가한다.
이와 같은 제어를 통해 소스(202)와 드레인(204)간의 전위차에 의해 전류량이 제어되고, 이에 따라 n-채널을 통해 소스(202)에서 드레인(204)으로 이동하는 전자의 양이 조절된다. 즉, 소스(202)와 드레인(204)간의 전위차가 종래보다 커지기 때문에 프로그램 속도를 향상시킬 수 있을 뿐만 아니라 소스 전압 제어 회로(216)의 제어를 통해 소스(202)에 인가되는 전압을 제어함으로서, 프로그램 전 압(Vth)을 제어할 수 있다.
이와 같이, 프로그램 전압(Vth)의 제어를 통해 메모리 셀의 프로그램 특성을 제어할 수 있다.
다른 방법으로는 기판 전압 제어 회로(218)의 제어를 통해 프로그램 전압(Vth) 및 프로그램 속도를 조절할 수 있는데, 즉 종래와 달리 실리콘 기판(200)을 접지시키지 않고 소스(202)만을 접지시킨 후 기판 전압 제어 회로(218)를 제어하여 소정의 전압(Vsub), 예컨대 -1V의 전압을 실리콘 기판(200)에 인가하고, 전압 공급 회로(214)를 제어하여 제어 게이트(212)에 10V 전압(Vg)을, 드레인(204)에 5V의 전압(Vd)을 인가한다.
이에 따라, 제어 게이트(212)와 실리콘 기판(200)간의 전위차에 의해 n-채널 영역의 크기가 제어되어 n-채널 영역을 통해, 즉 소스(202)에서 드레인(204)으로 이동하는 전자의 양이 조절된다. 제어 게이트(212)와 실리콘 기판(200)간의 전위차가 커질수록 프로그램 속도를 향상시킬 수 있을 뿐만 아니라 기판 전압 제어 회로(218)의 제어를 통해 실리콘 기판(200)에 인가되는 전압(Vsub)을 제어함으로서, 프로그램 전압(Vth)을 제어할 수 있다.
이와 같이, 프로그램 전압(Vth)의 제어를 통해 메모리 셀의 프로그램 특성을 제어할 수 있다.
또 다른 방법으로, 소스 전압 제어 회로(216) 및 기판 전압 제어 회로(218)의 제어를 통해 프로그램 전압(Vth) 및 프로그램 속도를 제어할 수 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위 에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 소스 또는 실리콘 기판을 접지시키지 않고 전압을 인가하여 소스와 드레인간에 이동하는 전자의 양을 조절함으로서, 프로그램 속도 및 프로그램 전압을 다양하게 제어할 수 있는 잇점이 있다.

Claims (4)

  1. 삭제
  2. 삭제
  3. 실리콘 기판에 형성된 각각의 메모리 셀에 소스, 드레인, 제어 게이트 및 전하가 저장될 수 있는 플로팅 게이트를 포함하며, 상기 플로팅 게이트로 전하의 핫 캐리어를 주입하여 프로그래밍을 수행하는 메모리 셀 프로그래밍 장치로서,
    상기 각각의 제어 게이트 및 드레인에 일정한 전압을 공급하는 전압 공급 회로와,
    상기 각각의 메모리 셀의 소스에 공급되는 전압을 제어하여 상기 소스와 드레인 사이의 전류량을 조절하는 소스 전압 제어 회로와,
    상기 각각의 메모리 셀이 형성된 실리콘 기판 상에 공급되는 전압을 제어하여 상기 소스와 드레인간에 형성되는 채널 영역을 조절하는 기판 전압 제어 회로를 구비하고,
    상기 프로그래밍 장치는, 상기 전류량의 조절 및 채널 영역의 조절을 통해 프로그램 전압 및 프로그램 속도를 제어하는 것을 특징으로 하는 플래시 메모리 셀의 프로그래밍 장치.
  4. 제 3 항에 있어서,
    상기 프로그래밍 장치는,
    상기 기판 전압 제어 회로 및 상기 소스 전압 제어 회로의 제어를 통해 상기 프로그램 전압 및 상기 프로그램 속도를 제어하는 것을 특징으로 하는 플래시 메모리 셀의 프로그래밍 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102318649B1 (ko) * 2020-11-13 2021-10-28 차이나 플래시 코.,엘티디. B4 플래시 메모리 프로그래밍 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293387A (ja) * 1996-02-29 1997-11-11 Sanyo Electric Co Ltd 半導体メモリ
KR19980025152A (ko) * 1996-09-30 1998-07-06 가네꼬 히사시 멀티레벨 정보를 저장할 수 있는 메모리 셀을 구비한 비휘발성 반도체 메모리 장치 및 데이타 기입 방법
JP2001351392A (ja) 2000-06-09 2001-12-21 Toshiba Corp 半導体記憶装置
KR20030030824A (ko) * 2001-10-12 2003-04-18 후지쯔 가부시끼가이샤 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리
KR20040008023A (ko) * 2002-07-15 2004-01-28 주식회사 하이닉스반도체 플래쉬 메모리 장치의 블럭 선택 회로
JP2005252034A (ja) 2004-03-04 2005-09-15 Sony Corp 不揮発性半導体メモリ装置とその電荷注入方法、および、電子装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293387A (ja) * 1996-02-29 1997-11-11 Sanyo Electric Co Ltd 半導体メモリ
KR19980025152A (ko) * 1996-09-30 1998-07-06 가네꼬 히사시 멀티레벨 정보를 저장할 수 있는 메모리 셀을 구비한 비휘발성 반도체 메모리 장치 및 데이타 기입 방법
JP2001351392A (ja) 2000-06-09 2001-12-21 Toshiba Corp 半導体記憶装置
KR20030030824A (ko) * 2001-10-12 2003-04-18 후지쯔 가부시끼가이샤 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리
KR20040008023A (ko) * 2002-07-15 2004-01-28 주식회사 하이닉스반도체 플래쉬 메모리 장치의 블럭 선택 회로
JP2005252034A (ja) 2004-03-04 2005-09-15 Sony Corp 不揮発性半導体メモリ装置とその電荷注入方法、および、電子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102318649B1 (ko) * 2020-11-13 2021-10-28 차이나 플래시 코.,엘티디. B4 플래시 메모리 프로그래밍 방법

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