JP4724564B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関し、特に、電気的書き換えが可能な不揮発性半導体記憶装置の高性能化に適用して有効な技術に関するものである。
電気的にデータの書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。フラッシュメモリへの市場の要求のうち最も重要なのは、ビットコストの低減と書き込み速度の高速化である。
フラッシュメモリのうち、ＡＮＤ型やＮＯＲ型等のフラッシュメモリの一部は、素子構造上の工夫や多値記憶の導入によってビットコストの低減を実現した上、ソースサイド−ホットエレクトロン注入方式を採用することによって、高速の書き込みを実現している。
例えば特許文献１（特開２００４−１５２９７７号公報）には、メモリアレイ内のビット線を反転層で構成することによって、メモリセル面積を縮小し、かつ書き込みをソースサイド−ホットエレクトロン注入方式で行うことによって、ビットコストの低減と高速書き込みとを同時に実現する技術が記載されている。
特に、ＡＮＤ型フラッシュメモリは、大容量の情報を扱うことから、同時に書き込みを行なうメモリセルの数が、例えば１ｋＢ個程度の多数に上る。そのため、多数のメモリセルを同時に書き込む場合のスループットを向上させる必要がある。ソースサイド−ホットエレクトロン注入方式で書き込みを行う場合、補助電極の形状、設定電位がばらつくことによって、セル間の書き込み特性がばらつくが、これはチップ当たりの書き込みスループットを低下させるので、このばらつきを低減する必要がある。
例えば非特許文献１（シンポジウム オン ブイ・エル・エス・アイ サーキット、２００４年、ｐ７２−ｐ７３(Symposium on VLSI Circuits (2004), pp.72-73)）には、ソースサイド−ホットエレクトロン注入による書き込みの際に問題となる、チャネル電流のばらつきに起因する書き込み速度のばらつきを低減する対策として、定電荷注入書き込み(Constant-Charge-Injection Programming：ＣＣＩＰ)技術が記載されている。
特開２００４−１５２９７７号公報 シンポジウム オン ブイ・エル・エス・アイ サーキット、２００４年、ｐ７２−ｐ７３(Symposium on VLSI Circuits (2004), pp.72-73)
しかしながら、ビットコストが低減され、扱う情報量が大きくなるにつれ、更なる書き込み高速化が要求される。
前述したソースサイド−ホットエレクトロン注入（以下、ソースサイド注入と略記する）による書き込みを高速化するためには、メモリセル単体の書き込みを高速化することが必要である。これを図２２を用いて詳しく説明する。
一般に、ソースサイド注入において、記憶ノード５１に注入される電荷量Ｑｇは、ソース１３０、ドレイン１３２間を移動する電荷量をＱｊ、ホットエレクトロンの注入効率をγとすると、Ｑｇ＝Ｑｊ×γと表される。注入効率γは、記憶ノード５１電位、ドレイン１３２電位、ソース１３０電位、および補助電極１１電位の関数であり、書き込み動作中に変化するものであるが、ここでは一定であると近似する。
従来、ある構造のメモリセルにおいて、ソースサイド注入による書き込みを高速化するためには、次の２つの方法が採られてきた。
第１の方法は、ドレイン電位を高めてソース、ドレイン間の電位差を大きくし、注入効率γを高めて高速化する方法である。しかしながら、ドレイン電位を高めると、非選択ワード線上のセルにおいて、記憶ノードに注入した電子がドレインに引き抜かれる、いわゆるドレインディスターブが増大してしまう。また、ドレイン電位を高めても、記憶ノードの電位が十分に高くなければ、記憶ノード下部の基板表面で電位が降下し、補助電極下部の基板表面との境界部での電界は、それほど大きくならないという問題がある。
第２の方法は、制御電極等の電位を高めることで、カップリングにより記憶ノードの電位を高める。これにより、ホットエレクトロンを引き込むための電界を強めて注入効率γを高め、高速化する。しかしながら、制御電極等の電位を高めると、非選択ビット線上のセルにおいても、記憶ノードの電位が高まり、ここにＦ−Ｎ(Fowler-Nordheim)トンネル注入によって電子が注入されるディスターブが増大してしまうという問題がある。
このように、従来のソースサイド注入による書き込み方法は、前述したディスターブの速度とのトレードオフによって書き込みの速度が決まるため、書き込みを高速化することが困難である。
従って、ソースサイド注入による書き込みにおいては、前述のディスターブを増大させることなく、メモリセル単体の書き込みを高速化することが課題となる。また、前述した定電荷注入書き込み方式において実現された書き込み特性ばらつきの低減効果を損なうことなく、メモリセル単体の書き込みを高速化することが課題である。
本発明の目的は、不揮発性半導体記憶装置の書き込み速度を向上させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の不揮発性半導体記憶装置は、
第１の導電型の半導体基板上に第１の絶縁膜を介して、第１の方向に互いに平行に配線される第１、第２および第３の電極と、
前記第１、第２および第３の電極とは第２の絶縁膜を介して、前記第１の方向と実質的に垂直な第２の方向に延在し、前記第１の電極と前記第２の電極との間、および前記第２の電極と前記第３の電極との間の前記半導体基板表面の電位を制御する第４の電極と、
前記第１の電極と前記第２の電極との間に形成され、周囲を絶縁膜で囲われた、第１の記憶ノードと、
前記第２の電極と前記第３の電極との間に形成され、周囲を絶縁膜で囲われた、第２の記憶ノードとを含み、
書き込み動作中に、
（ａ）前記半導体基板を、０Ｖに設定し、
（ｂ）前記第１の電極を、第１の符号を持つ電位Ａに設定することによって、近傍の前記半導体基板表面に第１の反転層を形成し、
（ｃ）前記第１の反転層を、第２の符号を持つ電位Ｂに設定し、
（ｄ）前記第２の電極を、前記第１の符号を持ち、絶対値が前記電位Ａよりも小さいか、０Ｖか、あるいは前記第２の符号を持つ電位Ｃに設定し、
（ｅ）前記第３の電極を、前記第１の符号を持つ電位Ｄに設定することによって、近傍の前記半導体基板表面に第２の反転層を形成し、
（ｆ）前記第２の反転層を、前記第１の符号を持ち、絶対値が前記電位Ｄよりも小さい電位Ｅに設定し、
（ｇ）前記第４の電極を、前記第１の符号を持つ電位Ｆに設定することによって、前記第２の電極の近傍の前記半導体基板表面で発生するホットキャリアが、前記第２の記憶ノードに注入される動作を含むものである。
（２）本発明の不揮発性半導体記憶装置は、
第１の導電型の半導体基板の表面に、第１の方向に互いに平行に配線され、第２の導電型を示す第１および第２の拡散層と、
前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に、第１の絶縁膜を介して、前記第１の方向に配線され、前記第１の拡散層および前記第２の拡散層と重なる領域が存在しない第１の電極と、
前記第１の電極とは第２の絶縁膜を介して、前記第１の方向と実質的に垂直な第２の方向に延在し、前記第１の電極の両側の前記半導体基板表面の電位を制御する第２の電極と、
前記第１の電極に隣接し、前記第１の電極と前記第１の拡散層の上方の空間との間に存在し、周囲を絶縁膜で囲われた第１の記憶ノードと、
前記第１の電極に隣接し、前記第１の電極と前記第２の拡散層の上方の空間との間に存在し、周囲を絶縁膜で囲われた、第２の記憶ノードとを含み、
書き込み動作中に、
（ａ）前記半導体基板を、０Ｖに設定し、
（ｂ）前記第１の拡散層を、第２の符号を持つ電位Ｂに設定し、
（ｃ）前記第１の電極を、第１の符号を持ち、絶対値が電位Ａよりも小さいか、０Ｖか、あるいは前記第２の符号を持つ電位Ｃに設定し、
（ｄ）前記第２の拡散層を、前記第１の符号を持つ電位Ｅに設定し、
（ｅ）前記第２の電極を、前記第１の符号を持つ電位Ｆに設定することによって、前記第１の電極の近傍の前記半導体基板表面で発生するホットキャリアが、前記第２の記憶ノードに注入される動作を含むものである。
（３）本発明の不揮発性半導体記憶装置は、
第１の導電型の半導体基板表面に形成され、第２の導電型を示す、第１および第２の拡散層と、
前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に、第１の絶縁膜を介して形成され、前記第１の拡散層と重なりを持つ、第１の電極と、
前記第１の電極と隣接し、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に、第２の絶縁膜を介して形成され、前記第２の拡散層と重なりを持つ、周囲を絶縁膜で囲われた、第１の記憶ノードとを含み、
書き込み動作中に、
（ａ）前記半導体基板を、０Ｖに設定し、
（ｂ）前記第１の拡散層を、第２の符号をもつ電位Ｂに設定し、
（ｃ）前記第１の電極を、前記第２の符号を持つ電位Ｉに設定し、
（ｄ）前記第２の拡散層を、第１の符号を持つ電位Ｅに設定し、前記第１の電極の近傍の前記半導体基板表面と、前記第１の記憶ノードの近傍の前記半導体基板表面の境界領域で発生するホットキャリアが、前記第１の記憶ノードに注入される動作を含むものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
書き込みが高速な不揮発性半導体記憶装置を実現できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施の形態であるフラッシュメモリのメモリアレイを示す要部断面図である。ｐ型シリコン単結晶からなる半導体基板（以下、基板という）１内にｎ型ウエル２が設けられており、ｎ型ウエル２の上部にｐ型ウエル３が設けられている。
ｐ型ウエル３上には、酸化シリコンからなる絶縁膜４３を介して補助電極１０、１１、１２、１３が形成されている。補助電極１０〜１３は、ｐ型ウエル３表面の電位を制御するためのゲート電極であり、例えばｎ型多結晶シリコン膜で構成されている。補助電極１０〜１２に正の電位を与えると、それらの下部のｐ型ウエル３の表面に反転層６０、６１、６２が形成される。
互いに隣接する補助電極１０〜１３のスペース領域には、側壁絶縁膜４１を介して補助電極１０〜１３と電気的に分離された記憶ノード５０、５１、５２が設けられている。記憶ノード５０〜５２は、例えば多結晶シリコン膜で構成されている。ｐ型ウエル３の表面の不純物濃度は、補助電極１０〜１３の下部と記憶ノード５０〜５２の下部とで異なっている。
補助電極１０〜１３および記憶ノード５０〜５２の上部には、制御電極３０が設けられている。制御電極３０は、例えばｎ型多結晶シリコン膜とＷ（タングステン）膜の積層膜で構成され、ワード線を兼ねている。補助電極１０〜１３と制御電極３０とは、酸化シリコン膜４４を介して電気的に分離され、記憶ノード５０〜５２と制御電極３０とは、酸化シリコン膜４２を介して電気的に分離されている。記憶ノード５０〜５２は、それぞれの周囲が絶縁膜で囲まれているので、フローティング状態になっている。メモリアレイは、上記のような構造が繰り返された構成になっている。
図２は、上記メモリアレイの要部平面図、図３は、上記メモリアレイの等価回路図である。図２、図３で一点鎖線Ａ−Ａ’で示した断面が前記図１に対応する。また、図３では、反転層による配線を破線で示し、補助電極配線や高濃度ｎ型不純物による拡散層配線は実線で示しである。なお、説明のために必要な部分を除き、金属配線は省いてある。
ワード線は、メモリアレイの左右方向に延在している。ワード線が、例えば１２８本、または２５６本繰り返された構造を基本単位としている。メモリアレイの上下方向の端部では、補助電極１０〜１３がコンタクトホール１８０および電極３２、３３、３４、３５によって４本置きに結束されており、互いに隣接する補助電極に独立な電位を与えることが可能になっている。また、メモリアレイの上下方向の端部には、絶縁膜が埋め込まれた素子分離用の溝１６０が存在し、ｎ型不純物が導入されたアクティブ領域８０、８２、および８１、８３が溝１６０によって互いに絶縁されている。補助電極１０〜１２下部のｐ型ウエル３の表面に形成される反転層（ローカルビット線）６０〜６２は、上記アクティブ領域８０〜８２にそれぞれ接続される。
金属配線で構成されたグローバルビット線９０、９２からアクティブ領域８０、８２へのコンタクトホール１００、１０２と補助電極結束用の電極３５との間には、ゲート電極３７を有する選択用ＭＯＳトランジスタが設けられている。また、金属配線で構成されたコモンソース線１５０からアクティブ領域８１、８３へのコンタクトホール１０１、１０３と補助電極結束用の電極３２との間には、ゲート電極３６を有する選択用ＭＯＳトランジスタが形成されている。そして、これらの選択ＭＯＳトランジスタを介して、反転層（ローカルビット線）６０、６２はグローバルビット線９０、９２に、反転層（ローカルビット線）６１はコモンソース線１５０にそれぞれ接続されている。
また、上記メモリアレイは、補助電極１０〜１３とアクティブ領域８０〜８３がそれぞれ重なった構造が存在するという特徴がある。但し、補助電極１０〜１３とアクティブ領域８０〜８３とは、ｐ型ウエル３の表面に形成された絶縁膜によって絶縁されている。この構造により、例えば補助電極１２に正の電位を与え、補助電極１２下部のｐ型ウエル３の表面に反転層６２を形成した場合、グローバルビット線９２からアクティブ領域８２を介して反転層６２に電位を与えることが可能である。他の補助電極の下に形成した反転層についても同様に、対応するグローバルビット線からそれぞれ独立に電位を与えることができる。
次に、メモリセルの動作を説明する。本実施の形態では、４レベルの閾値レベルを用いて補助電極１１、１２間の記憶ノード５１に２ビットの記憶を行う。
先ず、書き込み動作を説明する。閾値レベルと情報の対応を図２３に示すようにとる。ここで、Ｖ３＞Ｖ２Ｈ＞Ｖ２Ｌ＞Ｖ１Ｈ＞Ｖ１Ｌ＞Ｖ０Ｈ＞Ｖ０Ｌである。この“０１”、“００”、“１０”、“１１”の２ビット情報と閾値レベルは、これとは別の対応のさせ方をしても構わない。書き込む閾値レベルの順序は、どのような順序でも構わないが、本実施の形態では、高いレベルから順に書き込むこととする。また、本実施の形態では、“１１”に設定された状態から書き込みを開始するが、他の閾値から開始してもよい。さらに、本実施の形態では隣接する３本の補助電極１０、１１、１２を用いて書き込み動作を行う。書き込み手順の説明においては特に明記はしないが、本実施の形態ではｐ型ウエル３は書き込みの１サイクルを通して０Ｖに固定されている。なお、後述する他の実施の形態においても、同様にｐ型ウエルは書き込みの１サイクルを通して０Ｖに固定されている。
図４を用いて詳細な書き込み手順を説明する。対象とするメモリセル１１１に例えば“０１”を書き込む場合、まず、時刻ｔ０で制御電極３０（第４の電極）を書き込みワード電位である１５Ｖ（電位Ｆ）に立ち上げ、ゲート電極３７を８Ｖに立ち上げる。同時に、補助電極１０（第１の電極）を４Ｖ（電位Ａ）に立ち上げることで、補助電極１０の下部には反転層６０が形成される。反転層６０は、グローバルビット線９０から給電されて０Ｖとなる。
その後、時刻ｔ１にて、ゲート電極３７を０Ｖに立ち下げ、グローバルビット線９０と反転層６０との接続を断ち、反転層６０をフローティング状態にすると、反転層６０には電位０Ｖで電子が蓄積される。
その後、時刻ｔ２にて、補助電極１２（第３の電極）の電位を８Ｖに立ち上げる。このとき、ゲート電極３７の電位は立ち上がっていないため、補助電極１２下のｐ型ウエル３表面（基板表面）はフローティング状態となっており、補助電極１２の電位が立ち上がると、補助電極１２とのカップリングにより、補助電極１２下のｐ型ウエル３表面の電位が持ち上がる。その結果、補助電極１２下部のｐ型ウエル３の表面には反転層６２（第２の反転層）が形成され、この反転層６２の電位は４Ｖ（電位Ｄ）に設定される。本実施の形態では、このようにしてカップリングにより反転層６２に充電された電荷を書き込みに用いる。反転層の容量をＣｉとすると、このとき反転層６２に充電される電荷量Ｑｉは、Ｃｉ×４クーロンとなる。
その後、時刻ｔ３にて、補助電極１１（第２の電極）を書き込み電位−０．５Ｖ（電位Ｃ）に立ち上げ、同時に補助電極１０を０Ｖに立ち下げると、反転層６０に蓄積されていた電子が記憶ノード５０下部のｐ型ウエル３表面、補助電極１１下部のｐ型ウエル３表面、記憶ノード５１下部のｐ型ウエル３表面を通過して反転層６２へ流れる。このとき、反転層６０の電位が、補助電極１０とのカップリングにより過渡的に負（ここでは、−０．５Ｖ）になることが本実施の形態の特徴である。
補助電極１１の下部のｐ型ウエル３表面以外は低抵抗状態となるため、反転層６０、６２間に電位差がある場合には、補助電極１１下部のｐ型ウエル３表面と、記憶ノード５１下部のｐ型ウエル３表面の境界で電界集中が起こり、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極３０の電位が高いことから、制御電極３０の方向に引き寄せられ、トンネル絶縁膜４０のポテンシャル障壁を跳び越えて、中央の補助電極１１の右の記憶ノード５１に注入され、情報記憶が行なわれる。
その後、時刻ｔ４で補助電極１１の電位を立ち下げ、記憶ノード５１へのホットエレクトロン注入を終了し、時刻ｔ５にて、補助電極１２、制御電極３０の電位を０Ｖに立ち下げる。以上が１サイクルの書き込み手順となる。
この間、非選択制御電極３１を十分に低い電位（例えば−２Ｖ）に設定することで、非選択制御電極３１で駆動されるメモリセルのチャネルを非導通にしておけば、非選択制御電極３１下部の記憶ノードには情報の書き込みが行われない。本実施の形態のメモリアレイ構成では、補助電極１３は隣接メモリセル間の電気的な素子分離に用いられる。書き込みサイクル中は、補助電極１３の電位をその下部のｐ型ウエル３表面で電子が流れない程度の低い電位（例えば、−２Ｖ）に設定しておくことにより、記憶ノード５２への誤書き込みを防ぐことができる。
メモリセルへの書き込みを阻止したい場合には、例えば図２４のような手順で反転層６０を１．５Ｖ程度にすれば、反転層６０、６２間に十分な電位差が生じないのでホットエレクトロンは発生せず、従って記憶ノード５１への電子注入は起こらない。書き込み阻止の方法はこれに限定されるものではなく、例えば反転層６２を０Ｖ程度にする等、他の方法も採用できる。
中央の補助電極１１の左の記憶ノード５０に書き込みを行う際は、両端の補助電極１０、１２、両端の反転層６０、６２の電位設定を入れ換えればよい。さらに、前述した動作で両端の補助電極として用いた補助電極１０、１２を中央の補助電極とする書き込み動作も可能である。
この後、読出し動作を行い、閾値電位ＶthがＶ３よりも高くなっているかを検証する。読出し動作の詳細は後で述べる。書き込みたい情報が“０１”で、かつ閾値電位ＶthがＶ３よりも高くなっていない場合、再度所定の電位に設定し、前記手順で書き込みを行なう。この後、再び読出し検証動作を行い、必要ならさらに書き込みを行なうというシーケンスを繰り返す。同じ制御電極３０で駆動される複数のセルのうち、４個置きのメモリセルにおいて補助電極１１の右の記憶ノード５１に対して書き込み動作を行うわけであるが、これら書き込み対象セルが全て検証を通過した時点で“０１”書き込みシーケンスが終了である。
次に“００”書き込みシーケンスに移る。所定の電位に設定し、前記書き込み手順を繰り返す。但し、制御電極３０の電位Ｖｗｗ２にはＶｗｗ３より低い電位、例えば１２Ｖを用いる。これにより“０１”書き込み時と同じパルス幅を用いても注入される電荷量が少なく、より低い閾値電位レベルの書き込みができる。検証も同様に行うが、閾値電位をＶ２Ｌより高く、Ｖ２Ｈより低い値に設定する点が異なる。書き込み対象セルが全て検証を通過した時点で“００”書き込みシーケンスが終了し、“１０”書き込みシーケンスに移る。“１０”書き込みでは、制御電極３０の電位Ｖｗｗ１にＶｗｗ２よりも低い電位、例えば１０Ｖを用いる点、目標の閾値範囲がＶ１Ｌより高く、Ｖ１Ｈより低い点以外は“００”書き込みと同様な動作を行う。以上でセルの書き込み動作が終了する。
ここでは、各情報の書き込みにおいて、シーケンスを通じて制御電極３０に印加する書き込みパルスの電位を一定の値としたが、回数が増える程高い電位を加えるようなパルス列を用いることで、書き込みシーケンスを短時間で終わらせることが可能である。また、書き込みレベルごとに制御電極３０の電位を変えるのではなく、パルスの印加回数でレベルの書き分けを行なってもよい。
次に、読み出し動作の説明をする。前記書き込み動作で情報を書込んだ記憶ノード５１の情報を読み出すこととする。まず、ゲート電極３６、３７を５Ｖに設定し、反転層６１とコモンソース線１５０、および反転層６２とグローバルビット線９２を導通状態としておく。コモンソース線１５０に所定の電位Ｖｓ（例えば０Ｖ）を与え、補助電極１１の電位をＶｓよりも高い電位Ｖａ（例えば４Ｖ）に設定すると、補助電極１１の下部には反転層６１が形成され、この反転層６１の電位はほぼＶｓとなる。補助電極１２を電位Ｖｂ（例えば５Ｖ）に設定し、補助電極１２の下部に反転層６２を形成した後、グローバルビット線９２、および反転層６１の電位をＶｓより高く、Ｖｂより低い電位Ｖｄｒ（例えば、１Ｖ）にプリチャージする。補助電極１０、１３の電位は、それぞれの補助電極下のｐ型ウエル３表面で電子が流れない程度の低い電位Ｖａｎ（例えば０Ｖ）に設定する。これによって読出し時の素子分離を実現する。
４レベルを読み出すために、まず閾値電位レベルが“００”のレベル以上、すなわちＶ２Ｌ以上なのか、“１０”のレベル以下、すなわちＶ１Ｈ以下なのかの判定を行う。制御電極３０にＶ１Ｈ＜Ｖｒｗ１＜Ｖ２Ｌなる電位Ｖｒｗ１を印加する。メモリセルの閾値電位レベルがＶ１Ｈ以下ならば反転層６２と反転層６１との間が導通状態となり、ビット線９１、９０間で電流が流れる。Ｖ２Ｌ以上ならば非導通あるいは高抵抗状態であり、ビット線９１、９０間で電流は流れない。流れる電流の違いを利用して判定を行なう。この結果がＶ１Ｈ以下ならば、プリチャージ後、制御電極３０にＶ０Ｈ＜Ｖｒｗ０＜Ｖ１Ｌなる電位Ｖｒｗ０を印加し、流れる電流の違いを利用して“１１”か“１０”の判定を行う。最初の読出し結果がＶ２Ｌ以上であった場合には、プリチャージ後に制御電極３０にＶ２Ｈ＜Ｖｒｗ２＜Ｖ３なる電位Ｖｒｗ２を印加し、流れる電流の違いを利用して“００”か“０１”かの判定を行う。
以上の読出し動作において、Ｖｒｗ１を用いた結果によって、次に印加する電位条件を変えるのではなく、Ｖｒｗ０、Ｖｒｗ１、Ｖｒｗ２による読出し動作を全て行って情報読出しを行う方法を用いることも可能である。前者は読出し動作が２回で高速化に向いているのに対し、後者は３回の読出し動作が必要であるものの、制御回路が簡単化できるという特徴がある。この動作方式では、読出し時にグローバルビット線を１本置きに駆動することになる。駆動するビット線の両隣のビット線の電位を固定しておくことにより、駆動するビット線間が電気的にシールドされ、安定した読出し動作が実現できると共に、読出しのドレイン電位を１Ｖ程度の小さい電位に設定することが可能である。
次に、消去動作の説明をする。情報の消去は、同一制御電極で駆動される複数のメモリセルに対して一括で行う。制御電極３０に大きい負電位（例えば−１８Ｖ）を印加する。電子が蓄積されている記憶ノードの電位は下がり、トンネル絶縁膜４０に強い電界が与えられる。この結果、記憶ノードに蓄えられた電子はｐ型ウエル３に引き抜かれ、メモリセルの閾値電位が下がる。消去方法にはこれと異なる方法を用いてもよい。例えば、制御電極３０にＶｗｗ３よりも大きい正電位Ｖｅｗ（例えば２０Ｖ）を印加し、制御電極３０に電子を引き抜いてもよい。
ここで、本発明により書き込みが高速化する原理とその効果を説明する。前述した通り、本実施の形態の特徴は、補助電極１０の電位を立ち下げることでカップリングによりソース（反転層６０）の電位を過渡的に負（例えば−０．５Ｖ）にすることであるが、これにより以下に挙げる３つの効果が得られ、セルの書き込みが高速化する。
記憶ノード５１に注入される電荷量Ｑｇは、反転層６０、６２間を移動する電荷量をＱｊ、ホットエレクトロンの注入効率をγとすると、Ｑｇ＝Ｑｊ×γと表される。注入効率γは記憶ノード５１の電位とドレイン電位（反転層６２電位）、ソース電位（反転層６０電位）、および補助電極１１電位の関数であり、書き込み動作中に変化するものであるが、ここでは一定であると近似している。
第１の効果は、補助電極１０の電位を立ち下げない場合、すなわち反転層６０の電位が０Ｖに保たれた場合に比べ、書き込み時の反転層６０、６２間の電位差が増加することである。これにより、ホットエレクトロンの注入効率γが高くなる。
第２の効果は、反転層６０の電位が０Ｖに保たれた場合に比べ、反転層６０、記憶ノード５１間の電位差が増加することである。これにより、発生したホットエレクトロンを記憶ノード５１へ引き込む電界が強くなり、注入効率γが高くなる。
第３の効果は、補助電極１１の電位が低く（例えば−０．５Ｖ）、注入効率γが高い状態で書き込みを行なうことが可能になることである。補助電極１１の電位が低いほど、補助電極１１下のｐ型ウエル３表面と記憶ノード５１下のｐ型ウエル３表面の境界での電界が大きくなるため、ホットエレクトロンの注入効率γが高くなる。反転層６０の電位が０Ｖに保たれた場合、補助電極１１が十分に高い電位（例えば、２Ｖ）にならなければ反転層６０、６２間で電子が移動できないが、本実施の形態のように反転層６０の電位を負（例えば−０．５Ｖ）にすれば、補助電極１１の電位が−０．５Ｖでも、反転層６０から反転層６２へ十分な量の電子（電荷量Ｑｊ）を流すことが可能となり、注入効率γが高い状態での記憶ノード５１への書き込みが可能となる。図２５に示すように、本願発明を適用した場合、ソース（反転層６０）を０Ｖに保った従来の場合に比べて、“０１”書き込みレベルを書くのに要する時間を１桁低減することができる。このとき、発明が解決しようとする課題のところで述べたディスターブが起こらないことは言うまでもない。
次に、本実施の形態の効果を説明する。本実施の形態では、メモリセルの書き込み高速化と、メモリの低コスト化を同時に実現することが可能となる。本実施の形態のメモリ構造では、不純物による拡散層配線がメモリアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。
本実施の形態の書き込みでは、補助電極１１下のｐ型ウエル３表面を高抵抗の導通状態とするため、補助電極１１を比較的低い電位に設定し、サブスレッショルド領域で動作させる。このため、補助電極１１の寸法ばらつきや、補助電極１１に印加される電位のばらつきが反転層６０、６２間を移動する電荷量Ｑｊ、注入効率γにばらつきをもたらし、メモリセルの書き込み特性をばらつかせる。補助電極１１下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極１１の電位が±０.１Ｖばらつくと、記憶ノード５１に注入される電子の量は約１桁ばらつくことになる。
書き込み手順においては、同時に書き込みを行う複数のメモリセルの閾値電位全てが所望の値になるまで、書き込みバイアスの印加と、閾値電位の検証を繰り返すことを行っている。このため、メモリセルの書き込み特性にばらつきが存在すると、前記の書き込みバイアスの印加と閾値電位検証の繰り返し回数が増大し、書き込み時間が長くなる。特に、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現する場合、各データに対応する閾値分布幅を小さく抑える必要があるため、前記の書き込み特性のばらつきに由来する、メモリの書き込み時間の増大は深刻なものになる。
非特許文献１に記載の定電荷注入書き込み方式では、前記の書き込み特性ばらつきを低減するために、反転層６０のソース電位を内部電源０Ｖから充電し、反転層６２のドレイン電位４Ｖを補助電極１２とのカップリングにより充電する方法で書き込みを行なう。補助電極１１の電位の注入効率γへの影響は比較的小さく、例えば補助電極１１の電位が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。定電荷注入書き込み方式では、反転層間を移動する電荷量Ｑｊはほぼ一定であるため、書き込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。
しかしながら、前記の定電荷注入書き込み方式では、Ｑｊが小さいためにＱｇも小さくなり、セル単体の書き込み速度が遅いという問題がある。特に、大きな閾値シフトを要する“０１”レベルの書き込みの際は、バイアスの印加回数が大きくなる。すなわち、ばらつき低減により書き込みバイアスの印加と閾値検証の繰り返し回数は低減するものの、閾値電位シフトに要するバイアス印加回数が増大するために、メモリセルへの書き込み時間は大きい。
本実施の形態では、反転層６２のドレイン電位４Ｖを補助電極１２とのカップリングにより充電する方式で書き込みを行なうが、その際、補助電極１１の電位を低く設定し（例えば−０．５Ｖ）、かつソースを負電位にすることで、注入効率γを高める。これにより、前記の書き込み特性ばらつき低減の効果を活かしたまま、セル単体の書き込みを高速化し、メモリの書き込み時間を大幅に低減することが可能となる。
また、本実施の形態では、補助電極１２とその下部のｐ型ウエル３表面とのカップリングにより反転層６２にドレイン電位を生成し、補助電極１０とその下部のｐ型ウエル３表面とのカップリングにより反転層６０に負のソース電位（例えば、−０．５Ｖ）を生成するため、ドレイン、ソースの電源回路が不要になる。このため、補助電極１１は書き込み時にドレイン、ソースの電源からノイズを受けることがなく、安定した書き込みを実現できる。また、電源回路の大きさを大幅に縮小することが可能となる。
本実施の形態では、次のような構成も可能である。すなわち、本実施の形態ではウエルの導電型をｐ型とし、キャリアを電子としたが、ウエルをｎ型とし、ホールをキャリアとして用いてもよいことは言うまでもない。この場合は、電位の大小関係が前記と逆になる。これは、後述する本願発明の他の実施の形態でも同様である。
本実施の形態の記憶ノードは、多結晶シリコン膜で構成したが、他の半導体材料または金属材料で構成してもよい。また、本実施の形態のような１個の多結晶シリコンの代わりに、多数個のシリコン微小結晶を用いてもよい。さらに、電荷トラップを持つ絶縁体（例えば窒化シリコン）を用いてもよい。前記したシリコン微小結晶や、電荷トラップを持つ絶縁体を用いた場合は、両側に隣接する補助電極に近い２箇所に電荷を離散的に蓄積することが可能となるので、電荷の蓄積場所の違いによって多値記憶を実現することができる。以上、記憶ノードの構成に関して述べたことは、全て本願発明の他の実施の形態でも同様である。
また、本実施の形態では、記憶ノード５１と制御電極３０とを分離する絶縁膜として酸化シリコン膜４２を用いたが、窒素を添加した酸化シリコン膜を用いてもよい。この場合は、単純な酸化シリコン膜よりも書換え時にトラップが生成され難くなり、特性変動が少ないという特徴がある。また、酸化シリコン膜と窒化シリコン膜との積層構造としてもよい。このような積層膜は、高電界印加時に比較的電流が流れ難く、メモリ素子の信頼性に優れるという特徴を持つ。以上、絶縁膜の構成に関して述べたことは、全て本願発明の他の実施の形態でも同様である。
本実施の形態では、補助電極１０〜１３と制御電極３０とを電気的に分離する絶縁膜として酸化シリコン膜４４を用いたが、窒素を添加した酸化シリコン膜や窒化シリコン膜などを用いてもよい。
本実施の形態では、記憶ノード５０に４閾値レベルの２ビットを記憶したが、１ビット、あるいは３ビット以上の記憶を行ってもよいことは言うまでもない。多閾値レベルの書き込みを行なう場合には、大きな閾値シフトを要する高閾値レベルに本実施の形態の書き込み動作方式、低閾値レベルには他の書き込み動作方式を適用してもよい。閾値レベルごとに、本実施の形態と本願発明のほかの実施の形態を使い分けてもよい。このことは、本願発明の他の実施の形態でも同様である。
本実施の形態では、補助電極１２の電位を立ち上げ、カップリングにより補助電極１２の下のｐ型ウエル３表面の電位を４Ｖに持ち上げることで、反転層６２に書き込みドレイン電位を与えたが、書き込みドレイン電位は他の方法で与えてもよい。例えば図５に示すように、時刻ｔ０に選択ＭＯＳトランジスタのゲート電極３７を８Ｖに、ビット線９２を４Ｖに、補助電極１２を８Ｖに立ち上げ、補助電極１２の下部に形成された反転層６２を４Ｖに設定する。その後、時刻ｔ１で選択ＭＯＳトランジスタのゲート電極３７を０Ｖに立ち下げることで、反転層６２にドレイン電位４Ｖを充電してもよい。以上、書き込みドレイン電位の給電方法に関して述べたことは、全て本願発明の他の実施の形態でも同様である。
本実施の形態では、補助電極１０の電位を立ち下げることでカップリングにより反転層６０の電位を過渡的に負（例えば−０．５Ｖ）にしたが、補助電極１０の代わりに非選択制御電極３１の一部、または全てを立ち下げて同様の効果を得ることも可能である。非選択制御電極３１の電位を立ち下げると、カップリングによりその下部にある記憶ノードの電位が下がり、さらに非選択制御電極３１の下部の記憶ノードと反転層６０とのカップリングにより、反転層６０の電位が負になる。補助電極１０の電位の代わりに非選択制御電極３１の電位を立ち下げる場合は、例えば図４等の書き込みタイミングを説明する各図において、補助電極１０を非選択制御電極３１に読み換え、立ち下げ前の電位を０Ｖ、立ち下げ後の電位を−２Ｖとすればよい。なお、立ち下げ前後の電位はこれらの値に限定されるものではなく、正の電位、０Ｖ、負の電位の何れでもよく、後で述べる補助電極１０の場合と同様に立ち下げ後の電位が立ち下げ前の電位よりも低くなればよい。補助電極１０と非選択制御電極３１の電位を同時に立ち下げてもよい。
また、図６に示すような方法で、反転層６０に負の電位を充電してもよい。時刻ｔ０で選択ＭＯＳトランジスタのゲート電極３７を８Ｖに立ち上げ、ビット線９０を−０．５Ｖに立ち下げ、補助電極１０を４Ｖに立ち上げ、補助電極１０の下部に形成された反転層６０を−０．５Ｖに設定する。その後、時刻ｔ１で選択ＭＯＳトランジスタのゲート電極３７を０Ｖに立ち下げることで、反転層６０にソース電位−０．５Ｖを充電する。その場合、補助電極１０の電位は時刻ｔ３で立ち下げる必然性がなく、他の時刻、例えば時刻ｔ５に立ち下げてもよい。なお、反転層６０に負の電位を充電する場合は、ｐ型ウエル３と反転層との間に順方向に電圧が印加された状態になるため、ｐ型ウエル３との間に電流が流れ、反転層６０の電位は、０Ｖに向かって上昇する。以上、書き込みソース電位の給電方法に関して述べたことは、全て本願発明の他の実施の形態でも同様である。
本実施の形態では、補助電極１０電位の立ち下げ時刻を補助電極１２電位の立ち上げ時刻ｔ３と同一にしたが、補助電極１０電位の立ち下げ時刻はｔ１からｔ４の間であれば何時でもよい。但し、ｔ３よりも早くなりすぎると、補助電極１０下部の反転層６０に蓄積した電子の多くがｐ型ウエル３に流れてしまい、書き込み高速化の効果が低減する。また、ｔ３よりも遅くなりすぎると、反転層６０に蓄積した電子の大部分が反転層６２との間でチャージシェア放電してしまった後となり、書き込み高速化の効果が低減する。なお、補助電極１０の電位を立ち下げる時刻がｔ３の場合、補助電極１０の電位の立ち下げに要する時間を５００ｎｓ程度にすると、補助電極１０の特性ばらつきによるメモリセルの書き込み特性ばらつきを低減できる。補助電極１０の電位の立ち下げ時刻と補助電極１０の電位の立ち下げに要する時間を合わせて調節すると、メモリセルの書き込み特性ばらつきの低減に効果的である。以上、補助電極１０の電位の立ち下げ時刻、立ち下げ時間に関して述べたことは、全て本願発明の関連する他の実施の形態でも同様である。
なお、その他の素子の電位の立ち上げ立ち下げ時刻についても、本実施の形態および本願発明の他の実施の形態全てにおいて、記載した時刻に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変更可能である。例えば、図４では、時刻ｔ０にゲート電極３７、補助電極１０、制御電極３０の電位を立ち上げているが、これは全く同時に立ち上げる必要があることを意味するのではなく、時刻ｔ０にこのような電位条件に設定されていればよいという意味である。
また、本実施の形態では、補助電極１０の立ち下げ後の電位を０Ｖとしたが、この電位は補助電極１０の立ち上げ時の電位よりも低ければ何Ｖでもよい。また、本実施の形態では、補助電極１１の立ち上げ前、立ち下げ後の電位は−２Ｖ、立ち上げ後の電位は−０．５Ｖとしたが、これは一例であって、他の電位でもよい。例えば、立ち上げ前、立ち下げ後の電位を０Ｖとし、立ち上げ後の電位を０．５Ｖとしてもよいし、立ち下げ前、立ち上げ後の電位を０Ｖとし、立ち下げ後の電位を−０．５Ｖとしてもよい。
また、本実施の形態では、ビット線９０の電位を０Ｖに固定し、反転層６０には０Ｖを充電したが、この電位は０Ｖに限定されるものではなく、正の電位でも負の電位でもよく、必要に合わせて調節することができる。以上、補助電極１０、データ線９０、反転層６０の電位に関して述べたことは、全て本願発明のほかの実施の形態でも同様である。なお、その他の素子に与える電位についても、本実施の形態、および本願発明の他の実施の形態全てにおいて、記載した電位に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変更可能である。
（実施の形態２）
図１〜図３および図８を用いて、本発明の第２の実施の形態を示す。本実施の形態は、書き込み動作において実施の形態１と異なる。
前記実施の形態１では、時刻ｔ２にて補助電極１２の電位を立ち上げ、カップリングにより補助電極１２下のｐ型ウエル３表面の電位を４Ｖに持ち上げた後、時刻ｔ３で補助電極１１の電位を立ち上げて書き込みを行った。本実施の形態では、時刻ｔ２よりも早い時刻に補助電極１１の電位を設定して書き込みを行なう。これにより、補助電極１１の電位の立ち上げ時刻、立ち上げに要する時間等のばらつきに伴うセル書き込み特性のばらつきを無くすことが可能となる。なお、図８では、ｔ０で補助電極１１の電位を設定しているが、これは、補助電極１１の電位の設定時刻をｔ０に限定するものではなく、補助電極１１の電位の設定時刻はｔ２以前であれば何時でもよい。また、時刻ｔ０以前に補助電極１１の電位を書き込み電位に固定しておいてもよい。特に、補助電極１１の電位を０Ｖにして書き込みを行なう場合、時刻ｔ０以前に０Ｖに固定しておけば、補助電極１１の電位を立ち上げたり、立ち下げたりするための電源が不要になり、電源回路の面積を大幅に縮小することが可能になる。
本実施の形態の書き込み動作は、以上の違いを除けば、実施の形態１と同様に行なう。また、読出し、消去動作は実施の形態１と同様に行う。
本実施の形態によれば、メモリセルの書き込み高速化と、補助電極１１の電位の立ち上げ時刻、立ち上げに要する時間等のばらつきに伴うセル書き込み特性のばらつきの低減を同時に実現することが可能となる。また、メモリセルの書き込み高速化と、電源回路の面積の縮小を同時に実現することが可能となる。
（実施の形態３）
図１、図２、図９および図１０を用いて、本発明の第３の実施の形態を示す。本実施の形態は、フラッシュメモリの構成、および書き込み動作において前記実施の形態１と異なる。
本実施の形態におけるフラッシュメモリの構成を図９に示す。図３のメモリアレイ構成との違いは、グローバルビット線９０、９２の間にグローバルビット線９１を設け、コモンソース線１５０を省いている点と、グローバルビット線９０、９２と内部電源１２０、１２２との間にゲート電極３９を有する選択ＭＯＳトランジスタを設けている点である。書き込み動作時は、グローバルビット線９０および反転層６０の両方にソース電位０Ｖを、グローバルビット線９２および反転層６２の両方にドレイン電位４Ｖを充電する。
本実施の形態の書き込み動作手順を図１０に示す。時刻ｔ０にゲート電極３９、３７、ビット線９１、９２、補助電極１０、１２、制御電極３０の電位を立ち上げる。電源１２０、１２２はあらかじめ０Ｖ、４Ｖに設定されているので、これによりグローバルビット線９０および反転層６０は０Ｖになり、グローバルビット線９２および反転層６２は４Ｖになる。その後、時刻ｔ１で選択ＭＯＳトランジスタのゲート電極３９の電位を立ち下げると、グローバルビット線９０、反転層６０は電位が０Ｖのままフローティング状態になり、グローバルビット線９２、反転層６２は電位が４Ｖのままフローティング状態となる。こうして、ソース電位０Ｖ、ドレイン電位４Ｖの充電が完了する。その後、時刻ｔ２において、補助電極１１の電位を立ち上げ、同時にビット線９１の電位を立ち下げ、記憶ノード５１への書き込みを行なう。本実施の形態では、ビット線９１の電位を立ち下げることで、カップリングによりビット線９０およびビット線９０と導通状態にある反転層６０の電位を負（例えば−０．５Ｖ）にし、ビット線９０および反転層６０が０Ｖのときよりも高速に書き込みを行なう。
なお、ビット線９１の電位を立ち下げるのではなく、ビット線９０とカップリングするような他の素子（例えば、上層の配線）の電位を立ち下げて同様の効果を得てもよい。また、補助電極１０、非選択の制御電極３１の電位を立ち下げることで同様の効果を得てもよく、これらの組み合わせを用いてもよい。
さらに、図１１に示すように、内部電源１２０とグローバルビット線９０との間に容量７０を設け、充電後に容量７０とカップリングする素子１９０の電位を立ち下げることでグローバルビット線９０および反転層６０の電位を負にしてもよい。容量７０をグローバルビット線９０と反転層６０の間に設けてもよいことは言うまでもない。
以上、書き込み時のソース電位を負にする方法に関して述べたことは、全て本願発明の関連する他の実施の形態でも同様である。
本実施の形態によれば、前記実施の形態１の場合に比べて、記憶ノード５１下部のｐ型ウエル３表面を通過する電荷量Ｑｊがより大きくなるため、高速に書き込みを行なうことができる。
本実施の形態の書き込み動作は、以上の違いを除けば、実施の形態１と同様に行なう。また、読出し、消去動作は実施の形態１と同様に行う。
（実施の形態４）
図１、図２、図９および図１２を用いて、本発明の第４の実施の形態を示す。本実施の形態は、書き込み動作において前記実施の形態３と異なる。
前記実施の形態３では、グローバルビット線９１の電位の立ち下げ時刻ｔ２おいて補助電極１１の電位を立ち上げて書き込みを行った。本実施の形態では、時刻ｔ２よりも早い時刻に補助電極１１の電位を立ち上げて書き込みを行なう。これにより、補助電極１１の電位の立ち上げ時刻、立ち上げに要する時間等のばらつきに伴うメモリセル書き込み特性のばらつきを無くすことが可能となる。
なお、図１２では、ｔ０で補助電極１１の電位を設定しているが、これは、補助電極１１の電位の設定時刻をｔ０に限定するものではなく、補助電極１１の電位の設定時刻はｔ２以前であれば何時でもよい。また、時刻ｔ０以前に補助電極１１の電位を書き込み電位に固定しておいてもよい。特に、補助電極１１の電位を０Ｖにして書き込みを行なう場合、時刻ｔ０以前に０Ｖに固定しておけば、補助電極１１の電位を立ち上げたり、立ち下げたりするための電源が不要になり、電源回路の面積を大幅に縮小することが可能になる。
本実施の形態の書き込み動作は、以上の違いを除けば、前記実施の形態３と同様に行なう。また、読出し、消去動作は実施の形態１と同様に行う。
本実施の形態によれば、前記実施の形態３の場合に比べて、補助電極１１の電位の立ち上げ時刻、立ち上げに要する時間等のばらつきに伴うセル書き込み特性のばらつきを低減することができる。また、本実施の形態では、メモリセルの書き込み高速化と、電源回路の面積の縮小を同時に実現することが可能となる。
（実施の形態５）
図１３および図１４を用いて、本発明の第５の実施の形態を示す。本実施の形態は、フラッシュメモリの構造において前記実施の形態１、実施の形態３と異なる。
前記実施の形態１、実施の形態３では、図２に示すように、補助電極１０、１２が存在し、また、ｎ型不純物が導入されたアクティブ領域（拡散層領域）８０、８１、８２、８３は、メモリアレイの両端の制御電極の内側には存在しなかった。これに対し、本実施の形態では、図２にある補助電極１０、１２を排除する。さらに、図２にあるｎ型不純物が導入されたアクティブ領域８０、８２を補助電極結束用の電極３４の近くまで伸ばし、図１３のアクティブ領域１３０、１３２のようにする。補助電極１１、１３と重なるアクティブ領域８１、８３には変更を加えず、図２と同様にする。図１３のＡ−Ａ’断面を図１４に示す。本実施の形態では、実施の形態１においてソース、ドレインを形成するのに用いた反転層６０、６２をアクティブ領域１３０、１３２に置き換えることにより、書き込み、読出し時のローカルビット線抵抗を低減できる。以上の違いを除けば、本実施の形態の構造は実施の形態１と同様である。
本実施の形態の書き込み動作は、前記実施の形態１、２、３、４の何れの方法を用いてもよい。実施の形態３、４の書き込み動作を行う場合には、図９と同様に、グローバルビット線９０、９２の間にグローバルビット線９１を設け、コモンソース線１５０を省き、電源１２０、１２２とグローバルビット線９０、９２との間に選択ＭＯＳトランジスタを設けた構成にすることは言うまでもない。
本実施の形態の構造では、補助電極１０、１２は存在しないため、補助電極１０、１２の動作は不要になる。従って、図４などの書き込みのタイミングを示す図においては、補助電極１０、１２の部分はないものとして読む。また、本実施の形態の構造では、実施の形態１、２、３、４において補助電極１０の立ち下げによりソース電位を負にしていた動作はできないため、ソース電位を負にするための動作は、実施の形態１に記述した非選択制御電極３１電位の立ち下げ等の他の方法に置き換える。なお、読出し動作は、反転層６０をアクティブ領域１３０に、反転層６２をアクティブ領域１３２に置き換え、実施の形態１と同様に行ない、消去動作は実施の形態１と同様に行う。
本実施の形態によれば、補助電極１０、１２の動作が不要になるため、補助電極１０、１２を動作させるための内部電源回路の面積を低減することができる。
（実施の形態６）
図１５および図１６を用いて、本発明の第６の実施の形態を示す。本実施の形態は、フラッシュメモリの構造において前記実施の形態１および実施の形態５と異なる。
前記実施の形態１、５、６では、選択ＭＯＳトランジスタのゲート電極がメモリアレイの両端に１本ずつ、合計２本存在する構造であったが、本実施の形態では、図１５および図１６に示すように、図の上側にもう１本の選択ＭＯＳトランジスタのゲート電極３８を追加する。符号８４の部分は、ｐ型ウエル３の表面にｎ型不純物が導入されてデプリートしており、ゲート電極３７またはゲート電極３８が０Ｖでも導通状態になっている。
このような構造をとれば、メモリセル１１１に書き込みを行なう際、ゲート電極３７、３８のＯＮ、ＯＦＦの組み合わせにより、ソース側のローカルビット線（例えば、実施の形態１の構造では反転層６０）を、ソース側のグローバルビット線９０と導通の状態にし、ドレイン側のローカルビット線（例えば、実施の形態１の構造では反転層６２）を、ドレイン側のグローバルビット線９２と絶縁されたフローティングの状態にして書き込みを行なうことができる。あるいは、ドレイン側のローカルビット線（例えば、実施の形態１の構造では反転層６２）を、ドレイン側のグローバルビット線９２と導通の状態にし、ソース側のローカルビット線（例えば、実施の形態１の構造では反転層６０）を、ソース側のグローバルビット線９０と絶縁されたフローティングの状態にして書き込みを行なうことができる。
さらに、図１７に示すように、内部電源１２０、１２２とグローバルビット線９０、９２との間に選択ＭＯＳトランジスタのゲート電極３９を設けた構造にすれば、ソース、ドレインのうち一方は、ローカルビット線とグローバルビット線の両方に充電を行ない、他方はローカルビット線のみに充電を行なった状態で書き込みを行なうことができる。
さらに、選択ＭＯＳトランジスタのゲート電極３９と内部電源１２０、１２２との間に別の選択ＭＯＳ電極を設け、ゲート電極３９と別の選択ＭＯＳトランジスタのゲート電極との関係を選択ＭＯＳトランジスタのゲート電極３７とゲート電極３８とのようにすれば、ソース、ドレインのうち一方は、ローカルビット線と内部電源が導通状態、他方はローカルビット線とグローバルビット線の両方に充電した状態で書き込みを行なうことができる。
本実施の形態でも図１１のように容量７０、７２を設ければ、書き込み時のソース、ドレイン電位の与え方がさらに増えることは言うまでもない。
本実施の形態の書き込み動作は、本願発明の他の実施の形態における書き込み動作に準拠する。例えばソース、ドレインの両方に充電を行ない、書き込み時にはソース側容量にカップリングする素子の電位を立ち下げることで、ソース電位を負にする。或いは、ドレイン側ローカルビット線には、内部電源１２２から直接４Ｖを与え、ソース側は充電を行ない、書き込み時にはソース側容量にカップリングする素子の電位を立ち下げることで、ソース電位を負にする。また、ドレイン側には４Ｖを充電し、ソース側のローカルビット線には、内部電源１２０から直接−０．５Ｖを与えて書き込みを行なってもよい。
図１５、図１６および図１７では、メモリアレイの構造は、一例として補助電極１０、１２が存在し、ローカルビット線を反転層６０、６２で形成するような実施の形態１と同様な構造としているが、これはフラッシュメモリの構造を図１５、図１６および図１７の構造に限定するものではない。メモリアレイの構造は、適宜図１３や図１５に読み換えてよい。
選択ＭＯＳトランジスタのゲート電極は、必要に応じて、上側、下側に何本でも増やしてよい。選択ＭＯＳトランジスタのゲート電極の本数が増えた場合は、本実施の形態で行なう書き込み、読出し動作に必要な導通が得られるよう、このゲート電極には、適宜電位を与える。
（実施の形態７）
図７を用いて、本発明の第７の実施の形態を示す。本実施の形態は、書き込み動作において前記実施の形態１〜６と異なる。
本実施の形態では、実施の形態１〜６の構造において、書き込みサイクル中、電源とローカルビット線間を導通状態とする。例えば前記実施の形態１の構造を用いて説明すると、図７に示すように、書き込みサイクル中にゲート電極３７の電位を立ち上げ、グローバルビット線９２と反転層６２、およびグローバルビット線９０と反転層６０を導通状態しておき、さらに、グローバルビット線９２を４Ｖ、グローバルビット線９０を−０．５Ｖにすることで書き込みを行なう。
この動作により、反転層６０を０Ｖに固定した場合よりも高速に書き込みを行なうことができる。但し、ドレイン側、ソース側両方のローカルビット線の電位を内部電源から直接供給するような方式で書き込みを行なうことになるため、書き込み特性のばらつきは大きくなる。
本実施の形態の動作は、以上の違いを除けば、前記実施の形態１〜６と同様に行なう。
（実施の形態８）
図１８を用いて、本発明の第８の実施の形態を示す。前記実施の形態１の各素子と同等の機能を有する素子は、実施の形態１の場合と同じ記号で表す。
図１８は、本実施の形態によるメモリセル１つ分の断面構造を示している。単結晶シリコンからなる基板４には、ｐ型ウエル３が設けられている。ｐ型ウエル３上には、酸化シリコン膜からなる絶縁膜４３を介して、ｐ型ウエル３表面の電位を制御するためのｎ型多結晶シリコンからなる補助電極１１が形成されている。また、酸化シリコン膜からなるトンネル絶縁膜４０を介して、多結晶シリコンからなる記憶ノード５１が形成されている。記憶ノード５１の上部には、酸化シリコン膜４２を介してｎ型多結晶シリコン膜とＷ（タングステン）の積層構造で形成された制御電極３０がある。記憶ノード５１は、周囲を絶縁膜で囲われてフローティング状態になっている。メモリアレイはこのような構造が繰り返されている。
図１９を用いて、本実施の形態の書き込み動作を説明する。時刻ｔ０に制御電極３０を１５Ｖに、アクティブ領域（ドレイン）１３２を４Ｖに立ち上げ、アクティブ領域（ソース）１３０を−０．５Ｖに立ち下げる。その後、時刻ｔ１において、補助電極１１を書き込み電位−０．５Ｖに立ち上げると、アクティブ領域（ソース）１３０から補助電極１１下のｐ型ウエル３表面、記憶ノード５１下のｐ型ウエル３表面を通過してアクティブ領域（ドレイン）１３２に電子が流れる。このとき、アクティブ領域（ソース）１３０を負電位にすることで、補助電極１１の電位が負の状態であるにもかかわらず、アクティブ領域（ソース）１３０、アクティブ領域（ドレイン）１３２間に電子が流れ、書き込みが可能になることが本実施の形態の特徴である。
補助電極１１下のｐ型ウエル３表面が高抵抗で、記憶ノード５１下のｐ型ウエル３表面が低抵抗の状態となるため、アクティブ領域（ソース）１３０、アクティブ領域（ドレイン）１３２間に電位差がある場合には、補助電極１１下のｐ型ウエル３表面と、記憶ノード５１下のｐ型ウエル３表面の境界で電界集中が起こり、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極３０の電位が高いことから制御電極３０の方向に引き寄せられ、トンネル絶縁膜４０のポテンシャル障壁を跳び越えて記憶ノード５１に注入され、情報記憶が行なわれる。
その後、時刻ｔ２で補助電極１１の電位を立ち下げ、記憶ノード５１へのホットエレクトロン注入を終了し、時刻ｔ３にて、制御電極３０、アクティブ領域（ドレイン）１３２を０Ｖに立ち下げ、アクティブ領域（ソース）１３０を０Ｖに立ち上げる。以上が１サイクルの書き込み手順となる。なお、図１９には特に明示はしていないが、書き込みの１サイクルを通してｐ型ウエル３は０Ｖに固定されている。
本実施の形態では、補助電極１１下のｐ型ウエル３表面が高抵抗であるため、アクティブ領域（ソース）１３０、アクティブ領域（ドレイン）１３２間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。従って、多くのメモリセルを同時に書き込む動作を行なっても、消費電流が大きくなりすぎることなく、一度に大きなビット数の入出力を行うことができる。
図１９では、補助電極１１の電位の立ち上げ、立ち下げにより書き込みのタイミングを制御したが、図２０のようにアクティブ領域（ソース）１３０の電位の立ち下げ、立ち上げで書き込みのタイミングを制御してもよいし、図２１のように補助電極１１の電位の立ち上げと、アクティブ領域（ソース）１３０の電位の立ち下げを同時に行なってもよい。この場合も、書き込みの１サイクルを通してｐ型ウエル３は０Ｖに固定されている。
ここで、本願発明により書き込みが高速化する原理を説明する。前記した通り、本実施の形態の特徴は、アクティブ領域（ソース）１３０を負電位に設定することで、補助電極１１の電位が負であるにもかかわらず、アクティブ領域（ソース）１３０、アクティブ領域（ドレイン）１３２間に電子が流れ、書き込みが可能になることである。これにより以下に挙げる３つの効果が得られ、実施の形態１において図２５で示したのと同様に、メモリセルの書き込みが高速化する。記憶ノード５１に注入される電荷量Ｑｇは、アクティブ領域（ソース）１３０、アクティブ領域（ドレイン）１３２間を移動する電荷量をＱｊ、ホットエレクトロンの注入効率をγとすると、Ｑｇ＝Ｑｊ×γと表される。
注入効率γは、記憶ノード５１の電位とアクティブ領域（ドレイン）１３２の電位、アクティブ領域（ソース）１３０の電位および補助電極１１電位の関数であり、書き込み動作中に変化するものであるが、ここでは一定であると近似している。第１の効果は、アクティブ領域（ソース）１３０を負電位にしない場合に比べ、書き込み時のアクティブ領域（ソース）１３０、アクティブ領域（ドレイン）１３２間の電位差が増加することである。これにより、ホットエレクトロンの注入効率γが高くなる。
第２の効果は、アクティブ領域（ソース）１３０の電位が０Ｖに保たれた場合に比べ、アクティブ領域（ソース）１３０、記憶ノード５１間の電位差が増加することである。これにより、発生したホットエレクトロンを記憶ノード５１へ引き込む電界が強くなり、注入効率γが高くなる。
第３の効果は、補助電極１１の電位が低く（例えば、−０．５Ｖ）、注入効率γが高い状態で書き込みを行なうことが可能になることである。補助電極１１の電位が低いほど、補助電極１１下のｐ型ウエル３表面と記憶ノード５１下のｐ型ウエル３表面の境界での電界が大きくなるため、ホットエレクトロンの注入効率γが高くなる。アクティブ領域（ソース）１３０の電位が０Ｖの場合、補助電極１１が十分に高い電位（例えば、２Ｖ）にならなければ、アクティブ領域（ソース）１３０、アクティブ領域（ドレイン）１３２間で電子が移動できないが、本発明のようにアクティブ領域（ソース）１３０の電位を負（例えば、−０．５Ｖ）にすれば、補助電極１１の電位が−０．５Ｖでも、アクティブ領域（ソース）１３０から反転層へ十分な量の電子（電荷量Ｑｊ）を流すことが可能となり、注入効率γが高い状態での記憶ノード５１への書き込みが可能となる。
次に、本実施の形態の効果を説明する。一般に、ソースサイド注入方式において書き込みを高速化するには、次の２つの方法が採られる。第１の方法は、アクティブ領域（ドレイン）１３２電位を高めてソース、ドレイン間の電位差を大きくし、ホットエレクトロンの注入効率γを高める。第２の方法は、制御電極３０の電位を高め、カップリングにより記憶ノード５１の電位を高め、ホットエレクトロンの引き込み電界を強めることで注入効率γを高める。しかしながら、アクティブ領域（ドレイン）１３２の電位を上げ過ぎると、非選択ワード線上のメモリセルにおいて、記憶ノード５１に注入した電子がアクティブ領域（ドレイン）１３２に引き抜かれるドレインディスターブが増大してしまう。また、制御電極３０電位を上げて記憶ノード５１の電位を上げ過ぎると、非選択ビット線上のセルにおいても、記憶ノード５１の電位が上がり、ここにＦ−Ｎトンネル注入により電子が入るディスターブが増大してしまう。これらのディスターブのため、アクティブ領域（ドレイン）１３２の電位や制御電極３０の電位はある程度以上高めることができない。さらに、アクティブ領域（ドレイン）１３２に高電位を印加しても、記憶ノード５１の電位が十分に高くなければ、記憶ノード５１下のｐ型ウエル３表面でドレイン電位が降下し、補助電極１１下のｐ型ウエル３表面との境界部には、拡散層に印加した高い電位が到達せず、それほど大きな効果が得られない。
これに対し、本実施の形態の方法では、アクティブ領域（ドレイン）１３２の電位、制御電極３０の電位は変化させないため、以上のような副作用を伴うことなくメモリセルの書き込みを高速化することができる。
本実施の形態では、発生したホットエレクトロンを記憶ノード５１に引き込むために、制御電極３０と記憶ノード５１とのカップリングを用いて記憶ノード５１の電位を持ち上げたが、アクティブ領域（ドレイン）１３２と記憶ノード５１とのカップリングを用いて記憶ノード５１の電位を持ち上げてもよい。
また、図２６および図２７に示すように、補助電極１１が記憶ノード５１に覆いかぶさり、制御電極も兼ねている構造をとってもよい。特に、図２７の構造では、補助電極１１に大きな正の電位（例えば、２０Ｖ）を印加することで、記憶ノード５１に蓄積された電子を引き抜き、消去を行なうが、電子引き抜きの効率を高めるため、記憶ノードの端が尖った構造をとっている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の不揮発性半導体記憶装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。
本発明の一実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。 本発明の一実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部平面図である。 本発明の一実施の形態である不揮発性半導体記憶装置を示す要部回路図である。 本発明の一実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の一実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の一実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す要部回路図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す要部回路図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部平面図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部平面図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す要部回路図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す要部回路図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の書き込み動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 ソースサイド注入書き込みを行なう不揮発性半導体記憶装置を示す半導体基板の要部断面図である。 本発明の一実施の形態である不揮発性半導体記憶装置における閾値レベルと情報の対応を示す図である。 本発明の一実施の形態である不揮発性半導体記憶装置の書き込み阻止動作におけるメモリセルアレイの各部位への電位の印加手順を示すタイミング図である。 本発明の一実施の形態である不揮発性半導体記憶装置の書き込み高速化の効果を示すグラフである。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。 本発明の他の実施の形態である不揮発性半導体記憶装置を示す半導体基板の要部断面図である。
符号の説明
１ 半導体基板
２ ｎ型ウエル
３ ｐ型ウエル
４ 半導体基板
１０〜１３ 補助電極
３０ 制御電極
３１ 非選択制御電極
３２〜３５ 電極
３６〜３９ ゲート電極
４０ トンネル絶縁膜
４１ 側壁絶縁膜
４２ 酸化シリコン膜
４３ 絶縁膜
４４ 酸化シリコン膜
５０〜５２ 記憶ノード
６０〜６２ 反転層（ローカルビット線）
７０、７２ 容量
８０〜８３ アクティブ領域
９０〜９２ グローバルビット線
１００〜１０３ コンタクトホール
１１１ メモリセル
１２０、１２２ 内部電源
１３０、１３２ アクティブ領域
１５０ コモンソース線
１６０ 溝
１８０ コンタクトホール
１９０ 素子

Claims (35)

  1. 第１の導電型の半導体基板上に第１の絶縁膜を介して、第１の方向に互いに平行に配線される第１、第２および第３の電極と、
    前記第１、第２および第３の電極とは第２の絶縁膜を介して、前記第１の方向と実質的に垂直な第２の方向に延在し、前記第１の電極と前記第２の電極との間、および前記第２の電極と前記第３の電極との間の前記半導体基板表面の電位を制御する第４の電極と、
    前記第１の電極と前記第２の電極との間に形成され、周囲を絶縁膜で囲われた、第１の記憶ノードと、
    前記第２の電極と前記第３の電極との間に形成され、周囲を絶縁膜で囲われた、第２の記憶ノードとを含む不揮発性半導体記憶装置であって、
    書き込み動作中に、
    （ａ）前記半導体基板を、０Ｖに設定し、
    （ｂ）前記第１の電極を、第１の符号を持つ電位Ａに設定することによって、近傍の前記半導体基板表面に第１の反転層を形成し、
    （ｃ）前記第１の反転層を、第２の符号を持つ電位Ｂに設定し、
    （ｄ）前記第２の電極を、前記第１の符号を持ち、絶対値が前記電位Ａよりも小さいか、０Ｖか、あるいは前記第２の符号を持つ電位Ｃに設定し、
    （ｅ）前記第３の電極を、前記第１の符号を持つ電位Ｄに設定することによって、近傍の前記半導体基板表面に第２の反転層を形成し、
    （ｆ）前記第２の反転層を、前記第１の符号を持ち、絶対値が前記電位Ｄよりも小さい電位Ｅに設定し、
    （ｇ）前記第４の電極を、前記第１の符号を持つ電位Ｆに設定することによって、前記第２の電極の近傍の前記半導体基板表面で発生するホットキャリアが、前記第２の記憶ノードに注入される動作を含む不揮発性半導体記憶装置。
  2. 前記第１の反転層をフローティングとした状態で、前記第１の電極を、前記第１の符号を持ち、絶対値が前記電位Ａよりも小さいか、０Ｖか、あるいは前記第２の符号を持つ電位Ｈに設定することによって、カップリングにより、前記第１の反転層を、前記電位Ｂに設定する動作を含む請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１の反転層と電源との間にあり、両者を接続する第１の配線と、
    前記第２の反転層と電源との間にあり、両者を接続する第２の配線と、
    前記第１の配線とカップリングする第５の電極とをさらに含み、
    書き込み動作中に
    （ａ）前記第１の電極を、前記電位Ａに設定することによって、近傍の前記半導体基板表面に前記第１の反転層を形成し、
    （ｂ）前記第１の反転層、および前記第１の配線を前記電位Ｂに設定し、
    （ｃ）前記第２の電極を前記電位Ｃに設定し、
    （ｄ）前記第３の電極を前記電位Ｄに設定することによって、近傍の前記半導体基板表面に前記第２の反転層を形成し、
    （ｅ）前記第２の反転層および前記第２の配線を前記電位Ｅに設定し、
    （ｆ）前記第４の電極を前記電位Ｆに設定することによって、前記第２の電極の近傍の前記半導体基板表面で発生するホットキャリアが、前記第２の記憶ノードに注入される動作を含む請求項１記載の不揮発性半導体記憶装置。
  4. 前記第１の反転層および前記第１の配線をフローティングとした状態で、前記第５の電極の電位を変化させることによって、カップリングにより、前記第１の配線および前記第１の反転層を前記電位Ｂに設定する動作を含む請求項３記載の不揮発性半導体記憶装置。
  5. 第１の導電型の半導体基板の表面に、第１の方向に互いに平行に配線され、第２の導電型を示す第１および第２の拡散層と、
    前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に、第１の絶縁膜を介して、前記第１の方向に配線され、前記第１の拡散層および前記第２の拡散層と重なる領域が存在しない第１の電極と、
    前記第１の電極とは第２の絶縁膜を介して、前記第１の方向と実質的に垂直な第２の方向に延在し、前記第１の電極の両側の前記半導体基板表面の電位を制御する第２の電極と、
    前記第１の電極に隣接し、前記第１の電極と前記第１の拡散層の上方の空間との間に存在し、周囲を絶縁膜で囲われた第１の記憶ノードと、
    前記第１の電極に隣接し、前記第１の電極と前記第２の拡散層の上方の空間との間に存在し、周囲を絶縁膜で囲われた、第２の記憶ノードとを含む不揮発性半導体記憶装置であって、
    書き込み動作中に、
    （ａ）前記半導体基板を、０Ｖに設定し、
    （ｂ）前記第１の拡散層を、第２の符号を持つ電位Ｂに設定し、
    （ｃ）前記第１の電極を、第１の符号を持つか、０Ｖか、あるいは前記第２の符号を持つ電位Ｃに設定し、
    （ｄ）前記第２の拡散層を、前記第１の符号を持つ電位Ｅに設定し、
    （ｅ）前記第２の電極を、前記第１の符号を持つ電位Ｆに設定することによって、前記第１の電極の近傍の前記半導体基板表面で発生するホットキャリアが、前記第２の記憶ノードに注入される動作を含む不揮発性半導体記憶装置。
  6. 前記第１の拡散層と電源との間にあり、両者を接続する第１の配線と、
    前記第２の拡散層と電源との間にあり、両者を接続する第２の配線と、
    前記第１の配線とカップリングする第３の電極とをさらに含み、
    書き込み動作中に、
    （ａ）前記半導体基板を、０Ｖに設定し、
    （ｂ）前記第１の拡散層、および前記第１の配線を、前記電位Ｂに設定し、
    （ｃ）前記第１の電極を、前記電位Ｃに設定し、
    （ｄ）前記第２の拡散層、および前記第２の配線を、前記電位Ｅに設定し、
    （ｅ）前記第２の電極を、前記電位Ｆに設定することによって、前記第１の電極の近傍の前記半導体基板表面で発生するホットキャリアが、前記第２の記憶ノードに注入される動作を含む請求項５記載の不揮発性半導体記憶装置。
  7. 前記第１の拡散層、および前記第１の配線をフローティングとした状態で、前記第３の電極の電位を変化させることで、カップリングにより、前記第１の配線、および前記第１の拡散層を、前記電位Ｂに設定する動作を含む請求項６記載の不揮発性半導体記憶装置。
  8. 第１の導電型の半導体基板表面に形成され、第２の導電型を示す、第１および第２の拡散層と、
    前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に、第１の絶縁膜を介して形成され、前記第１の拡散層と重なりを持つ、第１の電極と、
    前記第１の電極と隣接し、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に、第２の絶縁膜を介して形成され、前記第２の拡散層と重なりを持つ、周囲を絶縁膜で囲われた、第１の記憶ノードと、
    前記第１の記憶ノードの上に第３絶縁膜を介して形成された第２の電極とを含む不揮発性半導体記憶装置であって、
    書き込み動作中に、
    （ａ）前記半導体基板を、０Ｖに設定し、
    （ｂ）前記第１の拡散層を、第２の符号をもつ電位Ｂに設定し、
    （ｃ）前記第１の電極を、前記第２の符号を持つ電位Ｉに設定し、
    （ｄ）前記第２の拡散層を、第１の符号を持つ電位Ｅに設定し、
    （ｅ）前記第２の電極を、前記第１の符号を持つ電位Ｆに設定することによって、前記第１の電極の近傍の前記半導体基板表面と、前記第１の記憶ノードの近傍の前記半導体基板表面の境界領域で発生するホットキャリアが、前記第１の記憶ノードに注入される動作を含む不揮発性半導体記憶装置。
  9. 前記第２の方向に前記第４の電極と平行に配線される、第５の電極をさらに含み、前記第１の反転層をフローティングとした状態で、前記第５の電極の電位を変化させることによって、カップリングにより、前記第１の反転層を、前記電位Ｂに設定する動作を含む請求項１記載の不揮発性半導体記憶装置。
  10. （ａ）前記第１の反転層を、前記電位Ｂに設定した後、
    （ｂ）前記第１の反転層と電源との接続を断って、前記第１の反転層を、前記電位Ｂに設定したままフローティング状態とする動作を含む請求項１記載の不揮発性半導体記憶装置。
  11. 前記第２の電極を、前記電位Ｃに設定するのと同時に、前記第１の反転層を、前記電位Ｂに設定する動作を含む請求項１記載の不揮発性半導体記憶装置。
  12. （ａ）前記第１の反転層を、前記電位Ｂに設定した後、
    （ｂ）前記第２の電極を、前記電位Ｃに設定する動作を含む請求項１記載の不揮発性半導体記憶装置。
  13. （ａ）前記第２の電極を、前記電位Ｃに設定した後、
    （ｂ）前記第１の反転層を、前記電位Ｂに設定する動作を含む請求項１記載の不揮発性半導体記憶装置。
  14. 前記第３の電極の近傍の前記半導体基板表面をフローティングとした状態で、前記第３の電極を、前記電位Ｄに設定することで、カップリングにより近傍の前記半導体基板表面を前記電位Ｅに設定する動作を含む請求項１記載の不揮発性半導体記憶装置。
  15. （ａ）前記第３の電極を、前記電位Ｄに設定することによって近傍の前記半導体基板表面に前記第２の反転層を形成し、
    （ｂ）前記第２の反転層を、前記電位Ｅに設定した後、
    （ｃ）前記第２の反転層と電源との接続を断って、前記第２の反転層を、前記電位Ｅに設定したままフローティング状態とする動作を含む請求項１記載の不揮発性半導体記憶装置。
  16. （ａ）前記第１の反転層、および前記第１の配線を、前記電位Ｂに設定した後、
    （ｂ）前記第１の配線と電源との接続を断って、前記第１の反転層、および前記第１の配線を、前記電位Ｂに設定したままフローティング状態とする動作を含む請求項３記載の不揮発性半導体記憶装置。
  17. 前記第２の電極を、前記電位Ｃに設定するのと同時に、前記第１の反転層、および前記第１の配線を、前記電位Ｂに設定する動作を含む請求項３記載の不揮発性半導体記憶装置。
  18. （ａ）前記第１の反転層、および前記第１の配線を、前記電位Ｂに設定した後、
    （ｂ）前記第２の電極を、前記電位Ｃに設定する動作を含む請求項３記載の不揮発性半導体記憶装置。
  19. （ａ）前記第２の電極を、前記電位Ｃに設定した後、
    （ｂ）前記第１の反転層、および前記第１の配線を、前記電位Ｂに設定する動作を含む請求項３記載の不揮発性半導体記憶装置。
  20. 前記第３の電極の近傍の前記半導体基板表面をフローティングとした状態で、前記第３の電極を、前記電位Ｄに設定することで、カップリングにより近傍の前記半導体基板表面を前記電位Ｅに設定する動作を含む請求項３記載の不揮発性半導体記憶装置。
  21. （ａ）前記第３の電極を、前記電位Ｄに設定することによって近傍の前記半導体基板表面に前記第２の反転層を形成し、
    （ｂ）前記第２の反転層、および前記第２の配線を、前記電位Ｅに設定した後、
    （ｃ）前記第２の配線と電源との接続を断って、前記第２の反転層、および前記第２の配線を、前記電位Ｅに設定したままフローティング状態とする動作を含む請求項３記載の不揮発性半導体記憶装置。
  22. 前記第２の方向に前記第２の電極と平行に配線される、第３の電極をさらに含み、前記第１の拡散層をフローティングとした状態で、前記第３の電極の電位を変化させることで、カップリングにより、前記第１の拡散層を、前記電位Ｂに設定する動作を含む請求項５記載の不揮発性半導体記憶装置。
  23. （ａ）前記第１の拡散層を、前記電位Ｂに設定した後、
    （ｂ）前記第１の拡散層と電源との接続を断って、前記第１の拡散層を、前記電位Ｂに設定したままフローティング状態とする動作を含む請求項５記載の不揮発性半導体記憶装置。
  24. 前記第１の電極を、前記電位Ｃに設定するのと同時に、前記第１の拡散層を、前記電位Ｂに設定する動作を含む請求項５記載の不揮発性半導体記憶装置。
  25. （ａ）前記第１の拡散層を、前記電位Ｂに設定した後、
    （ｂ）前記第１の電極を、前記電位Ｃに設定する動作を含む請求項５記載の不揮発性半導体記憶装置。
  26. （ａ）前記第１の電極を、前記電位Ｃに設定した後、
    （ｂ）前記第１の拡散層を、前記電位Ｂに設定する動作を含む請求項５記載の不揮発性半導体記憶装置。
  27. （ａ）前記第２の拡散層を、前記電位Ｅに設定した後、
    （ｂ）前記第２の拡散層と電源との接続を断って、前記第２の拡散層を、前記電位Ｅに設定したままフローティング状態とする動作を含む請求項５記載の不揮発性半導体記憶装置。
  28. （ａ）前記第１の拡散層、および前記第１の配線を、前記電位Ｂに設定した後、
    （ｂ）前記第１の配線と電源との接続を断って、前記第１の拡散層、および前記第１の配線を、前記電位Ｂに設定したままフローティング状態とする動作を含む請求項６記載の不揮発性半導体記憶装置。
  29. 前記第１の電極を、前記電位Ｃに設定するのと同時に、前記第１の拡散層、および前記第１の配線を、前記電位Ｂに設定する動作を含む請求項６記載の不揮発性半導体記憶装置。
  30. （ａ）前記第１の拡散層、および前記第１の配線を、前記電位Ｂに設定した後、
    （ｂ）前記第１の電極を、前記電位Ｃに設定する動作を含む請求項６記載の不揮発性半導体記憶装置。
  31. （ａ）前記第１の電極を、前記電位Ｃに設定した後、
    （ｂ）前記第１の拡散層、および前記第１の配線を、前記電位Ｂに設定する動作を含む請求項６記載の不揮発性半導体記憶装置。
  32. （ａ）前記第２の拡散層、および前記第２の配線を、前記電位Ｅに設定した後、
    （ｂ）前記第２の配線と電源との接続を断って、前記第２の拡散層、および前記第２の配線を、前記電位Ｅに設定したままフローティング状態とする動作を含む請求項６記載の不揮発性半導体記憶装置。
  33. 前記第１の電極を、前記電位Ｉに設定するのと同時に、前記第１の拡散層を、前記電位Ｂに設定する動作を含む請求項８記載の不揮発性半導体記憶装置。
  34. （ａ）前記第１の拡散層を、前記電位Ｂに設定した後、
    （ｂ）前記第１の電極を、前記電位Ｉに設定する動作を含む請求項８記載の不揮発性半導体記憶装置。
  35. （ａ）前記第１の電極を、前記電位Ｉに設定した後、
    （ｂ）前記第１の拡散層を、前記電位Ｂに設定する動作を含む請求項８記載の不揮発性半導体記憶装置。
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US7948799B2 (en) * 2006-05-23 2011-05-24 Macronix International Co., Ltd. Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
JP4856488B2 (ja) * 2006-07-27 2012-01-18 ルネサスエレクトロニクス株式会社 半導体装置
US7518912B2 (en) * 2006-08-25 2009-04-14 Powerchip Semiconductor Corp. Multi-level non-volatile memory
US10580781B2 (en) * 2017-10-12 2020-03-03 Globalfoundries Singapore Pte. Ltd. Increased gate coupling effect in multigate transistor

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455792A (en) * 1994-09-09 1995-10-03 Yi; Yong-Wan Flash EEPROM devices employing mid channel injection
US5856943A (en) * 1996-03-18 1999-01-05 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell and array
KR100205309B1 (ko) * 1996-07-23 1999-07-01 구본준 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법
DE69832019T2 (de) * 1997-09-09 2006-07-20 Interuniversitair Micro-Electronica Centrum Vzw Verfahren zur Löschung und Programmierung eines Speichers in Kleinspannungs-Anwendungen und Anwendungen mit geringer Leistung
US5943261A (en) * 1998-08-07 1999-08-24 Winbond Electronics Corporation Method for programming a flash memory
JP2004152977A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶装置
JP2004179387A (ja) * 2002-11-27 2004-06-24 Renesas Technology Corp 不揮発性半導体記憶装置及びその製造方法

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