JP2001351392A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001351392A JP2001351392A JP2000173716A JP2000173716A JP2001351392A JP 2001351392 A JP2001351392 A JP 2001351392A JP 2000173716 A JP2000173716 A JP 2000173716A JP 2000173716 A JP2000173716 A JP 2000173716A JP 2001351392 A JP2001351392 A JP 2001351392A
- Authority
- JP
- Japan
- Prior art keywords
- data
- write operation
- data write
- memory cell
- source line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/16—Flash programming of all the cells in an array, sector or block simultaneously
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】ソース線に接続された選択ゲートトランジスタ
を介したリーク電流の総量を減少させることができる半
導体記憶装置を提供することを目的とする。 【解決手段】メモリセルのゲートとソース・ドレイン間
に電源電圧より大きい電位差を与えることにより、メモ
リセルのデータ書き替えを実行する半導体記憶装置に、
ソース線の電位を制御するソース線電位制御回路１０８
を設け、複数ブロック一括“１”データ書き込み動作時
のソース線電位を、通常データ書き込み動作より低く設
定することを特徴としている。選択ゲートトランジスタ
のソース・ドレイン間の電位差、あるいはメモリセルト
ランジスタの制御ゲート・チャネル間の電位差を小さく
できるので、ソース線に接続された選択ゲートトランジ
スタを介したリーク電流やメモリセルトランジスタを流
れるリーク電流の総量を低減できる。
を介したリーク電流の総量を減少させることができる半
導体記憶装置を提供することを目的とする。 【解決手段】メモリセルのゲートとソース・ドレイン間
に電源電圧より大きい電位差を与えることにより、メモ
リセルのデータ書き替えを実行する半導体記憶装置に、
ソース線の電位を制御するソース線電位制御回路１０８
を設け、複数ブロック一括“１”データ書き込み動作時
のソース線電位を、通常データ書き込み動作より低く設
定することを特徴としている。選択ゲートトランジスタ
のソース・ドレイン間の電位差、あるいはメモリセルト
ランジスタの制御ゲート・チャネル間の電位差を小さく
できるので、ソース線に接続された選択ゲートトランジ
スタを介したリーク電流やメモリセルトランジスタを流
れるリーク電流の総量を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲセ
ル、ＡＮＤセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶
装置に関する。
係わり、特にＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲセ
ル、ＡＮＤセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶
装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の一つとして、電
気的書き替えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭ
は、高集積化ができるものとして注目されている。
気的書き替えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭ
は、高集積化ができるものとして注目されている。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯ
Ｓ構造を有する。そして、複数個のメモリセルが隣接す
るもの同士でソース・ドレインを共用する形で直列接続
されてＮＡＮＤセルを構成し、これを一単位としてビッ
ト線に接続するものである。このようなＮＡＮＤセルが
マトリックス配列されてメモリセルアレイが構成され
る。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウ
ェル領域内に集積形成される。
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯ
Ｓ構造を有する。そして、複数個のメモリセルが隣接す
るもの同士でソース・ドレインを共用する形で直列接続
されてＮＡＮＤセルを構成し、これを一単位としてビッ
ト線に接続するものである。このようなＮＡＮＤセルが
マトリックス配列されてメモリセルアレイが構成され
る。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウ
ェル領域内に集積形成される。
【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。
【０００５】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みの動作は、主にビ
ット線コンタクトから最も離れた位置のメモリセルから
順に行う。まず、データ書き込み動作が開始されると、
書き込みデータに応じてビット線には０Ｖ（“１”デー
タ書き込みビット線）又は電源電圧Ｖｃｃ（“０”デー
タ書き込みビット線）が与えられ、選択されたビット線
コンタクト側選択ゲート線にはＶｃｃが与えられる。こ
の場合、“１”データ書き込みビット線に接続された選
択ＮＡＮＤセルでは、選択ゲートトランジスタを介して
ＮＡＮＤセル内のチャネル部が０Ｖに固定される。一
方、“０”データ書き込みビット線に接続された選択Ｎ
ＡＮＤセルでは、ＮＡＮＤセル内チャネル部は、選択ゲ
ートトランジスタを介して［Ｖｃｃ−Ｖｔｓｇ］（但
し、Ｖｔｓｇは選択ゲートトランジスタの閾値電圧）ま
で充電された後、フローティング状態となる。続いて、
選択ＮＡＮＤセル内における選択メモリセルの制御ゲー
ト線が０Ｖ→Ｖｐｐ（＝２０Ｖ程度：書き込み用高電
圧）、選択ＮＡＮＤセル内の他の制御ゲート線が０Ｖ→
Ｖｍｇ（＝１０Ｖ程度：中間電圧）となる。
は、次の通りである。データ書き込みの動作は、主にビ
ット線コンタクトから最も離れた位置のメモリセルから
順に行う。まず、データ書き込み動作が開始されると、
書き込みデータに応じてビット線には０Ｖ（“１”デー
タ書き込みビット線）又は電源電圧Ｖｃｃ（“０”デー
タ書き込みビット線）が与えられ、選択されたビット線
コンタクト側選択ゲート線にはＶｃｃが与えられる。こ
の場合、“１”データ書き込みビット線に接続された選
択ＮＡＮＤセルでは、選択ゲートトランジスタを介して
ＮＡＮＤセル内のチャネル部が０Ｖに固定される。一
方、“０”データ書き込みビット線に接続された選択Ｎ
ＡＮＤセルでは、ＮＡＮＤセル内チャネル部は、選択ゲ
ートトランジスタを介して［Ｖｃｃ−Ｖｔｓｇ］（但
し、Ｖｔｓｇは選択ゲートトランジスタの閾値電圧）ま
で充電された後、フローティング状態となる。続いて、
選択ＮＡＮＤセル内における選択メモリセルの制御ゲー
ト線が０Ｖ→Ｖｐｐ（＝２０Ｖ程度：書き込み用高電
圧）、選択ＮＡＮＤセル内の他の制御ゲート線が０Ｖ→
Ｖｍｇ（＝１０Ｖ程度：中間電圧）となる。
【０００６】“１”データ書き込みビット線に接続され
た選択ＮＡＮＤセルでは、ＮＡＮＤ内チャネル部が０Ｖ
に固定されているため、選択ＮＡＮＤセル内の選択メモ
リセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部
（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生し、
チャネル部から浮遊ゲートに電子の注入が生じる。これ
により、その選択されたメモリセルの閾値電圧は正方向
にシフトし、“１”データの書き込みが完了する。
た選択ＮＡＮＤセルでは、ＮＡＮＤ内チャネル部が０Ｖ
に固定されているため、選択ＮＡＮＤセル内の選択メモ
リセルの制御ゲート線（＝Ｖｐｐ電位）とチャネル部
（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生し、
チャネル部から浮遊ゲートに電子の注入が生じる。これ
により、その選択されたメモリセルの閾値電圧は正方向
にシフトし、“１”データの書き込みが完了する。
【０００７】これに対し、“０”データ書き込みビット
線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤ内のチ
ャネル部がフローティング状態にあるため、選択ＮＡＮ
Ｄセル内の制御ゲート線とチャネル部との間の容量カッ
プリングの影響により、制御ゲート線の電圧上昇（０Ｖ
→Ｖｐｐ，Ｖｍｇ）に伴い、チャネル部の電位がフロー
ティング状態を維持したまま［Ｖｃｃ−Ｖｔｓｇ］電位
→Ｖｍｃｈ（＝８Ｖ程度）と上昇する。この時には、選
択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝
Ｖｐｐ電位）とチャネル部（＝Ｖｍｃｈ）との間の電位
差が１２Ｖ程度と比較的小さいため、電子注入が起こら
ない。従って、選択メモリセルの閾値電圧は変化せず、
負の状態に維持される。
線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤ内のチ
ャネル部がフローティング状態にあるため、選択ＮＡＮ
Ｄセル内の制御ゲート線とチャネル部との間の容量カッ
プリングの影響により、制御ゲート線の電圧上昇（０Ｖ
→Ｖｐｐ，Ｖｍｇ）に伴い、チャネル部の電位がフロー
ティング状態を維持したまま［Ｖｃｃ−Ｖｔｓｇ］電位
→Ｖｍｃｈ（＝８Ｖ程度）と上昇する。この時には、選
択ＮＡＮＤセル内の選択メモリセルの制御ゲート線（＝
Ｖｐｐ電位）とチャネル部（＝Ｖｍｃｈ）との間の電位
差が１２Ｖ程度と比較的小さいため、電子注入が起こら
ない。従って、選択メモリセルの閾値電圧は変化せず、
負の状態に維持される。
【０００８】データ消去は、選択されたＮＡＮＤセルブ
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたＮＡＮＤセルブロック内の全ての制御
ゲート線を０Ｖとし、ビット線、ソース線、ｐ型ウェル
領域（もしくはｐ型半導体基板）、非選択ＮＡＮＤセル
ブロック中の制御ゲート線及び全ての選択ゲート線に２
０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮ
Ｄセルブロック中の全てのメモリセルで浮遊ゲート中の
電子がｐ型ウェル領域（もしくはｐ型半導体基板）に放
出され、閾値電圧は負方向にシフトする。
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたＮＡＮＤセルブロック内の全ての制御
ゲート線を０Ｖとし、ビット線、ソース線、ｐ型ウェル
領域（もしくはｐ型半導体基板）、非選択ＮＡＮＤセル
ブロック中の制御ゲート線及び全ての選択ゲート線に２
０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮ
Ｄセルブロック中の全てのメモリセルで浮遊ゲート中の
電子がｐ型ウェル領域（もしくはｐ型半導体基板）に放
出され、閾値電圧は負方向にシフトする。
【０００９】一方、データ読み出し動作は、選択された
メモリセルの制御ゲート線を０Ｖとし、それ以外のメモ
リセルの制御ゲート線及び選択ゲート線を電源電圧Ｖｃ
ｃとして、選択メモリセルで電流が流れるか否かを検出
することにより行われる。
メモリセルの制御ゲート線を０Ｖとし、それ以外のメモ
リセルの制御ゲート線及び選択ゲート線を電源電圧Ｖｃ
ｃとして、選択メモリセルで電流が流れるか否かを検出
することにより行われる。
【００１０】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、データ書き込み動作時に
は“０”データ書き込みビット線に接続された選択ＮＡ
ＮＤセル内のチャネルは、制御ゲート線との容量カップ
リングを利用してＶｍｃｈ電位のフローティング状態と
される。この時に、もしソース線側の選択ゲートトラン
ジスタを介したソース線へのリーク電流が大きいと、フ
ローティング状態にあるチャネル電位が大幅に低下する
ことになり、選択メモリセルの制御ゲート・チャネル間
電位差が大きくなり、チャネルから浮遊ゲートヘの電子
注入が発生する危険が高くなる。つまり、誤って“１”
データが書き込まれる（今後、誤書き込み動作と呼ぶこ
とにする）危険性が高くなる。そこで、上記リーク電流
を小さくするために、通常データ書き込み動作時にはソ
ース線をＶｃｃ程度の正電圧にバイアスする手法を用い
る。
ＮＤセル型ＥＥＰＲＯＭでは、データ書き込み動作時に
は“０”データ書き込みビット線に接続された選択ＮＡ
ＮＤセル内のチャネルは、制御ゲート線との容量カップ
リングを利用してＶｍｃｈ電位のフローティング状態と
される。この時に、もしソース線側の選択ゲートトラン
ジスタを介したソース線へのリーク電流が大きいと、フ
ローティング状態にあるチャネル電位が大幅に低下する
ことになり、選択メモリセルの制御ゲート・チャネル間
電位差が大きくなり、チャネルから浮遊ゲートヘの電子
注入が発生する危険が高くなる。つまり、誤って“１”
データが書き込まれる（今後、誤書き込み動作と呼ぶこ
とにする）危険性が高くなる。そこで、上記リーク電流
を小さくするために、通常データ書き込み動作時にはソ
ース線をＶｃｃ程度の正電圧にバイアスする手法を用い
る。
【００１１】ところで、このようなＮＡＮＤセル型ＥＥ
ＰＲＯＭでは、通常データ書き込み・データ消去などの
信頼性試験の所要時間を短縮することによるテストコス
トの低減を実現するために、通常データ書き込み動作よ
りも一度に“１”データを書き込むメモリセル数が多い
動作を用いてチップ内の全メモリセルのデータ書き込
み、消去に要する時間を短縮する方式が必要とされてい
る。例えば、通常データ書き込み動作時よりも多くのメ
モリセルヘの“１”データ書き込みを一度に行う複数ブ
ロック一括“１”データ書き込み動作が備えられてい
る。当然ながら、この複数ブロック一括“１”データ書
き込み動作では、通常のデータ書き込み動作の場合より
も多くのＮＡＮＤセルにおいて、チャネル部が０Ｖに固
定されるとともに、通常のデータ書き込み動作時と同様
に、ソース線が正電圧に設定される。
ＰＲＯＭでは、通常データ書き込み・データ消去などの
信頼性試験の所要時間を短縮することによるテストコス
トの低減を実現するために、通常データ書き込み動作よ
りも一度に“１”データを書き込むメモリセル数が多い
動作を用いてチップ内の全メモリセルのデータ書き込
み、消去に要する時間を短縮する方式が必要とされてい
る。例えば、通常データ書き込み動作時よりも多くのメ
モリセルヘの“１”データ書き込みを一度に行う複数ブ
ロック一括“１”データ書き込み動作が備えられてい
る。当然ながら、この複数ブロック一括“１”データ書
き込み動作では、通常のデータ書き込み動作の場合より
も多くのＮＡＮＤセルにおいて、チャネル部が０Ｖに固
定されるとともに、通常のデータ書き込み動作時と同様
に、ソース線が正電圧に設定される。
【００１２】上記データ書き込み動作時に、“１”デー
タ書き込みビット線に接続されたＮＡＮＤセル内のソー
ス線側に設けられている選択ゲートトランジスタは、ソ
ース・ドレインがそれぞれ正電圧・０Ｖにあるとともに
制御ゲートが０Ｖに設定された状態では、ソース・ドレ
イン間に少量のリーク電流が流れる。通常のデータ書き
込み動作では、チャネル部が０Ｖに設定されるＮＡＮＤ
セルが比較的少ないため、このリーク電流の総量も問題
にならない程度の大きさである。しかし、複数ブロック
一括“１”データ書き込み動作では、一度に選択するＮ
ＡＮＤセルの数（つまり、チャネル部が０Ｖに設定され
るＮＡＮＤセル数）が通常データ書き込み動作時よりも
ずっと多いため、リーク電流の総量も大きくなり、信頼
性試験時における消費電流の増加、チップ内の局所的な
電源電圧降下やノイズ増加などによるチップの誤動作発
生などの問題があった。
タ書き込みビット線に接続されたＮＡＮＤセル内のソー
ス線側に設けられている選択ゲートトランジスタは、ソ
ース・ドレインがそれぞれ正電圧・０Ｖにあるとともに
制御ゲートが０Ｖに設定された状態では、ソース・ドレ
イン間に少量のリーク電流が流れる。通常のデータ書き
込み動作では、チャネル部が０Ｖに設定されるＮＡＮＤ
セルが比較的少ないため、このリーク電流の総量も問題
にならない程度の大きさである。しかし、複数ブロック
一括“１”データ書き込み動作では、一度に選択するＮ
ＡＮＤセルの数（つまり、チャネル部が０Ｖに設定され
るＮＡＮＤセル数）が通常データ書き込み動作時よりも
ずっと多いため、リーク電流の総量も大きくなり、信頼
性試験時における消費電流の増加、チップ内の局所的な
電源電圧降下やノイズ増加などによるチップの誤動作発
生などの問題があった。
【００１３】特に、今後メモリセルの微細化が進んでい
くと、選択ゲートトランジスタのゲート長も縮小されて
いき、選択ゲートトランジスタを介したリーク電流が増
加する可能性が高くなるため、上記したリーク電流の総
量もメモリセル微細化に伴い増加し、問題がさらに深刻
化して行く恐れがある。
くと、選択ゲートトランジスタのゲート長も縮小されて
いき、選択ゲートトランジスタを介したリーク電流が増
加する可能性が高くなるため、上記したリーク電流の総
量もメモリセル微細化に伴い増加し、問題がさらに深刻
化して行く恐れがある。
【００１４】
【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型等のＥＥＰＲＯＭにおいては、信頼性試験
時に、その所要時間を短縮するために、一度のデータ書
き込み動作においてデータ書き込みを行うメモリセル数
を通常動作時よりも多くするために、消費電流の増加、
チップ内の局所的な電源電圧降下やノイズ増加などによ
る誤動作発生などの問題があった。
ＡＮＤセル型等のＥＥＰＲＯＭにおいては、信頼性試験
時に、その所要時間を短縮するために、一度のデータ書
き込み動作においてデータ書き込みを行うメモリセル数
を通常動作時よりも多くするために、消費電流の増加、
チップ内の局所的な電源電圧降下やノイズ増加などによ
る誤動作発生などの問題があった。
【００１５】また、この問題を解決するために、通常デ
ータ書き込み動作を信頼性試験時に用いると、信頼性試
験の所要時間が長くなり、テストコスト増加によるチッ
プコスト増加という問題があった。
ータ書き込み動作を信頼性試験時に用いると、信頼性試
験の所要時間が長くなり、テストコスト増加によるチッ
プコスト増加という問題があった。
【００１６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ソース線に接続
された選択ゲートトランジスタやメモリセルトランジス
タを介して流れるリーク電流の総量を減少させることが
できる半導体記憶装置を提供することにある。
れたもので、その目的とするところは、ソース線に接続
された選択ゲートトランジスタやメモリセルトランジス
タを介して流れるリーク電流の総量を減少させることが
できる半導体記憶装置を提供することにある。
【００１７】また、この発明の他の目的は、信頼性試験
時における消費電流の増加やチップの誤動作などの問題
を防ぐことができ、信頼性試験の所要時間を短縮できる
半導体記憶装置を提供することにある。
時における消費電流の増加やチップの誤動作などの問題
を防ぐことができ、信頼性試験の所要時間を短縮できる
半導体記憶装置を提供することにある。
【００１８】更に、この発明の別の目的は、安価で信頼
性の高いチップを実現することができる半導体記憶装置
を提供することにある。
性の高いチップを実現することができる半導体記憶装置
を提供することにある。
【００１９】
【課題を解決するための手段】この発明の半導体記憶装
置は、第１のデータ書き込み動作と第２のデータ書き込
み動作とを有し、メモリセルのゲートとソース・ドレイ
ン間に電源電圧より大きい電位差を与えることにより、
前記メモリセルのデータ書き替えを実行する半導体記憶
装置であって、前記データ書き替えを実行している期間
中のソース線電位設定レベルが、前記第１のデータ書き
込み動作と前記第２のデータ書き込み動作とで異なるこ
とを特徴としている。
置は、第１のデータ書き込み動作と第２のデータ書き込
み動作とを有し、メモリセルのゲートとソース・ドレイ
ン間に電源電圧より大きい電位差を与えることにより、
前記メモリセルのデータ書き替えを実行する半導体記憶
装置であって、前記データ書き替えを実行している期間
中のソース線電位設定レベルが、前記第１のデータ書き
込み動作と前記第２のデータ書き込み動作とで異なるこ
とを特徴としている。
【００２０】また、この発明の半導体記憶装置は、メモ
リセルがマトリクス配列されたメモリセルアレイと、前
記メモリセルアレイ内のソース線の電位を制御するソー
ス線電位制御回路とを具備し、前記ソース線電位制御回
路により、通常のデータ書き込みを行う第１のデータ書
き込み動作と、複数のメモリセルへ同一データを同時に
書き込む第２のデータ書き込み動作とでソース線電位設
定レベルを切り替えることを特徴としている。
リセルがマトリクス配列されたメモリセルアレイと、前
記メモリセルアレイ内のソース線の電位を制御するソー
ス線電位制御回路とを具備し、前記ソース線電位制御回
路により、通常のデータ書き込みを行う第１のデータ書
き込み動作と、複数のメモリセルへ同一データを同時に
書き込む第２のデータ書き込み動作とでソース線電位設
定レベルを切り替えることを特徴としている。
【００２１】更に、この発明の半導体記憶装置は、複数
のブロックを有し、各々にメモリセルがマトリクス配列
されたメモリセルアレイと、前記メモリセルアレイ内の
制御ゲート線を選択的に駆動するロウデコーダと、前記
メモリセルアレイ内のソース線の電位を制御するソース
線電位制御回路とを具備し、前記ソース線電位制御回路
の制御により、通常のデータ書き込みを行う第１のデー
タ書き込み動作におけるソース線電位設定レベルより
も、複数のメモリセルへ同一データを同時に書き込む第
２のデータ書き込み動作のソース線電位設定レベルを低
くすることを特徴としている。
のブロックを有し、各々にメモリセルがマトリクス配列
されたメモリセルアレイと、前記メモリセルアレイ内の
制御ゲート線を選択的に駆動するロウデコーダと、前記
メモリセルアレイ内のソース線の電位を制御するソース
線電位制御回路とを具備し、前記ソース線電位制御回路
の制御により、通常のデータ書き込みを行う第１のデー
タ書き込み動作におけるソース線電位設定レベルより
も、複数のメモリセルへ同一データを同時に書き込む第
２のデータ書き込み動作のソース線電位設定レベルを低
くすることを特徴としている。
【００２２】そして、上記半導体記憶装置において、下
記（ａ）〜（ｎ）のような特徴を備えている。
記（ａ）〜（ｎ）のような特徴を備えている。
【００２３】（ａ）前記第１のデータ書き込み動作時の
書き込み用高電圧を発生する書き込み用高電圧発生回路
と、前記第１のデータ書き込み動作時の書き込み用中間
電圧を発生する書き込み用中間電圧発生回路とを更に具
備する。
書き込み用高電圧を発生する書き込み用高電圧発生回路
と、前記第１のデータ書き込み動作時の書き込み用中間
電圧を発生する書き込み用中間電圧発生回路とを更に具
備する。
【００２４】（ｂ）前記第１のデータ書き込み動作は、
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、複数ブ
ロック中のメモリセルに対して同時にデータを書き込む
動作である。
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、複数ブ
ロック中のメモリセルに対して同時にデータを書き込む
動作である。
【００２５】（ｃ）前記第１のデータ書き込み動作は、
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、１つの
メモリセルアレイ内の全てのブロックに対して同時にデ
ータを書き込む動作である。
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、１つの
メモリセルアレイ内の全てのブロックに対して同時にデ
ータを書き込む動作である。
【００２６】（ｄ）前記第１のデータ書き込み動作は、
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、１つの
メモリセルアレイ内の不良ブロックを除く全てのブロッ
クに対して同時にデータを書き込む動作である。
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、１つの
メモリセルアレイ内の不良ブロックを除く全てのブロッ
クに対して同時にデータを書き込む動作である。
【００２７】（ｅ）前記第１のデータ書き込み動作は、
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、チップ
内の全てのブロックに対して同時にデータを書き込む動
作である。
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、チップ
内の全てのブロックに対して同時にデータを書き込む動
作である。
【００２８】（ｆ）前記第１のデータ書き込み動作は、
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、チップ
内の不良ブロックを除く全てのブロックに対して同時に
データを書き込む動作である。
単一ブロック中のメモリセルに対してデータを書き込む
動作であり、前記第２のデータ書き込み動作は、チップ
内の不良ブロックを除く全てのブロックに対して同時に
データを書き込む動作である。
【００２９】（ｇ）前記第１のデータ書き込み動作は、
チップ外部から入力されたデータの書き込みを行う動作
であり、前記第２のデータ書き込み動作は、前記メモリ
セルの閾値電圧を正の値に設定する動作である。
チップ外部から入力されたデータの書き込みを行う動作
であり、前記第２のデータ書き込み動作は、前記メモリ
セルの閾値電圧を正の値に設定する動作である。
【００３０】（ｈ）前記第１のデータ書き込み動作は、
チップ外部から入力されたデータの書き込みを行う動作
であり、前記第２のデータ書き込み動作は、選択した全
てのメモリセルに対して第１のデータのみのデータ書き
込みを行う動作である。
チップ外部から入力されたデータの書き込みを行う動作
であり、前記第２のデータ書き込み動作は、選択した全
てのメモリセルに対して第１のデータのみのデータ書き
込みを行う動作である。
【００３１】（ｉ）前記第１のデータ書き込み動作で
は、選択ブロック内の全制御ゲート線のうち一部の制御
ゲート線のみが選択され、前記第２のデータ書き込み動
作では、選択ブロック内の全ての制御ゲート線が選択さ
れる。
は、選択ブロック内の全制御ゲート線のうち一部の制御
ゲート線のみが選択され、前記第２のデータ書き込み動
作では、選択ブロック内の全ての制御ゲート線が選択さ
れる。
【００３２】（ｊ）前記メモリセルのゲートとソース・
ドレイン間に電源電圧より大きい電位差を与えることに
よりメモリセルのデータ書き替えを実行している期間に
おいて、ソース線電位設定レベルが前記第１のデータ書
き込み動作時よりも前記第２のデータ書き込み動作時の
方が低い。
ドレイン間に電源電圧より大きい電位差を与えることに
よりメモリセルのデータ書き替えを実行している期間に
おいて、ソース線電位設定レベルが前記第１のデータ書
き込み動作時よりも前記第２のデータ書き込み動作時の
方が低い。
【００３３】（ｋ）前記第１のデータ書き込み動作と前
記第２のデータ書き込み動作では、動作を起動するコマ
ンドの入力方法が異なり、コマンドの種類とその組み合
わせの違いにより、ソース線電位設定レベルを変更す
る。
記第２のデータ書き込み動作では、動作を起動するコマ
ンドの入力方法が異なり、コマンドの種類とその組み合
わせの違いにより、ソース線電位設定レベルを変更す
る。
【００３４】（ｌ）前記メモリセルのゲートとソース・
ドレイン間に電源電圧より大きい電位差を与えることに
より、メモリセルのデータ書き替えを実行している期間
におけるソース線電位のレベル設定用コマンドを有し、
このコマンドを用いて前記第１のデータ書き込み動作と
前記第２のデータ書き込み動作の前記期間でのソース線
電位設定レベルを変更する。
ドレイン間に電源電圧より大きい電位差を与えることに
より、メモリセルのデータ書き替えを実行している期間
におけるソース線電位のレベル設定用コマンドを有し、
このコマンドを用いて前記第１のデータ書き込み動作と
前記第２のデータ書き込み動作の前記期間でのソース線
電位設定レベルを変更する。
【００３５】（ｍ）前記メモリセルのゲートとソース・
ドレイン間に電源電圧より大きい電位差を与えることに
よりメモリセルのデータ書き替えを実行している期間に
おけるソース線電位設定レベルは、前記第２のデータ書
き込み動作時に、データ書き込みを行うビット線の電位
設定レベルと同じである。
ドレイン間に電源電圧より大きい電位差を与えることに
よりメモリセルのデータ書き替えを実行している期間に
おけるソース線電位設定レベルは、前記第２のデータ書
き込み動作時に、データ書き込みを行うビット線の電位
設定レベルと同じである。
【００３６】（ｎ）前記メモリセルのゲートとソース・
ドレイン間に電源電圧より大きい電位差を与えることに
よりメモリセルのデータ書き替えを実行している期間に
おけるソース線電位設定レベルは、前記第２のデータ書
き込み動作時に０Ｖである。
ドレイン間に電源電圧より大きい電位差を与えることに
よりメモリセルのデータ書き替えを実行している期間に
おけるソース線電位設定レベルは、前記第２のデータ書
き込み動作時に０Ｖである。
【００３７】上記のような構成によれば、例えば複数ブ
ロック一括“１”データ書き込み動作のように、複数の
メモリセルへ同一データを同時に書き込む動作時に、選
択ゲートトランジスタのソース・ドレイン間の電位差、
あるいはメモリセルトランジスタの制御ゲート・チャネ
ル間の電位差を小さくすることができ、ソース線に接続
された選択ゲートトランジスタを介したリーク電流やメ
モリセルトランジスタのリーク電流の総量を減少させる
ことができる。
ロック一括“１”データ書き込み動作のように、複数の
メモリセルへ同一データを同時に書き込む動作時に、選
択ゲートトランジスタのソース・ドレイン間の電位差、
あるいはメモリセルトランジスタの制御ゲート・チャネ
ル間の電位差を小さくすることができ、ソース線に接続
された選択ゲートトランジスタを介したリーク電流やメ
モリセルトランジスタのリーク電流の総量を減少させる
ことができる。
【００３８】従って、信頼性試験時における消費電流の
増加やチップの誤動作などの問題を防ぐことができるた
め、信頼性試験の所要時間の大幅な短縮を実現できる。
これによって、安価で信頼性の高いチップを実現するこ
とができる。
増加やチップの誤動作などの問題を防ぐことができるた
め、信頼性試験の所要時間の大幅な短縮を実現できる。
これによって、安価で信頼性の高いチップを実現するこ
とができる。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の一実施の
形態に係わる半導体記憶装置について説明するためのも
ので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブ
ロック図である。メモリセルアレイ１０１に対して、デ
ータ書き込み・読み出し・再書き込み及びベリファイ読
み出しを行うためにビット線制御回路１０２が設けられ
ている。このビット線制御回路１０２はデータ入出力バ
ッファ１０６につながり、アドレスバッファ１０４から
のアドレス信号ＡＤＲを受けるカラムデコーダ１０３の
出力を入力として受ける。また、上記メモリセルアレイ
１０１に対して制御ゲート線及び選択ゲート線を制御す
るためにロウデコーダ１０５が設けられるとともに、メ
モリセルアレイ１０１が形成されるｐ型シリコン基板
（又は、ｐ型ウェル領域）の電位を制御するための基板
電位制御回路１０７が設けられている。
て図面を参照して説明する。図１は、本発明の一実施の
形態に係わる半導体記憶装置について説明するためのも
ので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブ
ロック図である。メモリセルアレイ１０１に対して、デ
ータ書き込み・読み出し・再書き込み及びベリファイ読
み出しを行うためにビット線制御回路１０２が設けられ
ている。このビット線制御回路１０２はデータ入出力バ
ッファ１０６につながり、アドレスバッファ１０４から
のアドレス信号ＡＤＲを受けるカラムデコーダ１０３の
出力を入力として受ける。また、上記メモリセルアレイ
１０１に対して制御ゲート線及び選択ゲート線を制御す
るためにロウデコーダ１０５が設けられるとともに、メ
モリセルアレイ１０１が形成されるｐ型シリコン基板
（又は、ｐ型ウェル領域）の電位を制御するための基板
電位制御回路１０７が設けられている。
【００４０】また、上記メモリセルアレイ１０１内のソ
ース線の電位を制御するために、ソース線電位制御回路
１０８が設けられている。更に、データ書き込み動作時
に、書き込み用高電圧Ｖｐｐ（〜２０Ｖ）・中間電圧Ｖ
ｍｇ（〜１０Ｖ）のそれぞれを発生するために、書き込
み用高電圧発生回路１０９と書き込み用中間電圧発生回
路１１０が設けられている。
ース線の電位を制御するために、ソース線電位制御回路
１０８が設けられている。更に、データ書き込み動作時
に、書き込み用高電圧Ｖｐｐ（〜２０Ｖ）・中間電圧Ｖ
ｍｇ（〜１０Ｖ）のそれぞれを発生するために、書き込
み用高電圧発生回路１０９と書き込み用中間電圧発生回
路１１０が設けられている。
【００４１】上記ビット線制御回路１０２は、主にＣＭ
ＯＳフリップフロップから成り、書き込みのためのデー
タのラッチやビット線の電位を読むためのセンス動作、
また書き込み後のベリファイ読み出しのためのセンス動
作、さらに再書き込みデータのラッチを行う。
ＯＳフリップフロップから成り、書き込みのためのデー
タのラッチやビット線の電位を読むためのセンス動作、
また書き込み後のベリファイ読み出しのためのセンス動
作、さらに再書き込みデータのラッチを行う。
【００４２】図２（ａ），（ｂ）は、上記メモリセルア
レイ１０１の一つのＮＡＮＤセル部分の平面図と等価回
路図であり、図３（ａ），（ｂ）はそれぞれ図２（ａ）
のＡ−Ａ’及びＢ−Ｂ’断面図である。素子分離酸化膜
１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領
域）１１に複数のＮＡＮＤセルからなるメモリセルアレ
イが形成されている。一つのＮＡＮＤセルに着目して説
明すると、この実施の形態では、８個のメモリセルＭ１
〜Ｍ８が直列接続されて一つのＮＡＮＤセルを構成して
いる。
レイ１０１の一つのＮＡＮＤセル部分の平面図と等価回
路図であり、図３（ａ），（ｂ）はそれぞれ図２（ａ）
のＡ−Ａ’及びＢ−Ｂ’断面図である。素子分離酸化膜
１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領
域）１１に複数のＮＡＮＤセルからなるメモリセルアレ
イが形成されている。一つのＮＡＮＤセルに着目して説
明すると、この実施の形態では、８個のメモリセルＭ１
〜Ｍ８が直列接続されて一つのＮＡＮＤセルを構成して
いる。
【００４３】メモリセルはそれぞれ、基板１１にゲート
絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，
…，１４８）が形成され、この上に絶縁膜１５を介して
制御ゲート１６（１６１，１６２，…，１６８）が形成
されて構成されている。これらのメモリセルのソース・
ドレインであるｎ型拡散層１９（１９０，１９１，…，
１９１０）は、隣接するもの同士共用する形で接続さ
れ、これによりメモリセルが直列接続されている。
絶縁膜１３を介して浮遊ゲート１４（１４１，１４２，
…，１４８）が形成され、この上に絶縁膜１５を介して
制御ゲート１６（１６１，１６２，…，１６８）が形成
されて構成されている。これらのメモリセルのソース・
ドレインであるｎ型拡散層１９（１９０，１９１，…，
１９１０）は、隣接するもの同士共用する形で接続さ
れ、これによりメモリセルが直列接続されている。
【００４４】上記ＮＡＮＤセルのドレイン側、ソース側
にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと
同時に形成された選択ゲート１４９，１６９及び１４１
０，１６１０が設けられている。素子形成された基板１
１上はＣＶＤ酸化膜１７により覆われ、この上にビット
線１８が配設されている。このビット線１８は、ＮＡＮ
Ｄセルの一端のドレイン側拡散層１９にコンタクトされ
ている。行方向に並ぶＮＡＮＤセルの制御ゲート１６
は、共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８と
して配設されている。これら制御ゲートはワード線とな
る。選択ゲート１４９，１６９及び１４１０，１６１０
もそれぞれ行方向に連続的に選択ゲート線ＳＧ１，ＳＧ
２として配設されている。
にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと
同時に形成された選択ゲート１４９，１６９及び１４１
０，１６１０が設けられている。素子形成された基板１
１上はＣＶＤ酸化膜１７により覆われ、この上にビット
線１８が配設されている。このビット線１８は、ＮＡＮ
Ｄセルの一端のドレイン側拡散層１９にコンタクトされ
ている。行方向に並ぶＮＡＮＤセルの制御ゲート１６
は、共通に制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ８と
して配設されている。これら制御ゲートはワード線とな
る。選択ゲート１４９，１６９及び１４１０，１６１０
もそれぞれ行方向に連続的に選択ゲート線ＳＧ１，ＳＧ
２として配設されている。
【００４５】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。同一のワード線や選択ゲート線を共有するＮＡＮＤ
セル群をブロックと呼び、図４中の破線で囲まれた領域
が１個のブロックとすることにする。通常の読み出し・
書き込み動作時には、複数のブロックのうち１個だけが
選択（選択ブロックと呼ぶ）される。
クス配列されたメモリセルアレイの等価回路を示してい
る。同一のワード線や選択ゲート線を共有するＮＡＮＤ
セル群をブロックと呼び、図４中の破線で囲まれた領域
が１個のブロックとすることにする。通常の読み出し・
書き込み動作時には、複数のブロックのうち１個だけが
選択（選択ブロックと呼ぶ）される。
【００４６】図５に、通常データ書き込み動作を表すタ
イミング図を示す。なお、図５では、ＮＡＮＤセル内の
８本の制御ゲート線ＣＧ１〜ＣＧ８のうち、ＣＧ２が選
択された場合を例にとって説明を行う。通常データ書き
込み動作では、動作が始まると、まず選択ブロック内の
ビット線コンタクト側の選択ゲート線ＳＧ１が０Ｖ→Ｖ
ｃｃとなるとともに、“０”データ書き込みビット線も
０Ｖ→Ｖｃｃとなるため、選択ブロック内の“０”デー
タ書き込みビット線に接続されたＮＡＮＤセルのチャネ
ル部電位Ｖｃｈａｎｎｅｌは０Ｖ→［Ｖｃｃ−Ｖｔｓ
ｇ］となる。また、メモリセルアレイ１０１内のソース
線電位設定レベルは、ソース線電位制御回路１０８の制
御により０Ｖ→Ｖｃｃとなる。続いて、書き込み用高電
圧発生回路１０９から出力される書き込み用高電圧ＶＰ
ＧＭ（〜２０Ｖ）により、選択された制御ゲート線ＣＧ
２の充電が開始されるとともに、書き込み用中間電圧発
生回路１１０から出力される書き込み用中間電圧（〜１
０Ｖ）ＶＭＷＬにより、他の制御ゲート線ＣＧｉ（ＣＧ
１，ＣＧ３〜ＣＧ８）の充電が開始される。この充電が
完了した後、しばらく上記各制御ゲート線の電圧が維持
され、“１”データ書き込みを行うメモリセルの閾値電
圧が正の方向にシフトし、データ書き込みが実行され
る。続いて、各制御ゲート線の電圧が０Ｖまで低下した
後、選択ゲート線ＳＧ１、“０”データ書き込みビット
線ＢＬａ、ソース線がそれぞれ０Ｖとなり、通常データ
書き込み動作が終了する。
イミング図を示す。なお、図５では、ＮＡＮＤセル内の
８本の制御ゲート線ＣＧ１〜ＣＧ８のうち、ＣＧ２が選
択された場合を例にとって説明を行う。通常データ書き
込み動作では、動作が始まると、まず選択ブロック内の
ビット線コンタクト側の選択ゲート線ＳＧ１が０Ｖ→Ｖ
ｃｃとなるとともに、“０”データ書き込みビット線も
０Ｖ→Ｖｃｃとなるため、選択ブロック内の“０”デー
タ書き込みビット線に接続されたＮＡＮＤセルのチャネ
ル部電位Ｖｃｈａｎｎｅｌは０Ｖ→［Ｖｃｃ−Ｖｔｓ
ｇ］となる。また、メモリセルアレイ１０１内のソース
線電位設定レベルは、ソース線電位制御回路１０８の制
御により０Ｖ→Ｖｃｃとなる。続いて、書き込み用高電
圧発生回路１０９から出力される書き込み用高電圧ＶＰ
ＧＭ（〜２０Ｖ）により、選択された制御ゲート線ＣＧ
２の充電が開始されるとともに、書き込み用中間電圧発
生回路１１０から出力される書き込み用中間電圧（〜１
０Ｖ）ＶＭＷＬにより、他の制御ゲート線ＣＧｉ（ＣＧ
１，ＣＧ３〜ＣＧ８）の充電が開始される。この充電が
完了した後、しばらく上記各制御ゲート線の電圧が維持
され、“１”データ書き込みを行うメモリセルの閾値電
圧が正の方向にシフトし、データ書き込みが実行され
る。続いて、各制御ゲート線の電圧が０Ｖまで低下した
後、選択ゲート線ＳＧ１、“０”データ書き込みビット
線ＢＬａ、ソース線がそれぞれ０Ｖとなり、通常データ
書き込み動作が終了する。
【００４７】上記した通常データ書き込み動作中の制御
ゲート線が２０Ｖや１０Ｖにある時には、チャネル部電
位Ｖｃｈａｎｎｅｌは、“１”データ書き込みビット線
ＢＬｂに接続されたＮＡＮＤセル内では０Ｖに固定さ
れ、“０”データ書き込みビット線ＢＬａに接続された
ＮＡＮＤセル内では、制御ゲート線ＣＧ１〜ＣＧ８とチ
ャネル部電位Ｖｃｈａｎｎｅｌの間の容量カップリング
の影響により、８Ｖ程度の電位でのフローティング状態
にある。
ゲート線が２０Ｖや１０Ｖにある時には、チャネル部電
位Ｖｃｈａｎｎｅｌは、“１”データ書き込みビット線
ＢＬｂに接続されたＮＡＮＤセル内では０Ｖに固定さ
れ、“０”データ書き込みビット線ＢＬａに接続された
ＮＡＮＤセル内では、制御ゲート線ＣＧ１〜ＣＧ８とチ
ャネル部電位Ｖｃｈａｎｎｅｌの間の容量カップリング
の影響により、８Ｖ程度の電位でのフローティング状態
にある。
【００４８】従って、“１”データ書き込みメモリセル
では制御ゲート・チャネル間電位差が２０Ｖ程度と大き
いためチャネルから浮遊ゲートヘの電子の注入が起こ
る。これに対し、“０”データ書き込みメモリセルで
は、制御ゲート・チャネル間電位差が１２Ｖ程度と比較
的小さいため電子の注入は起こらない。
では制御ゲート・チャネル間電位差が２０Ｖ程度と大き
いためチャネルから浮遊ゲートヘの電子の注入が起こ
る。これに対し、“０”データ書き込みメモリセルで
は、制御ゲート・チャネル間電位差が１２Ｖ程度と比較
的小さいため電子の注入は起こらない。
【００４９】“０”データ書き込みビット線ＢＬａに接
続されたＮＡＮＤセル内のチャネル部電位Ｖｃｈａｎｎ
ｅｌはフローティング状態にあるため、もしＶｃｈａｎ
ｎｅｌ→ソース線のようなリーク電流が大きい場合には
８Ｖ程度にあるべき電位が低下し、選択メモリセルの制
御ゲート・チャネル間電位差が大きくなるため、誤って
電子注入が起こる危険が高くなる。この危険を避けるた
め、通常書き込み動作時には、図５に示したように、ソ
ース線電位をＶｃｃという正電圧に設定することによ
り、Ｖｃｈａｎｎｅｌ→ソース線の経路のリーク電流を
大幅に低下させている。
続されたＮＡＮＤセル内のチャネル部電位Ｖｃｈａｎｎ
ｅｌはフローティング状態にあるため、もしＶｃｈａｎ
ｎｅｌ→ソース線のようなリーク電流が大きい場合には
８Ｖ程度にあるべき電位が低下し、選択メモリセルの制
御ゲート・チャネル間電位差が大きくなるため、誤って
電子注入が起こる危険が高くなる。この危険を避けるた
め、通常書き込み動作時には、図５に示したように、ソ
ース線電位をＶｃｃという正電圧に設定することによ
り、Ｖｃｈａｎｎｅｌ→ソース線の経路のリーク電流を
大幅に低下させている。
【００５０】上述したようなＮＡＮＤセル型ＥＥＰＲＯ
Ｍでは、データ書き込み・データ消去などの信頼性試験
の所要時間を短縮するために、データ書き込み動作とし
ては通常データ書き込み動作の他に、通常データ書き込
み動作時よりも多くのメモリセルヘの“１”データ書き
込みを一度に行う複数ブロック一括“１”データ書き込
み動作が備えられている。この複数ブロック一括“１”
データ書き込み動作は、一度に複数のブロックを同時選
択し、選択されたブロック内の全てのメモリセルを一度
に“１”データ書き込みする動作である。当然ながら、
この複数ブロック一括“１”データ書き込み動作では、
通常のデータ書き込み動作の場合よりも多くのＮＡＮＤ
セルにおいて、チャネル部が０Ｖに固定される。
Ｍでは、データ書き込み・データ消去などの信頼性試験
の所要時間を短縮するために、データ書き込み動作とし
ては通常データ書き込み動作の他に、通常データ書き込
み動作時よりも多くのメモリセルヘの“１”データ書き
込みを一度に行う複数ブロック一括“１”データ書き込
み動作が備えられている。この複数ブロック一括“１”
データ書き込み動作は、一度に複数のブロックを同時選
択し、選択されたブロック内の全てのメモリセルを一度
に“１”データ書き込みする動作である。当然ながら、
この複数ブロック一括“１”データ書き込み動作では、
通常のデータ書き込み動作の場合よりも多くのＮＡＮＤ
セルにおいて、チャネル部が０Ｖに固定される。
【００５１】次に、上記複数ブロック一括“１”データ
書き込み動作について図６のタイミング図により説明す
る。図６において、図５と異なる部分は、制御ゲート線
ＣＧ１〜ＣＧ８が全て選択されている（２０Ｖが印加さ
れている）こと、書き込みを行うデータが全で“１”で
あるためビット線（“１”データ書き込みビット線ＢＬ
ｂ）とチャネル部電位Ｖｃｈａｎｎｅｌの波形がそれぞ
れ１つずつであること、及び上記ソース線電位制御回路
１０８によりソース線電位設定レベルが切り替えられ、
ソース線が０Ｖに固定されていることである。
書き込み動作について図６のタイミング図により説明す
る。図６において、図５と異なる部分は、制御ゲート線
ＣＧ１〜ＣＧ８が全て選択されている（２０Ｖが印加さ
れている）こと、書き込みを行うデータが全で“１”で
あるためビット線（“１”データ書き込みビット線ＢＬ
ｂ）とチャネル部電位Ｖｃｈａｎｎｅｌの波形がそれぞ
れ１つずつであること、及び上記ソース線電位制御回路
１０８によりソース線電位設定レベルが切り替えられ、
ソース線が０Ｖに固定されていることである。
【００５２】この複数ブロック一括“１”データ書き込
み動作により、選択された複数ブロック内の全てのメモ
リセルに対して一度に“１”データ書き込みを実行する
ことができ、従って信頼性試験の所要時間を大幅に短縮
できる。複数ブロック一括“１”データ書き込み動作で
は、“０”データ書き込みビット線ＢＬａが存在しない
ため、選択ブロック内のＮＡＮＤセルのチャネル部電位
Ｖｃｈａｎｎｅｌは全て０Ｖに固定された状態にある。
従って、リーク電流に起因する“０”データ書き込みＮ
ＡＮＤセル内のチャネル部電位Ｖｃｈａｎｎｅｌの電位
低下を気にする必要がないため、ソース線電位設定レベ
ルは０Ｖに固定しても問題ない。
み動作により、選択された複数ブロック内の全てのメモ
リセルに対して一度に“１”データ書き込みを実行する
ことができ、従って信頼性試験の所要時間を大幅に短縮
できる。複数ブロック一括“１”データ書き込み動作で
は、“０”データ書き込みビット線ＢＬａが存在しない
ため、選択ブロック内のＮＡＮＤセルのチャネル部電位
Ｖｃｈａｎｎｅｌは全て０Ｖに固定された状態にある。
従って、リーク電流に起因する“０”データ書き込みＮ
ＡＮＤセル内のチャネル部電位Ｖｃｈａｎｎｅｌの電位
低下を気にする必要がないため、ソース線電位設定レベ
ルは０Ｖに固定しても問題ない。
【００５３】これに対し、従来は、図１乃至図４に示し
たような構成のＮＡＮＤセル型ＥＥＰＲＯＭにおいて、
複数ブロック一括“１”データ書き込み動作を行う時に
は、通常データ書き込み動作時と同様に、ソース線を電
源電圧Ｖｃｃに設定していた（図７のタイミング図参
照）。“１”データ書き込みビット線ＢＬｂに接続され
たＮＡＮＤセル内におけるソース線側の選択ゲートトラ
ンジスタＳ２は、ソース・ドレインがそれぞれ正電圧・
０Ｖにあるとともにゲートが０Ｖに設定された状態で
は、ソース・ドレイン間に少量のリーク電流を流してい
た。通常データ書き込み動作では、チャネル部が０Ｖに
設定されるＮＡＮＤセルが比較的少ないため、このリー
ク電流の総量も問題にならない程度の大きさであった。
しかし、複数ブロック一括“１”データ書き込み動作で
は一度に選択するＮＡＮＤセルの数（つまり、チャネル
部が０Ｖに設定されるＮＡＮＤセル数）が通常データ書
き込み動作時よりもずっと多いため、リーク電流の総量
も大きくなり、信頼性試験時における消費電流の増加、
チップ内の局所的な電源電圧降下やノイズ増加などによ
るチップ誤動作発生などの問題が発生した。
たような構成のＮＡＮＤセル型ＥＥＰＲＯＭにおいて、
複数ブロック一括“１”データ書き込み動作を行う時に
は、通常データ書き込み動作時と同様に、ソース線を電
源電圧Ｖｃｃに設定していた（図７のタイミング図参
照）。“１”データ書き込みビット線ＢＬｂに接続され
たＮＡＮＤセル内におけるソース線側の選択ゲートトラ
ンジスタＳ２は、ソース・ドレインがそれぞれ正電圧・
０Ｖにあるとともにゲートが０Ｖに設定された状態で
は、ソース・ドレイン間に少量のリーク電流を流してい
た。通常データ書き込み動作では、チャネル部が０Ｖに
設定されるＮＡＮＤセルが比較的少ないため、このリー
ク電流の総量も問題にならない程度の大きさであった。
しかし、複数ブロック一括“１”データ書き込み動作で
は一度に選択するＮＡＮＤセルの数（つまり、チャネル
部が０Ｖに設定されるＮＡＮＤセル数）が通常データ書
き込み動作時よりもずっと多いため、リーク電流の総量
も大きくなり、信頼性試験時における消費電流の増加、
チップ内の局所的な電源電圧降下やノイズ増加などによ
るチップ誤動作発生などの問題が発生した。
【００５４】特に、今後メモリセルの微細化が進んでい
くと、選択ゲートトランジスタのゲート長も縮小されて
いき、選択ゲートトランジスタＳ２を介したリーク電流
が増加する可能性が高くなるため、上記したリーク電流
の総量もメモリセル微細化に伴い増加し、問題がさらに
深刻化していく恐れがあった。
くと、選択ゲートトランジスタのゲート長も縮小されて
いき、選択ゲートトランジスタＳ２を介したリーク電流
が増加する可能性が高くなるため、上記したリーク電流
の総量もメモリセル微細化に伴い増加し、問題がさらに
深刻化していく恐れがあった。
【００５５】しかしながら、複数ブロック一括“１”デ
ータ書き込み動作に対して図６のような方式を用いるこ
とにより、ソース線側の選択ゲートトランジスタＳ２の
ソース・ドレイン間の電位差がなくなるので、複数ブロ
ック一括“１”データ書き込み動作中のソース側の選択
ゲートトランジスタＳ２を介したリーク電流の発生を防
ぐことができ、従来の問題を解決できる。従って、メモ
リセル微細化時の動作の信頼性を高めることができる。
ータ書き込み動作に対して図６のような方式を用いるこ
とにより、ソース線側の選択ゲートトランジスタＳ２の
ソース・ドレイン間の電位差がなくなるので、複数ブロ
ック一括“１”データ書き込み動作中のソース側の選択
ゲートトランジスタＳ２を介したリーク電流の発生を防
ぐことができ、従来の問題を解決できる。従って、メモ
リセル微細化時の動作の信頼性を高めることができる。
【００５６】このように、通常データ書き込み動作時よ
りも複数ブロック一括“１”データ書き込み動作時のソ
ース線電位を低くすることにより、複数ブロック一括
“１”データ書き込み動作時に従来問題となっていた大
きなリーク電流の発生を防ぐことができるため、複数ブ
ロック一括“１”データ書き込み動作の信頼性試験時お
ける問題がなくなる。この結果、信頼性試験の所要時間
の大幅な短縮を実現できる。従って、本発明を用いるこ
とにより、従来よりも信頼性が高く安価なチップを実現
することができる。
りも複数ブロック一括“１”データ書き込み動作時のソ
ース線電位を低くすることにより、複数ブロック一括
“１”データ書き込み動作時に従来問題となっていた大
きなリーク電流の発生を防ぐことができるため、複数ブ
ロック一括“１”データ書き込み動作の信頼性試験時お
ける問題がなくなる。この結果、信頼性試験の所要時間
の大幅な短縮を実現できる。従って、本発明を用いるこ
とにより、従来よりも信頼性が高く安価なチップを実現
することができる。
【００５７】上記したような従来方式にて複数ブロック
一括“１”データ書き込み動作時のリーク電流が大き
い、という問題は今後半導体記憶装置の集積度が向上す
るほど深刻になることが予想される。なぜならば、集積
度向上につれ、ソース線側の選択ゲートトランジスタＳ
２のゲート長は縮小される方向となり、従ってソース線
側選択ゲートトランジスタＳ２のソース・ドレイン間の
リーク電流は増加する方向となるためである。この問題
を防ぐために、複数ブロック一括“１”データ書き込み
動作を用いないようにすると、集積度向上による信頼性
試験時間のさらなる増加となり、やはり大きな問題とな
ってくる。従って、本発明を用いることによるメリット
は、今後の集積度向上につれさらに大きくなっていくこ
とが分かる。
一括“１”データ書き込み動作時のリーク電流が大き
い、という問題は今後半導体記憶装置の集積度が向上す
るほど深刻になることが予想される。なぜならば、集積
度向上につれ、ソース線側の選択ゲートトランジスタＳ
２のゲート長は縮小される方向となり、従ってソース線
側選択ゲートトランジスタＳ２のソース・ドレイン間の
リーク電流は増加する方向となるためである。この問題
を防ぐために、複数ブロック一括“１”データ書き込み
動作を用いないようにすると、集積度向上による信頼性
試験時間のさらなる増加となり、やはり大きな問題とな
ってくる。従って、本発明を用いることによるメリット
は、今後の集積度向上につれさらに大きくなっていくこ
とが分かる。
【００５８】以上、一実施の形態を用いて本発明に係る
半導体記憶装置の説明を行なってきたが、本発明は上記
実施の形態に限定されるものではなく、種々変更可能で
ある。
半導体記憶装置の説明を行なってきたが、本発明は上記
実施の形態に限定されるものではなく、種々変更可能で
ある。
【００５９】例えば、図６では複数ブロック一括“１”
データ書き込み動作時のソース線電位が０Ｖの場合の実
施の形態を示したが、他の場合、例えば図８に示したよ
うに、複数ブロック一括“１”データ書き込み動作時の
ソース線電位設定レベルがＶＬ（０Ｖ＜ＶＬ＜Ｖｃｃ）
である場合にも、従来方式の場合よりもリーク電流を減
少させることができ、有効となる。図８の方式では、従
来方式に較べて、複数ブロック一括“１”データ書き込
み動作時のソース線電位が低いため、「ソース線（ＶＬ
電位）→ソース線側の選択ゲートトランジスタＳ２（ゲ
ート＝０Ｖ）→チャネル部（電位Ｖｃｈａｎｎｅｌ＝０
Ｖ）」の経路のリーク電流もソース線＝Ｖｃｃの場合よ
りも大幅に小さくなるため、複数ブロック一括“１”デ
ータ書き込み動作を使用することが可能となる。
データ書き込み動作時のソース線電位が０Ｖの場合の実
施の形態を示したが、他の場合、例えば図８に示したよ
うに、複数ブロック一括“１”データ書き込み動作時の
ソース線電位設定レベルがＶＬ（０Ｖ＜ＶＬ＜Ｖｃｃ）
である場合にも、従来方式の場合よりもリーク電流を減
少させることができ、有効となる。図８の方式では、従
来方式に較べて、複数ブロック一括“１”データ書き込
み動作時のソース線電位が低いため、「ソース線（ＶＬ
電位）→ソース線側の選択ゲートトランジスタＳ２（ゲ
ート＝０Ｖ）→チャネル部（電位Ｖｃｈａｎｎｅｌ＝０
Ｖ）」の経路のリーク電流もソース線＝Ｖｃｃの場合よ
りも大幅に小さくなるため、複数ブロック一括“１”デ
ータ書き込み動作を使用することが可能となる。
【００６０】その他、図９に示したような、通常データ
書き込み動作時のソース線電位設定レベルがＶｃｃでは
なくＶＬ２（＞０Ｖ）である場合でも、複数ブロック一
括“１”データ書き込み動作時のソース線電位設定レベ
ルを図６や図７のように０ＶやＶＬ（＜ＶＬ２）に設定
することにより、１個のＮＡＮＤセルあたりの「ソース
線→ソース線側の選択ゲートトランジスタ（ゲート＝０
Ｖ）→チャネル部（電位Ｖｃｈａｎｎｅｌ＝０Ｖ）」の
経路のリーク電流を通常データ書き込み動作時よりも複
数ブロック一括“１”データ書き込み動作時の方が小さ
くなるように設定でき、複数ブロック一括“１”データ
書き込み動作の使用を可能にできる。
書き込み動作時のソース線電位設定レベルがＶｃｃでは
なくＶＬ２（＞０Ｖ）である場合でも、複数ブロック一
括“１”データ書き込み動作時のソース線電位設定レベ
ルを図６や図７のように０ＶやＶＬ（＜ＶＬ２）に設定
することにより、１個のＮＡＮＤセルあたりの「ソース
線→ソース線側の選択ゲートトランジスタ（ゲート＝０
Ｖ）→チャネル部（電位Ｖｃｈａｎｎｅｌ＝０Ｖ）」の
経路のリーク電流を通常データ書き込み動作時よりも複
数ブロック一括“１”データ書き込み動作時の方が小さ
くなるように設定でき、複数ブロック一括“１”データ
書き込み動作の使用を可能にできる。
【００６１】また、“１”データ書き込み時のビット線
電圧が０ＶでなくＶｏ（＞０Ｖ）である場合にも、通常
データ書き込み時よりも複数ブロック一括“１”データ
書き込み動作時の方がソース線が低くなるように設定す
る方法は有効である。特に、一括動作時に「ビット線電
圧＝ソース線電圧」となるように設定する場合には、リ
ーク電流を完全になくすことができ、極めて有効とな
る。
電圧が０ＶでなくＶｏ（＞０Ｖ）である場合にも、通常
データ書き込み時よりも複数ブロック一括“１”データ
書き込み動作時の方がソース線が低くなるように設定す
る方法は有効である。特に、一括動作時に「ビット線電
圧＝ソース線電圧」となるように設定する場合には、リ
ーク電流を完全になくすことができ、極めて有効とな
る。
【００６２】上記各実施の形態では、通常データ書き込
み動作と複数ブロック一括“１”データ書き込み動作
（選択ブロックが複数、且つ一度に選択ブロック内の全
制御ゲート線を選択（選択ブロック内の全メモリセルに
“１”データを書き込む））にて、後者の方がソース線
電位が低い場合の実施の形態を例にとって本発明の説明
を行なったが、他の場合、例えば複数ブロック一括
“１”データ書き込み動作の代わりに複数ブロック内単
一制御ゲート線“１”データ書き込み動作（複数のブロ
ックを同時選択し、選択された複数ブロックのそれぞれ
において１本ずつ選択された制御ゲート線（例えばＣＧ
２）に接続された全てのメモリセルのみ選択し、一括
“１”データ書き込みを行う動作）時のソース線電位が
通常データ書き込み動作時のソース線電位より低い場合
にも本発明は有効となる。複数ブロック内単一制御ゲー
ト線“１”データ書き込み動作も通常データ書き込み動
作よりも多くのブロックを一度に選択する動作である。
この場合の実施の形態の一例としては、通常データ書き
込み動作は図６の方式、複数ブロック内単一制御ゲート
線“１”データ書き込み動作は図１０の方式を用いる場
合があり、この場合も複数ブロック内単一制御ゲート線
“１”データ書き込み動作の従来例（図１２の方式）を
使用する場合よりもソース線電位が低く設定されるた
め、リーク電流の総量を減少させることができる。ま
た、信頼性試験を行う際に、この複数ブロック内単一制
御ゲート線“１”データ書き込み動作を用いる場合に
も、複数ブロック一括“１”データ書き込み動作を用い
る場合と同様に、通常データ書き込み動作よりも一度に
多くのメモリセルヘの“１”書き込み動作を実現できる
ため、試験所要時間の短縮を実現できる。
み動作と複数ブロック一括“１”データ書き込み動作
（選択ブロックが複数、且つ一度に選択ブロック内の全
制御ゲート線を選択（選択ブロック内の全メモリセルに
“１”データを書き込む））にて、後者の方がソース線
電位が低い場合の実施の形態を例にとって本発明の説明
を行なったが、他の場合、例えば複数ブロック一括
“１”データ書き込み動作の代わりに複数ブロック内単
一制御ゲート線“１”データ書き込み動作（複数のブロ
ックを同時選択し、選択された複数ブロックのそれぞれ
において１本ずつ選択された制御ゲート線（例えばＣＧ
２）に接続された全てのメモリセルのみ選択し、一括
“１”データ書き込みを行う動作）時のソース線電位が
通常データ書き込み動作時のソース線電位より低い場合
にも本発明は有効となる。複数ブロック内単一制御ゲー
ト線“１”データ書き込み動作も通常データ書き込み動
作よりも多くのブロックを一度に選択する動作である。
この場合の実施の形態の一例としては、通常データ書き
込み動作は図６の方式、複数ブロック内単一制御ゲート
線“１”データ書き込み動作は図１０の方式を用いる場
合があり、この場合も複数ブロック内単一制御ゲート線
“１”データ書き込み動作の従来例（図１２の方式）を
使用する場合よりもソース線電位が低く設定されるた
め、リーク電流の総量を減少させることができる。ま
た、信頼性試験を行う際に、この複数ブロック内単一制
御ゲート線“１”データ書き込み動作を用いる場合に
も、複数ブロック一括“１”データ書き込み動作を用い
る場合と同様に、通常データ書き込み動作よりも一度に
多くのメモリセルヘの“１”書き込み動作を実現できる
ため、試験所要時間の短縮を実現できる。
【００６３】更に、図１０の方式の代わりに図１１の方
式を用いる場合にも、従来方式である図１２の方式を用
いる場合に較べ、ソース線の電圧が低く設定されるた
め、リーク電流の総量を減少できる。
式を用いる場合にも、従来方式である図１２の方式を用
いる場合に較べ、ソース線の電圧が低く設定されるた
め、リーク電流の総量を減少できる。
【００６４】以上の実施の形態では、通常データ書き込
み動作よりも一度に多くのメモリセルヘの書き込みを実
現する方法として、複数のブロックを同時選択して選択
ブロック内の全メモリセルを一度に書き込む方法（図
６、図８）、および複数のブロックを同時選択して各ブ
ロックにおいて１本ずつ選択された制御ゲート線に接続
された全メモリセルを一度に書込む方法（図１０、図１
１）の二つを例にとって本発明の説明を行なってきた。
しかし、他の場合、例えば複数ブロック内のそれぞれに
おいて２本〜７本の制御ゲート線を同時選択し、一度に
“１”データ書き込みを行う場合などにおいても有効で
あることは言うまでもない。
み動作よりも一度に多くのメモリセルヘの書き込みを実
現する方法として、複数のブロックを同時選択して選択
ブロック内の全メモリセルを一度に書き込む方法（図
６、図８）、および複数のブロックを同時選択して各ブ
ロックにおいて１本ずつ選択された制御ゲート線に接続
された全メモリセルを一度に書込む方法（図１０、図１
１）の二つを例にとって本発明の説明を行なってきた。
しかし、他の場合、例えば複数ブロック内のそれぞれに
おいて２本〜７本の制御ゲート線を同時選択し、一度に
“１”データ書き込みを行う場合などにおいても有効で
あることは言うまでもない。
【００６５】また、一度に選択されるブロック数が１個
の場合であっても、選択ブロック内の１本〜８本の選択
された制御ゲート線に対して一括して“１”データ書き
込みをする場合に対しては、選択されたＮＡＮＤセルの
中に“０”データ書き込みを行うＮＡＮＤセルが存在し
ないため、図６、図８、図１０、図１１の場合と同様
に、通常データ書き込み動作時よりもソース線電位を低
い値に設定することによりリーク電流を減少させる方式
は有効である。
の場合であっても、選択ブロック内の１本〜８本の選択
された制御ゲート線に対して一括して“１”データ書き
込みをする場合に対しては、選択されたＮＡＮＤセルの
中に“０”データ書き込みを行うＮＡＮＤセルが存在し
ないため、図６、図８、図１０、図１１の場合と同様
に、通常データ書き込み動作時よりもソース線電位を低
い値に設定することによりリーク電流を減少させる方式
は有効である。
【００６６】更に、複数ブロックが１個のセルアレイ内
の全てのブロック、あるいはチップ内の全てのブロック
に相当する場合も本発明は当然有効であり、この場合に
は特にデータ書き込みを行うメモリセル数を多く設定す
ることが可能となるため、大幅な信頼性試験所要時間の
短縮の実現には最も有効な手段となり得る。
の全てのブロック、あるいはチップ内の全てのブロック
に相当する場合も本発明は当然有効であり、この場合に
は特にデータ書き込みを行うメモリセル数を多く設定す
ることが可能となるため、大幅な信頼性試験所要時間の
短縮の実現には最も有効な手段となり得る。
【００６７】また、上記した複数ブロックが、１個のセ
ルアレイ内の不良ブロックを除く全てのブロック、ある
いはチップ内の不良ブロックを除く全てのブロックであ
り、この複数ブロックに対して同時に書き込みを行う方
式を用いる場合に、ソース線電位を通常データ書き込み
動作時よりも低い値に設定することは極めて有効であ
る。このように、不良ブロックのみ非選択とすることに
より、不良ブロック内に発生するリーク電流起因の動作
不良を防ぐことができ、従って信頼性の高い動作を実現
できる。不良ブロックのみ非選択とする方式以外に、
「不良ブロック＋不良ビット線」のみ非選択とする方式
も有効であり、この場合には不良ビット線に起因するリ
ーク電流も防ぐことができ、より信頼性の高い動作が実
現できる。
ルアレイ内の不良ブロックを除く全てのブロック、ある
いはチップ内の不良ブロックを除く全てのブロックであ
り、この複数ブロックに対して同時に書き込みを行う方
式を用いる場合に、ソース線電位を通常データ書き込み
動作時よりも低い値に設定することは極めて有効であ
る。このように、不良ブロックのみ非選択とすることに
より、不良ブロック内に発生するリーク電流起因の動作
不良を防ぐことができ、従って信頼性の高い動作を実現
できる。不良ブロックのみ非選択とする方式以外に、
「不良ブロック＋不良ビット線」のみ非選択とする方式
も有効であり、この場合には不良ビット線に起因するリ
ーク電流も防ぐことができ、より信頼性の高い動作が実
現できる。
【００６８】更にまた、データ書き込み動作時のソース
線電位制御回路１０８によるソース線電位の設定レベル
を、選択ブロック数に応じて変更する方式がある。例え
ば、選択ブロック数が１個の場合には比較的高い電位
（例えばＶＬ２〜Ｖｃｃ）に、選択ブロック数が２個以
上の場合には比較的低い電位（例えば０Ｖ〜ＶＬ）に設
定する方式が有効となる。もちろん、他の場合、例えば
ソース線電位を変更する境界の選択ブロック数が１個／
２個ではなく１０個／１１個、あるいは１００個／１０
１個などの任意の値に設定した場合も本発明は有効であ
り、さらに選択ブロック数の増加につれてソース線電位
設定レベルを少しずつ低下させていく方式を用いること
も有効となる。
線電位制御回路１０８によるソース線電位の設定レベル
を、選択ブロック数に応じて変更する方式がある。例え
ば、選択ブロック数が１個の場合には比較的高い電位
（例えばＶＬ２〜Ｖｃｃ）に、選択ブロック数が２個以
上の場合には比較的低い電位（例えば０Ｖ〜ＶＬ）に設
定する方式が有効となる。もちろん、他の場合、例えば
ソース線電位を変更する境界の選択ブロック数が１個／
２個ではなく１０個／１１個、あるいは１００個／１０
１個などの任意の値に設定した場合も本発明は有効であ
り、さらに選択ブロック数の増加につれてソース線電位
設定レベルを少しずつ低下させていく方式を用いること
も有効となる。
【００６９】また、データ書き込み動作時のソース線電
位の設定に関する他の方式として、書き込みデータに応
じて設定レベルを変更する方式もある。例えば、選択ブ
ロック数や一度にデータ書き込みを行うメモリセル数に
依らず、書き込みデータが全て“１”データである場合
にはソース線電位を比較的高いレベルに設定し、書き込
みデータの中に“０”データが含まれている場合にはソ
ース線電位を比較的低いレベルに設定する方式も有効で
ある。
位の設定に関する他の方式として、書き込みデータに応
じて設定レベルを変更する方式もある。例えば、選択ブ
ロック数や一度にデータ書き込みを行うメモリセル数に
依らず、書き込みデータが全て“１”データである場合
にはソース線電位を比較的高いレベルに設定し、書き込
みデータの中に“０”データが含まれている場合にはソ
ース線電位を比較的低いレベルに設定する方式も有効で
ある。
【００７０】更に、選択ブロック数と書き込みデータを
組み合わせてソース線電位の設定レベルを変更する方式
も有効である。例えば、選択ブロック数がある値以下の
場合（例えば１個）には常にソース線電位を比較的高い
レベルに設定、選択ブロック数がある値より多い場合に
は、書き込みデータに“０”データが含まれていればソ
ース線電位を比較的高いレベルに、書き込みデータが全
で“１”データであればソース線電位を比較的低いレベ
ルに設定する、というような方式も有効となる。
組み合わせてソース線電位の設定レベルを変更する方式
も有効である。例えば、選択ブロック数がある値以下の
場合（例えば１個）には常にソース線電位を比較的高い
レベルに設定、選択ブロック数がある値より多い場合に
は、書き込みデータに“０”データが含まれていればソ
ース線電位を比較的高いレベルに、書き込みデータが全
で“１”データであればソース線電位を比較的低いレベ
ルに設定する、というような方式も有効となる。
【００７１】次に、データ書き込み動作の起動方法につ
いて述べる。ＮＡＮＤ型ＥＥＰＲＯＭなどの不揮発性半
導体記憶装置におけるデータ書き込み動作の起動方法の
一つにコマンド方式がある。通常データ書き込み動作で
は、 「書き込みデータ入力動作コマンド入力」→「アドレ
ス入力」→「書き込みデータ入力」→「通常データ書き
込み動作コマンド入力」→通常データ書き込み動作開始
の手順のようにチップにコマンドが入力されることによ
り動作が起動される。これに対し、複数ブロック同時選
択を実現する動作方式の例としては、 「複数ブロック同時選択コマンド入力」→「書き込み
データ入力動作コマンド入力」→「アドレス入力」→
「書き込みデータ入力」→「通常データ書き込み動作コ
マンド入力」→複数ブロック同時データ書き込み動作開
始 「複数ブロック同時選択コマンド入力」→「通常デー
タ書き込み動作コマンド入力」→複数ブロック同時デー
タ書き込み動作開始 「複数ブロック同時選択データ書き込み動作コマンド
入力」→複数ブロック同時データ書き込み動作開始があ
る。はの前に「複数ブロック同時選択コマンド入
力」を追加したものであり、このコマンドにより通常動
作時と異なるブロック選択手法を指定する。つまり、こ
のでは、「複数ブロック同時選択コマンド入力」の有
無により、ソース線電位設定レベルが制御されることに
なる。はから「書き込みデータ入力動作コマンド入
力」、「アドレス入力」、「書き込みデータ入力」の３
つを省略したものであり、の方式使用時には書き込み
データや書き込みを行うメモリセルをあらかじめ決めて
おく（例えば、書き込みデータは全て“１”、書き込み
を行うメモリセルはメモリセルアレイ内又はチップ内の
全メモリセル）ものである。の方式は、の「複数ブ
ロック同時選択コマンド入力」、「通常データ書き込み
動作コマンド入力」の２つのコマンドを１つのコマンド
に置き換えたものであり、他はと同じ動作である。
の方式では、「複数ブロック同時選択データ書き込み動
作コマンド入力」の有無により、ソース線電位制御回路
１０８によるソース線電位設定レベルが制御されること
になる。
いて述べる。ＮＡＮＤ型ＥＥＰＲＯＭなどの不揮発性半
導体記憶装置におけるデータ書き込み動作の起動方法の
一つにコマンド方式がある。通常データ書き込み動作で
は、 「書き込みデータ入力動作コマンド入力」→「アドレ
ス入力」→「書き込みデータ入力」→「通常データ書き
込み動作コマンド入力」→通常データ書き込み動作開始
の手順のようにチップにコマンドが入力されることによ
り動作が起動される。これに対し、複数ブロック同時選
択を実現する動作方式の例としては、 「複数ブロック同時選択コマンド入力」→「書き込み
データ入力動作コマンド入力」→「アドレス入力」→
「書き込みデータ入力」→「通常データ書き込み動作コ
マンド入力」→複数ブロック同時データ書き込み動作開
始 「複数ブロック同時選択コマンド入力」→「通常デー
タ書き込み動作コマンド入力」→複数ブロック同時デー
タ書き込み動作開始 「複数ブロック同時選択データ書き込み動作コマンド
入力」→複数ブロック同時データ書き込み動作開始があ
る。はの前に「複数ブロック同時選択コマンド入
力」を追加したものであり、このコマンドにより通常動
作時と異なるブロック選択手法を指定する。つまり、こ
のでは、「複数ブロック同時選択コマンド入力」の有
無により、ソース線電位設定レベルが制御されることに
なる。はから「書き込みデータ入力動作コマンド入
力」、「アドレス入力」、「書き込みデータ入力」の３
つを省略したものであり、の方式使用時には書き込み
データや書き込みを行うメモリセルをあらかじめ決めて
おく（例えば、書き込みデータは全て“１”、書き込み
を行うメモリセルはメモリセルアレイ内又はチップ内の
全メモリセル）ものである。の方式は、の「複数ブ
ロック同時選択コマンド入力」、「通常データ書き込み
動作コマンド入力」の２つのコマンドを１つのコマンド
に置き換えたものであり、他はと同じ動作である。
の方式では、「複数ブロック同時選択データ書き込み動
作コマンド入力」の有無により、ソース線電位制御回路
１０８によるソース線電位設定レベルが制御されること
になる。
【００７２】上記〜をベースに考えると以下の方式
が考えられる。複数ブロック同時選択時のソース線電位
を通常データ書き込み動作時よりも低い値に設定する手
法としては、「複数ブロック同時選択コマンド」や「複
数ブロック同時選択データ書き込み動作コマンド」が入
力された場合には後に続くデータ書き込み動作（複数ブ
ロックが選択される）時のソース線電位を通常データ書
き込み動作時よりも低い値に設定する、というものがあ
り、この手法を用いることにより容易にデータ書き込み
動作のソース線電位の設定値の制御を実現できる。ま
た、の場合などにおいて、「データ入力」時に入力さ
れた書き込みデータが全て“１”の場合に限り、後に続
くデータ書き込み動作（“１”データ書き込み動作）時
のソース線電位を通常データ書き込み動作時よりも低い
値に設定する、という手法もあり、この手法を用いるこ
とにより容易にデータ書き込み動作のソース線電位の設
定値の制御を実現できる。
が考えられる。複数ブロック同時選択時のソース線電位
を通常データ書き込み動作時よりも低い値に設定する手
法としては、「複数ブロック同時選択コマンド」や「複
数ブロック同時選択データ書き込み動作コマンド」が入
力された場合には後に続くデータ書き込み動作（複数ブ
ロックが選択される）時のソース線電位を通常データ書
き込み動作時よりも低い値に設定する、というものがあ
り、この手法を用いることにより容易にデータ書き込み
動作のソース線電位の設定値の制御を実現できる。ま
た、の場合などにおいて、「データ入力」時に入力さ
れた書き込みデータが全て“１”の場合に限り、後に続
くデータ書き込み動作（“１”データ書き込み動作）時
のソース線電位を通常データ書き込み動作時よりも低い
値に設定する、という手法もあり、この手法を用いるこ
とにより容易にデータ書き込み動作のソース線電位の設
定値の制御を実現できる。
【００７３】また、ソース線電位設定用コマンドを用い
る方式もあり、この場合には、上記〜はそれぞれ
〜のようにできる。
る方式もあり、この場合には、上記〜はそれぞれ
〜のようにできる。
【００７４】「ソース線電位設定コマンド入力」→
（「ソース線電位設定用データ入力」→）「複数ブロッ
ク同時選択コマンド入力」→「書き込みデータ入力動作
コマンド入力」→「アドレス入力」→「書き込みデータ
入力」→「通常データ書き込み動作コマンド入力」→複
数ブロック同時データ書き込み動作開始 「ソース線電位設定コマンド入力」→（「ソース線電
位設定用データ入力」→）「複数ブロック同時選択コマ
ンド入力」→「通常データ書き込み動作コマンド入力」
→複数ブロック同時データ書き込み動作開始 「ソース線電位認定コマンド入力」→（「ソース線電
位設定用データ入力」→）「複数ブロック同時選択デー
タ書き込み動作コマンド入力」→複数ブロック同時デー
タ書き込み動作開始この場合には、「複数ブロック同時
選択コマンド入力」や「複数ブロック同時選択データ書
き込み動作コマンド入力」とソース線電位設定レベルの
関係となる。
（「ソース線電位設定用データ入力」→）「複数ブロッ
ク同時選択コマンド入力」→「書き込みデータ入力動作
コマンド入力」→「アドレス入力」→「書き込みデータ
入力」→「通常データ書き込み動作コマンド入力」→複
数ブロック同時データ書き込み動作開始 「ソース線電位設定コマンド入力」→（「ソース線電
位設定用データ入力」→）「複数ブロック同時選択コマ
ンド入力」→「通常データ書き込み動作コマンド入力」
→複数ブロック同時データ書き込み動作開始 「ソース線電位認定コマンド入力」→（「ソース線電
位設定用データ入力」→）「複数ブロック同時選択デー
タ書き込み動作コマンド入力」→複数ブロック同時デー
タ書き込み動作開始この場合には、「複数ブロック同時
選択コマンド入力」や「複数ブロック同時選択データ書
き込み動作コマンド入力」とソース線電位設定レベルの
関係となる。
【００７５】なお、この場合、「ソース線電位設定コマ
ンド入力」の有無や種類にてソース線電位設定レベルを
指定する方式（〜の「ソース線電位設定用データ入
力」がない場合）に加え、「ソース線電位設定コマンド
入力」後の「ソース線電位設定用データ入力」のデータ
によりソース線電位設定レベルを指定する方式（〜
の「ソース線電位設定用データ入力」がある場合）も実
現可能であり、有効である。その他、「“１”データ一
括書き込みコマンド」や「書き込みデータを全て“１”
に設定するコマンド」入力時のみ、ソース線電圧設定値
を低下させる、など種々実現可能である。
ンド入力」の有無や種類にてソース線電位設定レベルを
指定する方式（〜の「ソース線電位設定用データ入
力」がない場合）に加え、「ソース線電位設定コマンド
入力」後の「ソース線電位設定用データ入力」のデータ
によりソース線電位設定レベルを指定する方式（〜
の「ソース線電位設定用データ入力」がある場合）も実
現可能であり、有効である。その他、「“１”データ一
括書き込みコマンド」や「書き込みデータを全て“１”
に設定するコマンド」入力時のみ、ソース線電圧設定値
を低下させる、など種々実現可能である。
【００７６】以上述べたように、データ書き込み動作の
種類によりソース線電位の設定レベルを変更する方式は
大変有効であり、制御方法としても、選択されるブロッ
クもしくはメモリセル数を基準に制御する方式、書き込
みデータを基に（全て“１”データであるか否かを基
に）制御する方式、コマンドの種類により制御する方
式、など種々実現可能である。いずれにしても、通常デ
ータ書き込み動作時と比較してソース線電位設定レベル
が低い状態にある特別なデータ書き込み動作を備えるこ
とは大きなメリットとなるのは、上記した通りである。
種類によりソース線電位の設定レベルを変更する方式は
大変有効であり、制御方法としても、選択されるブロッ
クもしくはメモリセル数を基準に制御する方式、書き込
みデータを基に（全て“１”データであるか否かを基
に）制御する方式、コマンドの種類により制御する方
式、など種々実現可能である。いずれにしても、通常デ
ータ書き込み動作時と比較してソース線電位設定レベル
が低い状態にある特別なデータ書き込み動作を備えるこ
とは大きなメリットとなるのは、上記した通りである。
【００７７】上記各実施の形態中では、データ書き込み
動作を例にとって本発明の説明を行ったが、本発明は上
記実施の形態に限定されるものではなく、例えばデータ
読み出し動作やデータ消去動作に対しても、単一ブロッ
ク選択時と複数ブロック選択時に対してソース線電位設
定レベルを変更するなど、データ書き込み動作時と同様
の方式を用いることができるのは言うまでもない。
動作を例にとって本発明の説明を行ったが、本発明は上
記実施の形態に限定されるものではなく、例えばデータ
読み出し動作やデータ消去動作に対しても、単一ブロッ
ク選択時と複数ブロック選択時に対してソース線電位設
定レベルを変更するなど、データ書き込み動作時と同様
の方式を用いることができるのは言うまでもない。
【００７８】また、上記実施の形態では１個のＮＡＮＤ
セル中で直列接続されたメモリセルの数が８個の場合に
ついて説明したが、直列接続するメモリセルの数が８個
ではなく、例えば２，４，１６，３２，６４個などの場
合においても同様に本発明は適用可能である。また、選
択ゲートトランジスタの間にあるメモリセル数が１個の
場合に対しても、同様に本発明を適用できる。更に、上
記実施の形態中では、ＮＡＮＤセル型ＥＥＰＲＯＭを例
にとって本発明の説明を行ったが、本発明は上記実施の
形態に限られるものではなく他のデバイス、例えばＮＯ
Ｒセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯ
Ｍ、ＡＮＤセル型ＥＥＰＲＯＭ、及び選択トランジスタ
付ＮＯＲセル型ＥＥＰＲＯＭなどにおいても適用可能で
ある。
セル中で直列接続されたメモリセルの数が８個の場合に
ついて説明したが、直列接続するメモリセルの数が８個
ではなく、例えば２，４，１６，３２，６４個などの場
合においても同様に本発明は適用可能である。また、選
択ゲートトランジスタの間にあるメモリセル数が１個の
場合に対しても、同様に本発明を適用できる。更に、上
記実施の形態中では、ＮＡＮＤセル型ＥＥＰＲＯＭを例
にとって本発明の説明を行ったが、本発明は上記実施の
形態に限られるものではなく他のデバイス、例えばＮＯ
Ｒセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯ
Ｍ、ＡＮＤセル型ＥＥＰＲＯＭ、及び選択トランジスタ
付ＮＯＲセル型ＥＥＰＲＯＭなどにおいても適用可能で
ある。
【００７９】図１３にＮＯＲセル型ＥＥＰＲＯＭにおけ
るメモリセルアレイの等価回路図を示す。このメモリセ
ルアレイは、ワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋
２，…とビット線ＢＬ０，ＢＬ１，…，ＢＬｍとの各交
差位置に、ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍが設けられ、
各ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍの制御ゲートは行毎に
ワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，…に、ドレ
インは列毎にビット線ＢＬ０，ＢＬ１，…，ＢＬｍにそ
れぞれ接続され、ソースはソース線ＳＬに共通接続され
て構成されている。
るメモリセルアレイの等価回路図を示す。このメモリセ
ルアレイは、ワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋
２，…とビット線ＢＬ０，ＢＬ１，…，ＢＬｍとの各交
差位置に、ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍが設けられ、
各ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍの制御ゲートは行毎に
ワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，…に、ドレ
インは列毎にビット線ＢＬ０，ＢＬ１，…，ＢＬｍにそ
れぞれ接続され、ソースはソース線ＳＬに共通接続され
て構成されている。
【００８０】また、図１４にＤＩＮＯＲセル型ＥＥＰＲ
ＯＭにおけるメモリセルアレイの等価回路図を示す。Ｄ
ＩＮＯＲセル型のメモリセルアレイでは、各メインビッ
ト線Ｄ０，Ｄ１，…，Ｄｎに対応してＤＩＮＯＲセルが
設けられる。各ＤＩＮＯＲセルは選択ゲートトランジス
タＳＱ０，ＳＱ１，…，ＳＱｎとメモリセルＭ００〜Ｍ
３１ｎとから構成されており、上記選択ゲートトランジ
スタＳＱ０，ＳＱ１，…，ＳＱｎのドレインは各メイン
ビット線Ｄ０，Ｄ１，…，Ｄｎに、ゲートは選択ゲート
線ＳＴに、ソースはローカルビット線ＬＢ０，ＬＢ１，
…，ＬＢｎにそれぞれ接続される。各メモリセルＭ００
〜Ｍ３１ｎのドレインは列毎に上記ローカルビット線Ｌ
Ｂ０，ＬＢ１，…，ＬＢｎに接続され、制御ゲートは行
毎にワード線Ｗ０〜Ｗ３１に接続され、ソースはソース
線ＳＬに共通接続される。
ＯＭにおけるメモリセルアレイの等価回路図を示す。Ｄ
ＩＮＯＲセル型のメモリセルアレイでは、各メインビッ
ト線Ｄ０，Ｄ１，…，Ｄｎに対応してＤＩＮＯＲセルが
設けられる。各ＤＩＮＯＲセルは選択ゲートトランジス
タＳＱ０，ＳＱ１，…，ＳＱｎとメモリセルＭ００〜Ｍ
３１ｎとから構成されており、上記選択ゲートトランジ
スタＳＱ０，ＳＱ１，…，ＳＱｎのドレインは各メイン
ビット線Ｄ０，Ｄ１，…，Ｄｎに、ゲートは選択ゲート
線ＳＴに、ソースはローカルビット線ＬＢ０，ＬＢ１，
…，ＬＢｎにそれぞれ接続される。各メモリセルＭ００
〜Ｍ３１ｎのドレインは列毎に上記ローカルビット線Ｌ
Ｂ０，ＬＢ１，…，ＬＢｎに接続され、制御ゲートは行
毎にワード線Ｗ０〜Ｗ３１に接続され、ソースはソース
線ＳＬに共通接続される。
【００８１】図１５は、ＡＮＤセル型ＥＥＰＲＯＭにお
けるメモリセルアレイの等価回路図を示している。ＡＮ
Ｄセル型のメモリセルアレイにあっては、各メインビッ
ト線Ｄ０，Ｄ１，…，Ｄｎに対応してＡＮＤセルが設け
られる。各ＡＮＤセルは第１の選択ゲートトランジスタ
ＳＱ１０，ＳＱ１１，…，ＳＱ１ｎ、メモリセルＭ００
〜Ｍ３１ｎ及び第２の選択ゲートトランジスタＳＱ２
０，ＳＱ２１，…，ＳＱ２ｎから構成されており、上記
第１の選択ゲートトランジスタＳＱ１０，ＳＱ１１，
…，ＳＱ１ｎのドレインは各メインビット線Ｄ０，Ｄ
１，…，Ｄｎに、ゲートは第１の選択ゲート線ＳＴ１
に、ソースはローカルビット線ＬＢ０，ＬＢ１，…，Ｌ
Ｂｎにそれぞれ接続される。各メモリセルＭ００〜Ｍ３
１ｎのドレインは列毎にローカルビット線ＬＢ０，ＬＢ
１，…，ＬＢｎに接続され、制御ゲートは行毎にワード
線Ｗ０〜Ｗ３１に接続され、ソースはローカルソース線
ＬＳ０，ＬＳ１，…，ＬＳｎに接続される。上記第２の
選択ゲートトランジスタＳＱ２０，ＳＱ２１，…，ＳＱ
２ｎのドレインは各ローカルソース線ＬＳ０，ＬＳ１，
…，ＬＳｎにそれぞれ接続され、ゲートは第２の選択ゲ
ート線ＳＴ２に、ソースはメインソース線ＭＳＬに共通
接続される。
けるメモリセルアレイの等価回路図を示している。ＡＮ
Ｄセル型のメモリセルアレイにあっては、各メインビッ
ト線Ｄ０，Ｄ１，…，Ｄｎに対応してＡＮＤセルが設け
られる。各ＡＮＤセルは第１の選択ゲートトランジスタ
ＳＱ１０，ＳＱ１１，…，ＳＱ１ｎ、メモリセルＭ００
〜Ｍ３１ｎ及び第２の選択ゲートトランジスタＳＱ２
０，ＳＱ２１，…，ＳＱ２ｎから構成されており、上記
第１の選択ゲートトランジスタＳＱ１０，ＳＱ１１，
…，ＳＱ１ｎのドレインは各メインビット線Ｄ０，Ｄ
１，…，Ｄｎに、ゲートは第１の選択ゲート線ＳＴ１
に、ソースはローカルビット線ＬＢ０，ＬＢ１，…，Ｌ
Ｂｎにそれぞれ接続される。各メモリセルＭ００〜Ｍ３
１ｎのドレインは列毎にローカルビット線ＬＢ０，ＬＢ
１，…，ＬＢｎに接続され、制御ゲートは行毎にワード
線Ｗ０〜Ｗ３１に接続され、ソースはローカルソース線
ＬＳ０，ＬＳ１，…，ＬＳｎに接続される。上記第２の
選択ゲートトランジスタＳＱ２０，ＳＱ２１，…，ＳＱ
２ｎのドレインは各ローカルソース線ＬＳ０，ＬＳ１，
…，ＬＳｎにそれぞれ接続され、ゲートは第２の選択ゲ
ート線ＳＴ２に、ソースはメインソース線ＭＳＬに共通
接続される。
【００８２】更に、図１６に選択トランジスタ付ＮＯＲ
セル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回
路図を示す。このメモリセルアレイは、選択トランジス
タＳＱとメモリセルトランジスタＭとから成るメモリセ
ルＭＣがマトリクス配列されて構成される。各選択トラ
ンジスタＳＱのドレインは列毎にビット線ＢＬ０，ＢＬ
１，…，ＢＬｎに接続され、ゲートは行毎に選択ゲート
線ＳＴに接続され、ソースは対応するメモリセルトラン
ジスタＭのドレインに接続される。上記メモリセルトラ
ンジスタＭの制御ゲートは行毎にワード線ＷＬに接続さ
れ、ソースはソース線ＳＬに共通接続される。
セル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回
路図を示す。このメモリセルアレイは、選択トランジス
タＳＱとメモリセルトランジスタＭとから成るメモリセ
ルＭＣがマトリクス配列されて構成される。各選択トラ
ンジスタＳＱのドレインは列毎にビット線ＢＬ０，ＢＬ
１，…，ＢＬｎに接続され、ゲートは行毎に選択ゲート
線ＳＴに接続され、ソースは対応するメモリセルトラン
ジスタＭのドレインに接続される。上記メモリセルトラ
ンジスタＭの制御ゲートは行毎にワード線ＷＬに接続さ
れ、ソースはソース線ＳＬに共通接続される。
【００８３】なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭの詳
細に関しては“Ｈ．Ｏｎｏｄａ ｅｔ ａｌ．，ＩＥＤ
Ｍ Ｔｅｃｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．５９９
−６０２”を、ＡＮＤセル型ＥＥＰＲＯＭの詳細に関し
ては“Ｈ．Ｋｕｍｅ ｅｔａｌ．，ＩＥＤＭ Ｔｅｃ
ｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．９９１−９９３”
を参照されたい。
細に関しては“Ｈ．Ｏｎｏｄａ ｅｔ ａｌ．，ＩＥＤ
Ｍ Ｔｅｃｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．５９９
−６０２”を、ＡＮＤセル型ＥＥＰＲＯＭの詳細に関し
ては“Ｈ．Ｋｕｍｅ ｅｔａｌ．，ＩＥＤＭ Ｔｅｃ
ｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．９９１−９９３”
を参照されたい。
【００８４】また、上記実施の形態では電気的に書き替
えが可能な不揮発性半導体記憶装置を例にとって本発明
の説明を行ったが、本発明は他のデバイスでも使用可能
であり、例えば他の不揮発性記憶装置やＤＲＡＭ，ＳＲ
ＡＭ等のデバイスにても同様に適用可能である。
えが可能な不揮発性半導体記憶装置を例にとって本発明
の説明を行ったが、本発明は他のデバイスでも使用可能
であり、例えば他の不揮発性記憶装置やＤＲＡＭ，ＳＲ
ＡＭ等のデバイスにても同様に適用可能である。
【００８５】以上実施の形態を用いて本発明の説明を行
ったが、本発明は上記各実施の形態に限定されるもので
はなく、実施段階ではその要旨を逸脱しない範囲で種々
に変形することが可能である。更に、上記実施の形態に
は種々の段階の発明が含まれており、開示される複数の
構成要件の適宜な組み合わせにより種々の発明が抽出さ
れ得る。例えば実施の形態に示される全構成要件からい
くつかの構成要件が削除されても、発明が解決しようと
する課題の欄で述べた課題の少なくとも１つが解決で
き、発明の効果の欄で述べられている効果の少なくとも
１つが得られる場合には、この構成要件が削除された構
成が発明として抽出され得る。
ったが、本発明は上記各実施の形態に限定されるもので
はなく、実施段階ではその要旨を逸脱しない範囲で種々
に変形することが可能である。更に、上記実施の形態に
は種々の段階の発明が含まれており、開示される複数の
構成要件の適宜な組み合わせにより種々の発明が抽出さ
れ得る。例えば実施の形態に示される全構成要件からい
くつかの構成要件が削除されても、発明が解決しようと
する課題の欄で述べた課題の少なくとも１つが解決で
き、発明の効果の欄で述べられている効果の少なくとも
１つが得られる場合には、この構成要件が削除された構
成が発明として抽出され得る。
【００８６】
【発明の効果】以上説明したように本発明によれば、信
頼性試験に使用するデータ書き込み動作時のソース線電
位を通常データ書き込み動作時より低く設定することに
より、ソース線からＮＡＮＤセル内チャネル部へのリー
ク電流を大幅に低減できる。よって、多数のブロックに
対して同時にデータ書き込みを行う動作を信頼性試験時
に使用することができ、この結果、従来に比べて安価で
信頼性の高いチップを実現できる。
頼性試験に使用するデータ書き込み動作時のソース線電
位を通常データ書き込み動作時より低く設定することに
より、ソース線からＮＡＮＤセル内チャネル部へのリー
ク電流を大幅に低減できる。よって、多数のブロックに
対して同時にデータ書き込みを行う動作を信頼性試験時
に使用することができ、この結果、従来に比べて安価で
信頼性の高いチップを実現できる。
【００８７】従って、ソース線に接続された選択ゲート
トランジスタやメモリセルトランジスタを介したリーク
電流の総量を減少させることができる半導体記憶装置が
得られる。
トランジスタやメモリセルトランジスタを介したリーク
電流の総量を減少させることができる半導体記憶装置が
得られる。
【００８８】また、信頼性試験時における消費電流の増
加やチップの誤動作などの問題を防ぐことができ、信頼
性試験の所要時間を短縮できる半導体記憶装置が得られ
る。
加やチップの誤動作などの問題を防ぐことができ、信頼
性試験の所要時間を短縮できる半導体記憶装置が得られ
る。
【００８９】更に、安価で信頼性の高いチップを実現す
ることができる半導体記憶装置が得られる。
ることができる半導体記憶装置が得られる。
【図１】本発明の一実施の形態に係わる半導体記憶装置
について説明するためのもので、ＮＡＮＤセル型ＥＥＰ
ＲＯＭの概略構成を示すブロック図。
について説明するためのもので、ＮＡＮＤセル型ＥＥＰ
ＲＯＭの概略構成を示すブロック図。
【図２】図１に示したメモリセルアレイの一つのＮＡＮ
Ｄセル部分の平面図と等価回路図。
Ｄセル部分の平面図と等価回路図。
【図３】図２（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図。
【図４】同じくＮＡＮＤセルがマトリックス配列された
メモリセルアレイの等価回路図。
メモリセルアレイの等価回路図。
【図５】通常データ書き込み動作タイミングを示す図。
【図６】本発明の第１の実施の形態に係わる半導体記憶
装置におけるデータ書き込み動作タイミングを示す図。
装置におけるデータ書き込み動作タイミングを示す図。
【図７】従来例に係わるデータ書き込み動作タイミング
を示す図。
を示す図。
【図８】本発明の第２の実施の形態に係わる半導体記憶
装置におけるデータ書き込み動作タイミングを示す図。
装置におけるデータ書き込み動作タイミングを示す図。
【図９】本発明の第３の実施の形態に係わる半導体記憶
装置におけるデータ書き込み動作タイミングを示す図。
装置におけるデータ書き込み動作タイミングを示す図。
【図１０】本発明の第４の実施の形態に係わる半導体記
憶装置におけるデータ書き込み動作タイミングを示す
図。
憶装置におけるデータ書き込み動作タイミングを示す
図。
【図１１】本発明の第５の実施の形態に係わる半導体記
憶装置におけるデータ書き込み動作タイミングを示す
図。
憶装置におけるデータ書き込み動作タイミングを示す
図。
【図１２】従来例に係わるデータ書き込み動作タイミン
グを示す図。
グを示す図。
【図１３】ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。
ルアレイを示す等価回路図。
【図１４】ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモ
リセルアレイを示す等価回路図。
リセルアレイを示す等価回路図。
【図１５】ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。
ルアレイを示す等価回路図。
【図１６】選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯ
Ｍにおけるメモリセルアレイを示す等価回路図。
Ｍにおけるメモリセルアレイを示す等価回路図。
１０１…メモリセルアレイ、 １０２…ビット線制御回路、 １０３…カラムデコーダ、 １０４…アドレスバッファ、 １０５…ロウデコーダ、 １０６…データ入出力バッファ、 １０７…基板バイアス回路、 １０８…ソース線電位制御回路、 １０９…書き込み用高電圧発生回路、 １１０…書き込み用中間電圧発生回路、 Ｍ１〜Ｍ８…メモリセル、 ＣＧ１〜ＣＧ８…制御ゲート線、 ＳＧ１，ＳＧ２…選択ゲート線、 ＢＬａ，ＢＬｂ…ビット線、 ＶＰＧＭ…書き込み用高電圧、 ＶＭＷＬ…書き込み用中間電圧。
Claims (17)
- 【請求項１】 第１のデータ書き込み動作と第２のデー
タ書き込み動作とを有し、メモリセルのゲートとソース
・ドレイン間に電源電圧より大きい電位差を与えること
により、前記メモリセルのデータ書き替えを実行する半
導体記憶装置であって、 前記データ書き替えを実行している期間中のソース線電
位設定レベルが、前記第１のデータ書き込み動作と前記
第２のデータ書き込み動作とで異なることを特徴とする
半導体記憶装置。 - 【請求項２】 メモリセルがマトリクス配列されたメモ
リセルアレイと、 前記メモリセルアレイ内のソース線の電位を制御するソ
ース線電位制御回路とを具備し、 前記ソース線電位制御回路により、通常のデータ書き込
みを行う第１のデータ書き込み動作と、複数のメモリセ
ルへ同一データを同時に書き込む第２のデータ書き込み
動作とでソース線電位設定レベルを切り替えることを特
徴とする半導体記憶装置。 - 【請求項３】 複数のブロックを有し、各々にメモリセ
ルがマトリクス配列されたメモリセルアレイと、 前記メモリセルアレイ内の制御ゲート線を選択的に駆動
するロウデコーダと、 前記メモリセルアレイ内のソース線の電位を制御するソ
ース線電位制御回路とを具備し、 前記ソース線電位制御回路の制御により、通常のデータ
書き込みを行う第１のデータ書き込み動作におけるソー
ス線電位設定レベルよりも、複数のメモリセルへ同一デ
ータを同時に書き込む第２のデータ書き込み動作のソー
ス線電位設定レベルを低くすることを特徴とする半導体
記憶装置。 - 【請求項４】 前記第１のデータ書き込み動作時の書き
込み用高電圧を発生する書き込み用高電圧発生回路と、
前記第１のデータ書き込み動作時の書き込み用中間電圧
を発生する書き込み用中間電圧発生回路とを更に具備す
ることを特徴とする請求項２又は３に記載の半導体記憶
装置。 - 【請求項５】 前記第１のデータ書き込み動作は、単一
ブロック中のメモリセルに対してデータを書き込む動作
であり、 前記第２のデータ書き込み動作は、複数ブロック中のメ
モリセルに対して同時にデータを書き込む動作であるこ
とを特徴とする請求項１乃至４いずれか１つの項に記載
の半導体記憶装置。 - 【請求項６】 前記第１のデータ書き込み動作は、単一
ブロック中のメモリセルに対してデータを書き込む動作
であり、 前記第２のデータ書き込み動作は、１つのメモリセルア
レイ内の全てのブロックに対して同時にデータを書き込
む動作であることを特徴とする請求項１乃至４いずれか
１つの項に記載の半導体記憶装置。 - 【請求項７】 前記第１のデータ書き込み動作は、単一
ブロック中のメモリセルに対してデータを書き込む動作
であり、 前記第２のデータ書き込み動作は、１つのメモリセルア
レイ内の不良ブロックを除く全てのブロックに対して同
時にデータを書き込む動作であることを特徴とする請求
項１乃至４いずれか１つの項に記載の半導体記憶装置。 - 【請求項８】 前記第１のデータ書き込み動作は、単一
ブロック中のメモリセルに対してデータを書き込む動作
であり、 前記第２のデータ書き込み動作は、チップ内の全てのブ
ロックに対して同時にデータを書き込む動作であること
を特徴とする請求項１乃至４いずれか１つの項に記載の
半導体記憶装置。 - 【請求項９】 前記第１のデータ書き込み動作は、単一
ブロック中のメモリセルに対してデータを書き込む動作
であり、 前記第２のデータ書き込み動作は、チップ内の不良ブロ
ックを除く全てのブロックに対して同時にデータを書き
込む動作であることを特徴とする請求項１乃至４いずれ
か１つの項に記載の半導体記憶装置。 - 【請求項１０】 前記第１のデータ書き込み動作は、チ
ップ外部から入力されたデータの書き込みを行う動作で
あり、 前記第２のデータ書き込み動作は、前記メモリセルの閾
値電圧を正の値に設定する動作であることを特徴とする
請求項１乃至９いずれか１つの項に記載の半導体記憶装
置。 - 【請求項１１】 前記第１のデータ書き込み動作は、チ
ップ外部から入力されたデータの書き込みを行う動作で
あり、 前記第２のデータ書き込み動作は、選択した全てのメモ
リセルに対して第１のデータのみのデータ書き込みを行
う動作であることを特徴とする請求項１乃至９いずれか
１つの項に記載の半導体記憶装置。 - 【請求項１２】 前記第１のデータ書き込み動作では、
選択ブロック内の全制御ゲート線のうち一部の制御ゲー
ト線のみが選択され、 前記第２のデータ書き込み動作では、選択ブロック内の
全ての制御ゲート線が選択されることを特徴とする請求
項１乃至１１いずれか１つの項に記載の半導体記憶装
置。 - 【請求項１３】 前記メモリセルのゲートとソース・ド
レイン間に電源電圧より大きい電位差を与えることによ
りメモリセルのデータ書き替えを実行している期間にお
いて、ソース線電位設定レベルが前記第１のデータ書き
込み動作時よりも前記第２のデータ書き込み動作時の方
が低いことを特徴とする請求項１、２、４乃至１２いず
れか１つの項に記載の半導体記憶装置。 - 【請求項１４】 前記第１のデータ書き込み動作と前記
第２のデータ書き込み動作では、動作を起動するコマン
ドの入力方法が異なり、コマンドの種類とその組み合わ
せの違いにより、ソース線電位設定レベルを変更するこ
とを特徴とする請求項１乃至１３いずれか１つの項に記
載の半導体記憶装置。 - 【請求項１５】 前記メモリセルのゲートとソース・ド
レイン間に電源電圧より大きい電位差を与えることによ
り、メモリセルのデータ書き替えを実行している期間に
おけるソース線電位のレベル設定用コマンドを有し、こ
のコマンドを用いて前記第１のデータ書き込み動作と前
記第２のデータ書き込み動作の前記期間でのソース線電
位設定レベルを変更することを特徴とする請求項１乃至
１４いずれか１つの項に記載の半導体記憶装置。 - 【請求項１６】 前記メモリセルのゲートとソース・ド
レイン間に電源電圧より大きい電位差を与えることによ
りメモリセルのデータ書き替えを実行している期間にお
けるソース線電位設定レベルは、前記第２のデータ書き
込み動作時に、データ書き込みを行うビット線の電位設
定レベルと同じであることを特徴とする請求項１乃至１
５いずれか１つの項に記載の半導体記憶装置。 - 【請求項１７】 前記メモリセルのゲートとソース・ド
レイン間に電源電圧より大きい電位差を与えることによ
りメモリセルのデータ書き替えを実行している期間にお
けるソース線電位設定レベルは、前記第２のデータ書き
込み動作時に０Ｖであることを特徴とする請求項１乃至
１６いずれか１つの項に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173716A JP4005761B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体記憶装置 |
| US09/876,744 US6567305B2 (en) | 2000-06-09 | 2001-06-07 | Semiconductor memory device in which source line potential is controlled in accordance with data programming mode |
| KR10-2001-0032013A KR100402224B1 (ko) | 2000-06-09 | 2001-06-08 | 데이터 기입 모드에 따라 소스선 전위가 제어되는 반도체기억 장치 |
| US10/376,847 US6856544B2 (en) | 2000-06-09 | 2003-02-28 | Semiconductor memory device in which source line potential is controlled in accordance with data programming mode |
| US11/005,594 US7057930B2 (en) | 2000-06-09 | 2004-12-06 | Semiconductor memory device in which source line potential is controlled in accordance with data programming mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173716A JP4005761B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001351392A true JP2001351392A (ja) | 2001-12-21 |
| JP4005761B2 JP4005761B2 (ja) | 2007-11-14 |
Family
ID=18675893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000173716A Expired - Lifetime JP4005761B2 (ja) | 2000-06-09 | 2000-06-09 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6567305B2 (ja) |
| JP (1) | JP4005761B2 (ja) |
| KR (1) | KR100402224B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030030824A (ko) * | 2001-10-12 | 2003-04-18 | 후지쯔 가부시끼가이샤 | 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리 |
| JP2005310347A (ja) * | 2004-04-19 | 2005-11-04 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのプログラム方法 |
| JP2006031916A (ja) * | 2004-07-20 | 2006-02-02 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそれのプログラム方法 |
| KR100800943B1 (ko) | 2006-08-29 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀의 프로그래밍 장치 |
| US8514632B2 (en) | 2010-02-22 | 2013-08-20 | Fujitsu Semiconductor Limited | Semiconductor memory including program circuit of nonvolatile memory cells and system |
| JP2014067466A (ja) * | 2012-09-25 | 2014-04-17 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
| JP2018511138A (ja) * | 2015-03-23 | 2018-04-19 | インテル・コーポレーション | ３ｄ ｎａｎｄメモリにおけるリーク電流低減 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4005761B2 (ja) * | 2000-06-09 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置 |
| US6621755B2 (en) * | 2001-08-30 | 2003-09-16 | Micron Technology, Inc. | Testmode to increase acceleration in burn-in |
| KR100476889B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 플래쉬메모리의 워드라인디코더 |
| JP3906177B2 (ja) * | 2002-05-10 | 2007-04-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6987695B2 (en) * | 2003-03-25 | 2006-01-17 | Promos Technologies Inc. | Writing data to nonvolatile memory |
| US20050226050A1 (en) * | 2004-03-24 | 2005-10-13 | Crosby Robert M | Apparatus and method for programming flash memory units using customized parameters |
| JP4422556B2 (ja) * | 2004-06-10 | 2010-02-24 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置およびその書き込み方法 |
| US7949849B2 (en) * | 2004-08-24 | 2011-05-24 | Mcafee, Inc. | File system for a capture system |
| US7050344B1 (en) * | 2004-11-04 | 2006-05-23 | Promos Technologies Inc. | Failure test method for split gate flash memory |
| CN101091223B (zh) * | 2004-12-24 | 2011-06-08 | 斯班逊有限公司 | 施加偏压至储存器件的方法与装置 |
| DE602005012682D1 (de) * | 2005-07-22 | 2009-03-26 | Hynix Semiconductor Inc | Leseverfahren für einen NAND-Speicher und NAND-Speichervorrichtung |
| KR100714485B1 (ko) * | 2005-08-23 | 2007-05-07 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 |
| JP4764142B2 (ja) * | 2005-11-11 | 2011-08-31 | 株式会社東芝 | 半導体記憶装置 |
| WO2008041303A1 (fr) * | 2006-09-29 | 2008-04-10 | Fujitsu Limited | Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé |
| KR101832934B1 (ko) * | 2012-01-27 | 2018-02-28 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 블록 관리 방법, 프로그램 방법 및 소거 방법 |
| DE102013100596B4 (de) * | 2012-01-27 | 2023-09-07 | Samsung Electronics Co. Ltd. | Nichtflüchtiges Speichersystem mit Programmier- und Löschverfahren und Blockverwaltungsverfahren |
| KR102154499B1 (ko) | 2013-12-23 | 2020-09-10 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 동작 방법 |
| JP6709180B2 (ja) * | 2017-02-28 | 2020-06-10 | キオクシア株式会社 | メモリシステムおよび制御方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3448051B2 (ja) * | 1990-03-31 | 2003-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2632104B2 (ja) * | 1991-11-07 | 1997-07-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| JPH05283708A (ja) * | 1992-04-02 | 1993-10-29 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置，その製造方法および試験方法 |
| US5555204A (en) * | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP3160451B2 (ja) | 1993-12-13 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2838993B2 (ja) * | 1995-11-29 | 1998-12-16 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP4005761B2 (ja) * | 2000-06-09 | 2007-11-14 | 株式会社東芝 | 半導体記憶装置 |
-
2000
- 2000-06-09 JP JP2000173716A patent/JP4005761B2/ja not_active Expired - Lifetime
-
2001
- 2001-06-07 US US09/876,744 patent/US6567305B2/en not_active Expired - Lifetime
- 2001-06-08 KR KR10-2001-0032013A patent/KR100402224B1/ko active IP Right Grant
-
2003
- 2003-02-28 US US10/376,847 patent/US6856544B2/en not_active Expired - Lifetime
-
2004
- 2004-12-06 US US11/005,594 patent/US7057930B2/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030030824A (ko) * | 2001-10-12 | 2003-04-18 | 후지쯔 가부시끼가이샤 | 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리 |
| JP2005310347A (ja) * | 2004-04-19 | 2005-11-04 | Hynix Semiconductor Inc | Ｎａｎｄフラッシュメモリ素子及びそのプログラム方法 |
| JP2006031916A (ja) * | 2004-07-20 | 2006-02-02 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそれのプログラム方法 |
| KR100800943B1 (ko) | 2006-08-29 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 플래시 메모리 셀의 프로그래밍 장치 |
| US8514632B2 (en) | 2010-02-22 | 2013-08-20 | Fujitsu Semiconductor Limited | Semiconductor memory including program circuit of nonvolatile memory cells and system |
| JP2014067466A (ja) * | 2012-09-25 | 2014-04-17 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
| JP2018511138A (ja) * | 2015-03-23 | 2018-04-19 | インテル・コーポレーション | ３ｄ ｎａｎｄメモリにおけるリーク電流低減 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6856544B2 (en) | 2005-02-15 |
| US20050094441A1 (en) | 2005-05-05 |
| US7057930B2 (en) | 2006-06-06 |
| KR20010112587A (ko) | 2001-12-20 |
| JP4005761B2 (ja) | 2007-11-14 |
| KR100402224B1 (ko) | 2003-10-17 |
| US20010050862A1 (en) | 2001-12-13 |
| US6567305B2 (en) | 2003-05-20 |
| US20030128587A1 (en) | 2003-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4005761B2 (ja) | 半導体記憶装置 | |
| JP3557078B2 (ja) | 不揮発性半導体記憶装置 | |
| KR930004173B1 (ko) | Nand형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치 | |
| US8493785B2 (en) | Page-buffer and non-volatile semiconductor memory including page buffer | |
| JP3730508B2 (ja) | 半導体記憶装置およびその動作方法 | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| US7423910B2 (en) | Semiconductor device including MOS transistors having floating gate and control gate | |
| US7212443B2 (en) | Non-volatile memory and write method of the same | |
| JP3425340B2 (ja) | 不揮発性半導体記憶装置 | |
| US9865358B2 (en) | Flash memory device and erase method thereof capable of reducing power consumption | |
| US5247480A (en) | Electrically erasable progammable read-only memory with nand cell blocks | |
| US7649775B2 (en) | Flash memory device applying erase voltage | |
| JPH10188578A (ja) | 不揮発性半導体記憶装置とその制御方法、メモリカード、及び記憶システム | |
| JP2732601B2 (ja) | 不揮発性半導体メモリ装置 | |
| JP2009205728A (ja) | Ｎａｎｄ型不揮発性半導体メモリ | |
| WO2006059375A1 (ja) | 半導体装置および半導体装置の制御方法 | |
| JP3350308B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000030473A (ja) | 不揮発性半導体記憶装置 | |
| JP3615041B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000243094A (ja) | 不揮発性半導体記憶装置およびそのプログラミング方法 | |
| JP2003086720A (ja) | 不揮発性半導体メモリ | |
| JPH11273367A (ja) | 半導体集積回路装置 | |
| JPH01282873A (ja) | 不揮発性半導体メモリ装置 | |
| JPH1186573A (ja) | 不揮発性半導体記憶装置 | |
| JP2005100625A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050303 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070719 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070824 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4005761 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |