JP2018511138A - 3d nandメモリにおけるリーク電流低減 - Google Patents
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Abstract
Description
本願は、2015年3月23日に出願された、「CURRENT LEAKAGE REDUCTION IN 3D NAND MEMORY」と題する米国出願第14/666,147号に基づく優先権を主張し、当該出願はこれにより、全ての目的のためにその全体が本明細書において参照として組み込まれる。
Claims (20)
- 少なくとも第1のブロック及び第2のブロックを有する3次元(3D)NANDメモリアレイと、
前記3D NANDメモリアレイにアクセスすべく前記3D NANDメモリアレイに結合された回路構成部と
を備え、
前記回路構成部は、
前記第1のブロックを非選択にし、前記第2のブロックを選択し、
前記3D NANDメモリアレイにおけるリーク電流を低減すべく、前記非選択にされた第1のブロックに第1のバイアス電圧を供給し、前記選択された第2のブロックに第2のバイアス電圧を供給する回路を含み、前記第1のバイアス電圧は前記第2のバイアス電圧とは異なる、
装置。 - 前記回路構成部は更に、
前記選択された第2のブロックにおいて、少なくとも1つのサブブロックを選択し、残りのサブブロックを非選択にする回路を含み、
前記非選択にされた第1のブロックに第1のバイアス電圧を供給する前記回路は、前記非選択にされた第1のブロックの複数の選択ゲートドレイン(SGD)ラインに第1の電圧値を供給し、
前記選択された第2のブロックに第2のバイアス電圧を供給する前記回路は、前記選択された第2のブロックの前記選択されたサブブロックのSGDラインに第2の電圧値を供給する、請求項1に記載の装置。 - 前記第1の電圧値は前記第2の電圧値とは異なる、請求項2に記載の装置。
- 前記非選択にされた第1のブロックに第1のバイアス電圧を供給する前記回路は更に、前記非選択にされた第1のブロックの選択ゲートソース(SGS)ラインに第3の電圧値を供給し、
前記選択された第2のブロックに第2のバイアス電圧を供給する前記回路は更に、前記選択された第2のブロックのSGSラインに第4の電圧値を供給する、請求項2に記載の装置。 - 前記第3の電圧値は前記第4の電圧値とは異なる、請求項4に記載の装置。
- 前記回路構成部は更に、
前記選択された第2のブロックの非選択の残りのサブブロックに第5の電圧値を供給する、請求項4に記載の装置。 - 前記第5の電圧値は約0Vを含む、請求項6に記載の装置。
- 前記3D NANDメモリアレイは、共通のソースラインを含み、前記回路構成部は、前記共通のソースラインに第6の電圧値を供給して、前記3D NANDメモリのプログラム禁止ピラーの昇圧されたチャネルのリーク電流を低減する、請求項7に記載の装置。
- 前記回路構成部は、前記第1のバイアス電圧及び前記第2のバイアス電圧を供給すべく、前記メモリアレイのブロックと関連付けられたSGSライン及びSGDラインのそれぞれとパストランジスタを介して電気的に結合された少なくとも2本の選択ラインを含む、請求項1に記載の装置。
- 前記回路構成部は、プログラムモード又は読み出しモードのうちの選択された1つのモードで前記3D NANDメモリにアクセスする、請求項1に記載の装置。
- 前記リーク電流は、ゲート誘起ドレインリーク(GIDL)を含む、請求項1から10の何れか一項に記載の装置。
- 前記第1のバイアス電圧は、前記3D NANDメモリアレイと関連付けられた前記GIDLの最小値に対応する、請求項11に記載の装置。
- 前記装置は集積回路を備える、請求項11に記載の装置。
- 3次元(3D)NANDメモリアレイであって、
少なくとも第1のメモリブロック及び第2のメモリブロックと、
前記少なくとも第1のメモリブロック及び第2のメモリブロックにアクセスすべく、前記少なくとも第1のメモリブロック及び第2のメモリブロックと結合された回路構成部とを備え、前記回路構成部は、
前記第1のメモリブロックを非選択にし、前記第2のメモリブロックを選択し、
前記3D NANDメモリアレイにおけるリーク電流を低減すべく、前記非選択にされた第1のメモリブロックに第1のバイアス電圧を供給し、前記選択された第2のメモリブロックに第2のバイアス電圧を供給する回路を含み、前記第1のバイアス電圧は前記第2のバイアス電圧とは異なる、3D NANDメモリアレイ。 - 前記回路構成部は更に、
前記選択された第2のメモリブロックにおいて、少なくとも1つのサブブロックを選択し、残りのサブブロックを非選択にする回路を含み、
前記非選択にされた第1のメモリブロックに第1のバイアス電圧を供給する前記回路は、前記非選択にされた第1のメモリブロックの選択ゲートドレイン(SGD)ラインに第1の電圧値を供給し、
前記選択された第2のメモリブロックに第2のバイアス電圧を供給する前記回路は、前記選択された第2のメモリブロックの前記選択されたサブブロックのSGDラインに第2の電圧値を供給する、請求項14に記載の3D NANDメモリアレイ。 - 前記非選択にされた第1のメモリブロックに第1のバイアス電圧を供給する前記回路は更に、前記非選択にされた第1のメモリブロックの選択ゲートソース(SGS)ラインに第3の電圧値を供給し、
前記選択された第2のメモリブロックに第2のバイアス電圧を供給する前記回路は更に、前記選択された第2のメモリブロックのSGSラインに第4の電圧値を供給する、請求項15に記載の3D NANDメモリアレイ。 - 3次元(3D)NANDメモリアレイの少なくとも第1のブロックを制御回路によって非選択にする段階と、
前記3D NANDメモリアレイの少なくとも第2のブロックを前記制御回路によって選択する段階と、
前記非選択にされた第1のブロックに第1のバイアス電圧が前記制御回路によって供給されるようにする段階と、
前記3D NANDメモリアレイにおけるリーク電流を低減すべく、前記選択された第2のブロックに第2のバイアス電圧が前記制御回路によって供給されるようにする段階と、を備え、前記第1のバイアス電圧は前記第2のバイアス電圧とは異なる、
方法。 - 前記選択された第2のブロックにおいて、前記制御回路によって少なくとも1つのサブブロックを選択し、残りのサブブロックを非選択にする段階を更に備え、
前記非選択にされた第1のブロックに第1のバイアス電圧が供給されるようにする段階は、前記非選択にされた第1のブロックの複数の選択ゲートドレイン(SGD)ラインに第1の電圧値が供給されるようにする段階を含み、
前記選択された第2のブロックに第2のバイアス電圧が供給されるようにする段階は、前記選択された第2のブロックの前記選択されたサブブロックのSGDラインに第2の電圧値が供給されるようにする段階を含む、
請求項17に記載の方法。 - 前記非選択にされた第1のブロックに第1のバイアス電圧が供給されるようにする段階は更に、前記非選択にされた第1のブロックの選択ゲートソース(SGS)ラインに第3の電圧値を供給する段階を含み、
前記選択された第2のブロックに第2のバイアス電圧が供給されるようにする段階は更に、前記選択された第2のブロックのSGSラインに第4の電圧値が供給されるようにする段階を含む、請求項18に記載の方法。 - 前記第1の電圧値は前記第2の電圧値とは異なり、前記第3の電圧値は前記第4の電圧値とは異なる、請求項19に記載の方法。
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