CN108140416B - 多层面存储器装置及操作方法 - Google Patents

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Abstract

一些实施例包含使用以下各项的设备及方法：衬底；第一存储器单元块，其包含定位于所述衬底上方的第一存储器单元串，及耦合到所述第一存储器单元串的第一数据线；第二存储器单元块，其包含定位于所述第一存储器单元块上方的第二存储器单元串，及耦合到所述第二存储器单元串的第二数据线；第一导电路径，其定位于所述衬底上方且耦合于所述第一数据线与所述设备的缓冲器电路之间；及第二导电路径，其定位于所述衬底上方且耦合于所述第二数据线与所述缓冲器电路之间。所述第一导电路径及所述第二导电路径中无任何导电路径由所述第一存储器单元块与所述第二存储器单元块共享。

Description

多层面存储器装置及操作方法
优先权申请案
本申请案主张2016年8月8日提出申请的美国申请案第15/231,011号的优先权的权益，所述美国申请案以其全文引用的方式并入本文中。
背景技术
存储器装置广泛用于计算机及许多电子物品中以存储信息。存储器装置具有众多存储器单元。存储器装置执行写入操作以将信息存储于存储器单元中，执行读取操作以读取所存储信息且执行擦除操作以从存储器装置中的存储器单元中的一些或所有存储器单元擦除信息(例如，废弃信息)。存储器装置中的存储器单元通常组织成存储器单元块。存储器装置具有用以在存储器操作(例如，读取、写入或擦除操作)期间存取存储器单元块的存取线。存储器装置还具有用以载运将被存储于存储器单元块中或从所述存储器单元块被读取的信息(例如，呈信号形式)的数据线。然而，一些常规存储器装置具有以可影响存储器装置的效率(例如，吞吐量)的方式结构化的存取线及数据线。因此，此类常规存储器装置可不适合用于一些应用。
附图说明
图1展示根据本文中所描述的一些实施例的呈存储器装置形式的设备的框图。
图2展示根据本文中所描述的一些实施例的包含存储器单元串的层面、位于所述层面之间的单独存取线及位于所述层面之间的单独数据线的存储器装置的一部分的框图。
图3展示根据本文中所描述的一些实施例的包含图2的存储器装置的驱动器电路及缓冲器电路的细节的图2的存储器装置的一部分的示意图。
图4展示根据本文中所描述的一些实施例的图2的存储器装置的一部分的布局。
图5展示根据本文中所描述的一些实施例的图2的存储器装置的一部分的结构的侧视图。
图6展示根据本文中所描述的一些实施例的包含存储器单元串的层面、位于所述层面之间的共享存取线及位于所述层面之间的单独数据线的存储器装置的示意图。
图7展示根据本文中所描述的一些实施例的包含图6的存储器装置的驱动器电路及缓冲器电路的细节的图6的存储器装置的一部分的示意图。
图8是展示根据本文中所描述的一些实施例的在读取、写入及擦除操作期间施加到图6及图7的存储器装置的一些信号的实例性电压的图表。
图9展示根据本文中所描述的一些实施例的存储器装置的一部分的示意图，所述存储器装置可为图7的存储器装置的变化形式。
图10是展示根据本文中所描述的一些实施例的在读取、写入及擦除操作期间施加到图9的存储器装置的一些信号的实例性电压的图表。
具体实施方式
图1展示根据本文中所描述的一些实施例的呈存储器装置100形式的设备的框图。存储器装置100可包含装置部分101，所述装置部分包含含有布置成层面(例如层面1150及1151)的存储器单元102的存储器阵列(或多个存储器阵列)。在层面1150及1151中的每一者中，存储器单元102可布置成存储器单元块，例如层面1150中的存储器单元块190及层面1151中的存储器单元块191。在存储器装置100的物理结构中，层面1150及1151可在存储器装置100的衬底(例如，半导体衬底)上方垂直地布置(例如，堆叠于彼此上方)。图1展示存储器装置100，所述存储器装置具有两个层面1150及1151以及(作为实例)分别位于所述层面中的每一者中的两个存储器单元块190及191。存储器装置100可具有存储器单元的多于两个层面及位于所述层面中的每一者中的多于两个存储器单元块。
如图1中所展示，存储器装置100可包含存取线150(其可包含字线)及数据线(例如，局部数据线)170(其可包含位线)。存取线150可载运信号(例如，字线信号)WL0到WLm。数据线170可载运信号(例如，位线信号)BL00到BLn0及信号BL01到BLn1。存储器装置100可使用存取线150来选择性地存取层面1150及1151的存储器单元102且使用数据线170来选择性地与层面1150及1151的存储器单元102交换信息(例如，数据)。
存储器装置100可包含用以接收线(例如，地址线)103上的地址信息(例如，地址信号)ADDR的地址寄存器107。存储器装置100可包含可解码来自地址寄存器107的地址信息的行存取电路108及列存取电路109。基于经解码地址信息，存储器装置100可确定将在存储器操作期间存取层面1150、层面1151、层面1150及1151两者中的哪些存储器单元102。存储器装置100可执行读取操作以读取(例如，感测)层面1150、层面1151或层面1150及1151两者的存储器单元102中的信息(例如，先前所存储信息)；或者执行写入(例如，编程)操作以将信息存储(例如，编程)于层面1150、层面1151或层面1150及1151两者的存储器单元102中。存储器装置100还可执行擦除操作以从层面1150、层面1151或层面1150及1151两者的存储器单元102中的一些或所有存储器单元擦除信息。
存储器装置100可使用与信号BL00到BLn0相关联的数据线170来提供将存储于层面1150的存储器单元102中的信息，或获得从层面1150的存储器单元102读取(例如，感测)的信息。类似地，存储器装置100可使用与信号BL01到BLn1相关联的相同数据线170来提供将存储于层面1151的存储器单元102中的信息，或获得从层面1151的存储器单元102读取(例如，感测)的信息。
存储器装置100可包含可经配置以基于线104上的控制信号而控制存储器装置100的存储器操作的控制单元118。线104上的控制信号的实例包含一或多个时钟信号及用以指示存储器装置100可执行哪一操作(例如，读取、写入或擦除操作)的其它信号(例如，芯片启用信号CE#、写入启用信号WE#)。
存储器装置100可包含缓冲器电路120，所述缓冲器电路可包含例如读出放大器及页缓冲器电路(例如，数据锁存器)等组件。缓冲器电路120可对来自列存取电路109的信号BL_SEL0到BL_SELn做出响应。缓冲器电路120可经配置以确定(例如，通过感测)从层面1150及1151的存储器单元102(例如，在读取操作期间)读取的信息的值且将呈信号BL00到BLn0及信号BL01到BLn1形式的信息的值提供到线(例如，全局数据线)175。缓冲器电路120还可经配置以基于线175(例如，在写入操作期间)上的信号的值(例如，电压值)而使用线175上的信号来确定将存储(例如，编程)于层面1150及1151的存储器单元102中(例如，在写入操作期间)的信息的值。
存储器装置100可包含用以在层面1150及1151与线(例如，I/O线)105之间交换信息的输入/输出(I/O)电路117。线105上的信号DQ0到DQN可表示从层面1150及1151的存储器单元102读取的信息或存储于所述存储器单元中的信息。线105可包含位于存储器装置100内的节点或位于存储器装置100可驻存的封装上的引脚(或焊料球)。在存储器装置100外部的其它装置(例如，存储器控制器或处理器)可通过线103、104及105而与存储器装置100进行通信。
存储器装置100可接收供应电压，包含供应电压Vcc及Vss。供应电压Vss可以接地电位(例如，具有大约零伏特的值)进行操作。供应电压Vcc可包含从外部电源(例如电池或交流/直流(AC-DC)转换器电路)供应到存储器装置100的外部电压。
存储器单元102中的每一者可经编程以存储表示位的一小部分的值、单个位的值或多个位(例如两个、三个、四个或另一数目个位)的值的信息。举例来说，存储器单元102中的每一者可经编程以存储表示单个位的二进制值“0”或“1”的信息。每单元单个位有时称作单电平单元。在另一实例中，存储器单元102中的每一者可经编程以存储表示多个位的值(例如两个位的四个可能值“00”、“01”、“10”及“11”中的一者、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一者，或另一数目个多个位的其它值中的一者)的信息。具有存储多个位的能力的单元有时称作多电平单元(或多状态单元)。
存储器装置100可包含非易失性存储器装置，且存储器单元102可包含非易失性存储器单元，使得存储器单元102可在电力(例如，电压Vcc、Vss或此两者)与存储器装置100断开连接时存留存储于所述存储器单元上的信息。举例来说，存储器装置100可为快闪存储器装置，例如NAND快闪(例如，3维(3-D))NAND)或NOR快闪存储器装置，或者另一种类的存储器装置，例如可变电阻存储器装置(例如，相变存储器装置或电阻式RAM(随机存取存储器)装置。
所属领域的技术人员可认识到，存储器装置100可包含其它组件，所述其它组件中的数个组件未展示于图1中以便不使本文中所描述的实例性实施例模糊。存储器装置100的至少一部分可包含与下文参考图2到图10所描述的存储器装置中的任一者类似或相同的结构及操作。
图2展示根据本文中所描述的一些实施例的包含层面(存储器单元串的层面)2150及2151的存储器装置200的一部分的框图。存储器装置200可对应于图1的存储器装置100。举例来说，层面2150及2151可分别对应于图1的层面1150及1151。图2展示维度x、y及z以指示，在存储器装置200(图4及图5中所展示且下文详细地所描述)的物理结构中，层面2150及2151可在彼此上方且在衬底(例如，半导体衬底)上方沿z维度定位(例如，形成)(例如，垂直地布置)。z维度垂直于x维度及y维度(垂直于x-y平面)。
如图2中所展示，层面2150可包含分别载运信号(例如，位线信号)BL00、BL10及BL20的数据线2700、2710及2720。数据线2700、2710及2720中的每一者可经结构化为可包含层面2150的位线的导电线。层面2150可包含可载运对应信号(例如，字线信号)WL00、WL10、WL20及WL30的存取线2500、2510、2520及2530。存取线2501、2511、2521及2531中的每一者可经结构化为可包含层面2150的字线的导电线。层面2150可包含可分别耦合到存取线2500、2510、2520及2530(或为所述存取线的一部分)的控制栅极(例如，存储器单元控制栅极)2400、2410、2420及2430。
层面2151可包含分别载运信号(例如，位线信号)BL01、BL11及BL21的数据线2701、2711及2721。数据线2701、2711及2721中的每一者可经结构化为可包含层面2151的位线的导电线。层面2151可包含可载运对应信号(例如，字线信号)WL01、WL11、WL21及WL31的存取线2501、2511、2521及2531。存取线2501、2511、2521及2531中的每一者可经结构化为可包含层面2151的字线的导电线。层面2151可包含可分别耦合到存取线2501、2511、2521及2531(或为所述存取线的一部分)的控制栅极(例如，存储器单元控制栅极)2401、2411、2421及2431。
图2展示(作为实例)层面2150及2151中的每一者包含三个数据线及四个存取线(以及四个对应控制栅极)。层面2150及2151的数据线及存取线的数目可变化。
如图2中所展示，存储器装置200的层面(例如，2150及2151)当中无任何层面与存储器装置200的层面当中的另一层面共享存储器装置200的存取线(例如，2500、2510、2520、2530、2501、2511、2521及2531)中的存取线(或若干存取线)。举例来说，层面2150与2151不共享存取线2500、2510、2520、2530、2501、2511、2521及2531当中的任何存取线(不共享一或若干存取线)。因此，存储器单元块290与291不共享存取线2500、2510、2520、2530、2501、2511、2521及2531当中的任何存取线(不共享一或若干存取线)。
如图2中所展示，存储器装置200的层面(例如，2150及2151)当中无任何层面与存储器装置200的层面当中的另一层面共享存储器装置200的数据线(例如，2700、2710、2720、2701、2711及2721)中的数据线(或若干数据线)。举例来说，层面2150与2151不共享数据线2700、2710、2720、2701、2711及2721当中的任何数据线(不共享一或若干数据线)且不共享导电路径2570及2571当中的任何导电路径(不共享一或若干导电路径)。因此，存储器单元块290与291不共享数据线2700、2710、2720、2701、2711及2721中的任何数据线，且存储器单元块290与291不共享导电路径2570及2571中的任何导电路径。
如图2中所展示，层面2150的数据线2700、2710及2720与层面2151的数据线2701、2711及2721分离且不耦合到(例如，未电连接到)所述数据线2701、2711及2721。因此，在对层面2150及2151的存储器单元执行(例如，同时执行)的存储器操作(例如，读取或写入操作)期间，存储器装置200可使用数据线2700、2710及2720来载运不同于由数据线2701、2711及2721载运的信息(例如，将存储于层面2151的存储器单元中或从所述存储器单元读取)的信息(例如，将存储于层面2150的存储器单元中或从所述存储器单元读取的信息)。
如图2中所展示，层面2150的存取线2500、2510、2520及2530与层面2151的存取线2501、2511、2521及2531分离且不耦合到(例如，未电连接到)所述存取线2501、2511、2521及2531。因此，在存储器操作(例如，读取、写入或擦除操作)期间，可选择层面2150及2151中的仅一者或可选择(例如，同时选择)层面2150及2151两者。此允许存储器装置200在存储器操作(例如，读取、写入或擦除操作)期间对层面2150及2151中的仅一者的存储器单元或层面2150及2151两者的存储器单元进行存取及操作。
如图2中所展示，存储器装置200可包含驱动器电路240及241、行解码器249、缓冲器电路220及221、电平解码器219、耦合到数据线2700、2710及2720以及缓冲器电路220(例如，直接耦合于所述数据线与所述缓冲器电路之间)的导电路径2570，以及耦合到数据线2701、2711及2721以及缓冲器电路221(例如，直接耦合于所述数据线与所述缓冲器电路之间)的导电路径2571。导电路径2570可被视为数据线2700、2710及2720的一部分。导电路径2571可被视为数据线2701、2711及2721的一部分。
驱动器电路240及241可为存储器装置200的行存取电路的一部分，所述行存取电路可对应于图1的行存取电路108。缓冲器电路220及221可为存储器装置200的缓冲器电路的一部分，所述缓冲器电路可对应于图1的缓冲器电路120且以与缓冲器电路120类似(或相同)的方式进行操作。举例来说，缓冲器电路220可包含用以感测从存储器单元块290的存储器单元读取的信息的读出放大器，及用以存储(例如，暂时存储)从存储器单元块290的存储器单元读取的信息的一个位(或多个位)的数据锁存器。类似地，缓冲器电路221可包含用以感测从存储器单元块291的存储器单元读取的信息的读出放大器，及用以存储(例如，暂时存储)从存储器单元块291的存储器单元读取的信息的一个位(或多个位)的数据锁存器。
电平解码器219可为存储器装置200的列存取电路(其可对应于图1的列存取电路109)的一部分。电平解码器219可操作以激活缓冲器电路220及221以通过层面2150及2151(其沿“z”方向布置)的相应数据线而将信息提供到存储器单元或从所述存储器单元接收信息。因此，电平解码器219可称为“z”解码器。
如图2中所展示，层面2150及2151具有类似元件。因此为简单起见，赋予层面2150与2151之间的类似元件相同名称标签(例如，参考编号)。以下描述集中于层面2150的细节。层面2151的元件可具有类似描述(为简单起见而不在下文中详细地描述)。
层面2150包含存储器单元210、211、212及213、选择晶体管(例如，源极选择晶体管)261、262及263以及选择晶体管(例如，漏极选择晶体管)264、265及266。存储器单元210、211、212及213可布置成存储器单元串，例如存储器单元串231到239。层面2150可包含可载运信号SRC0(例如，源极线信号)的线2990。线2990可经结构化为导电线，所述导电线可形成存储器装置200的层面2150的源极(例如，源极线)的一部分。
层面2150的存储器单元串231到239中的每一者可通过选择晶体管264、265及266中的一者而耦合到数据线2700、2710及2720中的一者。层面2150的存储器单元串231到239中的每一者还可通过选择晶体管261、262及263中的一者而耦合到线2990。举例来说，存储器单元串231可通过选择晶体管264(直接位于串231上方)而耦合到数据线2700且通过选择晶体管261(直接位于串231下方)而耦合到线2990。在另一实例中，存储器单元串232可通过选择晶体管265(直接位于串232上方)而耦合到数据线2700且通过晶体管262(直接位于串232下方)而耦合到线2990。图2展示每一存储器单元串中的九个存储器单元串231到239以及四个存储器单元210、211、212及213的实例。然而，层面2150的每一存储器单元串中的存储器单元串的数目及存储器单元的数目可变化。此外，所属领域的技术人员将认识到，存储器单元串231到239的存储器单元210、211、212及213当中的一些存储器单元可经配置为虚设存储器单元。虚设存储器单元不经配置以存储信息。虚设存储器单元可出于所属领域的技术人员所已知的目的而经配置。在存储器装置200的一些实例中，虚设存储器单元可在存储器单元串231到239中的每一者的两个端处包含一个或两个(或多于两个)存储器单元。举例来说，在图2中，虚设存储器单元可包含紧靠选择晶体管261、262及263中的每一者的一存储器单元(或若干存储器单元)，及/或紧靠选择晶体管264、265及266中的每一者的一存储器单元(或若干存储器单元)。
如图2中所展示，不同存储器单元串(例如，231到239)的一些存储器单元(例如，213)可由相同控制栅极(例如，2430)控制且可耦合到相同存取线(例如，2530)。这些存储器单元串(例如，231到239)的一些其它存储器单元(例如，212)可由另一控制栅极(例如，2420)控制。控制栅极2400、2410、2420及2430中的每一者可经结构化为单个导电板(展示于图4及图5中)。在存储器装置200的存储器操作期间，控制栅极2400、2410、2420及2430可接收相应信号WL00、WL10、WL20及WL30(通过相应存取线2500、2510、2520及2530)以存取选定存储器单元串的存储器单元210、211、212及213。
如图2中所展示，层面2150的选择晶体管261、262及263可耦合到选择线(例如，源极选择线)2800。层面2150的选择晶体管261、262及263可由相同信号(例如施加到选择线2800的SGS0信号(例如，源极选择栅极信号))控制(例如，接通或关断)。在存储器操作(例如读取或写入操作)期间，层面2150的选择晶体管261、262及263可经接通(例如，通过激活SGS0信号)以将层面2150的存储器单元串231到239耦合到线2990。层面2150的选择晶体管261、262及263可经关断(例如，通过将SGS0信号去激活)以将层面2150的存储器单元串231到239从线2990解耦。
层面2150的选择晶体管264、265及266可分别耦合到选择线(例如，漏极选择线)2840、2850及2860。层面2150的选择晶体管264、265及266可由对应信号SGD00、SGD10、SGD20(例如，漏极选择栅极信号)控制(例如，接通或关断)。在存储器操作(例如，读取或写入操作)期间，层面2150的选择晶体管264、265及266可选择性地经接通(例如，通过选择性地激活信号SGD00、SGD10、SGD20)以选择性地将层面2150的存储器单元串耦合到其相应数据线2700、2710及2720。层面2150的选择晶体管264、265及266可选择性地经关断(例如，通过选择性地将信号SGD00、SGD10、SGD20去激活)以选择性地将层面2150的存储器单元串从其相应数据线2700、2710及2720解耦。
在存储器操作(例如，读取或写入操作)期间，一次仅可激活信号SGD00、SGD10、SGD20中的一者(例如，将顺序地激活信号)。举例来说，在用以从存储器单元串231、234及237读取(例如，感测)信息的读取操作期间，信号SGD00可经激活以接通层面2150的晶体管264且将层面2150的存储器单元串231、234及237分别耦合到数据线2700、2710及2720。在此实例中，信号SGD10及SGD20可经去激活(而信号SGD00经激活)以将层面2150的存储器单元串232、235、238、233、236及239从数据线2700、2710及2720解耦。在另一实例中，在用以从存储器单元串232、235及238读取信息的读取操作期间，信号SGD10可经激活以接通晶体管265且将存储器单元串232、235及238分别耦合到数据线2700、2710及2720。信号SGD00及SGD20可经去激活(而信号SGD10经激活)以将存储器单元串231、234、237、233、236及239从数据线2700、2710及2720解耦。
如上文所提及，层面2151包含类似于层面2150的元件的元件。举例来说，如图2中所展示，层面2151可包含存储器单元串231到239、选择晶体管261、262、263、264、265及266、选择线(例如，源极选择线)2801及对应信号SGS1(例如，源极选择栅极信号)、线2991(例如，源极线)及对应信号SRC1(例如，源极线信号)、选择线(例如，漏极选择线)2841、2851及2861以及对应信号SGD01、SGD11、SGD21(例如，漏极选择栅极信号)。
层面2150及2151中的每一者可包含存储器单元块，其中存储器单元块中的每一者包含存储器串。举例来说，层面2150可包含存储器单元块290，所述存储器单元块包含层面2150中的存储器单元串231到239，且层面2151可包含存储器单元块291，所述存储器单元块包含层面2151中的存储器单元串231到239。存储器单元块290可对应于图1的存储器单元块190中的一者。存储器单元块291可对应于图1的存储器单元块191中的一者。为简单起见，在图2中展示层面2150的仅一个存储器单元块290及层面2151的仅一个存储器单元块291。此外，图2展示(作为实例)包含九个存储器单元串(例如，231到239)的存储器单元块290及291中的每一者。存储器单元块290及291中的存储器单元串的数目可变化。
本文中所描述的存储器装置(例如，200)的存储器单元块(例如，290或291)是存储器单元(例如，210、211、212及213)的群组，其中可将存储器单元群组(存储器单元块)中的少于所有存储器单元(或替代地，所有存储器单元)选择为选定存储器单元，以将信息存储于所述选定存储器单元中(例如，在写入操作中)或从所述选定存储器单元读取信息(例如，在读取操作中)。然而，可不将存储器单元群组中的少于所有存储器单元(例如，仅具有所存储信息的存储器单元)选择为选定存储器单元，以从选定存储器单元擦除信息(例如，在擦除操作中)。在擦除操作中，选择(例如，自动地选择)存储器单元群组(存储器单元块)中的所有存储器单元，即使存储器单元群组中的存储器单元中的一些存储器单元可用于存储信息(例如，存储器单元群组中的存储器单元中的一些存储器单元在擦除操作之前不具有所存储信息)。因此，存储器单元块包含存储器单元，其中可在读取或写入操作期间选择少于所有存储器单元(或替代地，所有存储器单元)。然而，在擦除操作中，选择存储器单元块中的所有存储器单元(整个存储器单元块中的存储器单元)。
存储器单元块290可在层面2150内包含唯一块地址(块层级地址)。存储器单元块291可在层面2151内包含唯一块地址(块层级地址)。然而，存储器单元块290及291可包含相同块地址(相同块层级地址)。举例来说，存储器单元块290可包含块地址BK-29，所述块地址BK-29(举例来说)在层面2150的存储器单元块的块地址当中为唯一的，且存储器单元块291也可包含块地址BK-29，但所述块地址BK-29是在层面2151的存储器单元块的块地址当中为唯一的。层面2150及2151具有不同层面地址(层面层级地址)。在存储器操作(例如，读取、写入或擦除操作)期间，可基于块层级地址及层面层级地址而选择存储器单元块290及291中的仅一者或存储器单元块290及291两者。由于存储器单元块290及291可具有相同块地址，因此可在存储器操作期间基于地址信息而同时选择存储器单元块290及291。此可简化存储器装置200的行存取电路、列存取电路、行存取电路及列存取电路两者。
存储器装置200可包含不同操作模式，包含单层面模式及多层面(例如，双层面)模式。存储器装置可以单层面模式执行单层面操作且以多层面模式执行多层面(例如，双层面)操作。在特定存储器操作期间由存储器装置200接收的地址信息可经解码以确定所述特定操作模式是单层面模式(以便执行单层面操作)还是多层面模式(以便执行多层面操作)。存储器装置200可包含用以接收地址信息的地址寄存器(图2中未展示，但其可类似于图1的地址寄存器107)。对地址信息的解码(例如，由行解码器249进行解码)可提供用于单层面操作或多层面操作的信息。
在单层面操作中，可选择(例如，存取)层面2150及2151中的一者，而可不选择(例如，未选择或不存取)另一层面。举例来说，在单层面操作中，层面2150的存储器单元块290可经选择以对块290中的存储器单元进行存取及操作，而层面2151的存储器单元块291未经选择，使得可不对存储器单元块291中的存储器单元进行存取。作为实例，在单层面操作(例如，以单层面模式执行)中，如果在存储器操作(例如，读取或写入操作)期间选择存储器单元块290，那么存储器装置200可操作以在存储器单元块290的数据线2700、2710、2720与缓冲器电路220之间(例如，通过导电路径2570)建立(形成)电路路径(例如，电流路径)以对存储器单元块290的存储器单元(例如，选定存储器单元串的选定存储器单元)进行存取。在此实例中，可未选择存储器单元块291。因此，存储器装置200可在存储器单元块291的数据线2701、2711及2721与缓冲器电路221之间不建立电路路径(例如，不建立电流路径)。
在多层面操作中，可同时选择(例如，同时存取)层面2150及2151。举例来说，在多层面操作中，存储器单元块290及291可经同时选择以对存储器单元块290及291中的存储器单元进行存取及操作。作为实例，在其中选择(例如，在相同读取操作或相同写入操作中同时选择)存储器单元块290及291的多层面操作(例如，以多层面模式执行)中，存储器装置200可操作以在存储器单元块290的数据线2700、2710及2720与缓冲器电路220之间(例如，通过导电路径2570)建立电路路径(例如，电流路径)。在此实例中，存储器装置200还可在存储器单元块291的数据线2701、2711及2721与缓冲器电路221之间(例如，通过导电路径2571)建立电路路径(例如，电流路径)。
行解码器249可操作以解码地址信息(来自存储器装置200的地址寄存器)以获得经解码行地址信息。存储器装置200的特定操作可为基于经解码行地址信息的单层面操作或多层面操作。如果操作为单层面操作，那么行解码器249可操作以激活驱动器电路240及241中的仅一者(例如，以对存储器单元块290及291中的仅一者的存储器单元进行存取及操作)。如果操作为多层面操作，那么行解码器249可操作以激活驱动器电路240及241两者(例如，以对存储器单元块290及291两者的存储器单元进行存取及操作)。
存储器装置200可基于地址信息而将控制信息(例如，命令)提供到电平解码器219。此控制信息可包含用于单层面操作或多层面操作的信息。电平解码器219可解码此控制信息以便因此激活缓冲器电路220及221。举例来说，如果操作是单层面操作(例如，基于层面2150及层面2151的经解码的地址中的仅一者)，那么电平解码器219可操作以激活缓冲器电路220及221中的仅一者。如果操作是多层面操作(例如，基于层面2150及2151两者的经解码的地址)，那么电平解码器219可操作以激活缓冲器电路220及221两者。
以下描述给出单层面操作及多层面操作的不同实例。在存储器装置200的单层面操作(例如，读取、写入或擦除操作)的实例中，可选择层面2150的存储器单元块290而未选择(不选择)层面2151的存储器单元块291。因此，在此实例中，存储器装置200可不对存储器单元块291的存储器单元210、211、212及213进行操作。存储器装置200可对存储器单元块290的存储器单元210、211、212及213进行操作以将信息存储于存储器单元块290的选定存储器单元中(例如，如果操作是写入操作)，从存储器单元块290的选定存储器单元读取信息(例如，如果操作是读取操作)，或从存储器单元块290的选定存储器单元(例如，所有存储器单元)擦除信息(例如，如果操作是擦除操作)。在此实例中，行解码器249可激活驱动器电路240(例如，通过激活信号DR_LO)且可不激活驱动器电路241(例如，通过不激活信号DR_UP(例如，将信号DR_UP去激活))。因此，对层面2150的选定存储器单元串进行存取且不对层面2151的存储器单元串进行存取。电平解码器219可激活缓冲器电路220(例如，通过激活信号BL_LO)且可不激活缓冲器电路221(例如，通过不激活信号BL_UP(例如，将信号BL_UP去激活))。接着，可使用缓冲器电路220(在此实例中，经激活缓冲器电路)、导电路径2570以及数据线2700、2710及2720将信息存储于层面2150的存储器单元块290中(如果操作是写入操作)或从存储器单元块290读取信息(如果操作是读取操作)。
在单层面操作(例如，读取、写入或擦除操作)的另一实例中，可选择层面2151而未选择层面2150。因此，在此实例中，行解码器249可激活驱动器电路241(例如，通过激活信号DR_UP)且可不激活驱动器电路240(例如，通过不激活信号DR_LO(例如，将信号DR_LO去激活))。电平解码器219可激活缓冲器电路221(例如，通过激活信号BL_UP)且可将缓冲器电路220去激活(例如，通过不激活信号BL_LO(例如，将信号BL_LO去激活))。接着，可使用缓冲器电路221(在此实例中，经激活缓冲器电路)、导电路径2571以及数据线2701、2711及2721将信息存储于层面2151的存储器单元块291中(如果操作是写入操作)或从存储器单元块291读取信息(如果操作是读取操作)。
在多层面操作的实例中，可同时选择(例如，基于相同块地址在相同时间选择)层面2150及2151的存储器单元块290及291以对存储器单元块290及291的存储器单元210、211、212及213进行操作。在此实例中，存储器装置200可对存储器单元块290及291的存储器单元210、211、212及213进行存取及操作以将信息存储于存储器单元块290及291的选定存储器单元中(例如，如果操作是写入操作)，从存储器单元块290及291的选定存储器单元读取信息(例如，如果操作是读取操作)，或从存储器单元块290及291的选定存储器单元(例如，所有存储器单元)擦除信息(例如，如果操作是擦除操作)。在此实例中(例如，在读取或写入操作中)，行解码器249可激活(例如，同时激活)驱动器电路240及241(例如，通过同时激活信号DR_LO及DR_UP)。电平解码器219可激活(例如，同时激活)缓冲器电路220及221(例如，通过同时激活信号BL_LO及BL_UP(其可基于经解码的层面地址))。接着，可使用与存储器单元块290及291相关联的相应缓冲器电路(220及221)、相应导电路径(2570及2571)及相应数据线(2700、2710、2720、2701、2711及2721)将信息(例如，不同信息)同时提供到存储器单元块290及291(以存储于存储器单元块290及291中的选定存储器单元中)或从存储器单元块290及291同时读取信息。
因此，如上文所描述，存储器装置200可针对不同层面包含单独数据线(例如，针对层面2150的数据线2700、2710及2720，以及针对层面2151的数据线2701、2711及2721)、针对不同层面包含单独(例如，专用)驱动器电路(例如，分别针对层面2150及2151的驱动器电路240及241)且针对不同层面包含单独(例如，专用)缓冲器电路(例如，分别针对层面2150及2151的缓冲器电路220及221)。如上文所描述的存储器装置200的元件及操作可允许所述存储器装置具有优于一些常规存储器装置的改进。举例来说，存储器装置200的吞吐量(例如，针对读取、写入及擦除操作)可高于一些常规存储器装置的吞吐量。作为实例，与一些常规存储器装置相比，存储器装置200的吞吐量可高出两倍(翻一番)(如果存储器装置200包含两个层面(例如，2150及2151))、高出四倍(翻两番)(如果存储器装置200包含四个层面)或高出八倍(如果存储器装置200包含八个层面)。此外，与一些常规存储器装置相比，针对存储器装置200中的不同层面(例如，2150及2151)包含单独驱动器电路(例如，240及241)以及针对不同层面包含单独数据线可允许所述存储器装置具有较低电容(例如，耦合电容)及较小块大小(每一存储器单元块的较低存储容量)。
图3展示根据本文中所描述的一些实施例的包含图2的驱动器电路240及241以及图2的缓冲器电路220及221的细节的图2的存储器装置200的一部分的示意图。如图3中所展示，驱动器电路240可包含晶体管(例如，高电压驱动晶体管)T0。晶体管T0可具有晶体管栅极340(例如，共同栅极，其为晶体管T0共有的)。因此，晶体管T0可使用相同晶体管栅极(例如，晶体管栅极340)来控制(例如，在相同时间接通或在相同时间关断)。驱动器电路241可包含晶体管(例如，高电压驱动晶体管)T1。晶体管T1可具有晶体管栅极341(例如，共同栅极，其为晶体管T1共有的且不同于晶体管栅极340)。因此，晶体管T1可使用相同晶体管栅极(例如，晶体管栅极341)来控制(例如，在相同时间接通或在相同时间关断)。
存储器装置200可包含导电线350、351、352、353及354到354i，所述导电线中的每一者可载运信号(例如，不同于数据信号的电压信号)。作为实例，导电线350、351、352及353可分别载运信号(例如，电压信号)V0、V1、V2及V3。
如图3中所展示，晶体管T0中的一些(例如，四个)晶体管T0可分别耦合于导电线350、351、352及353与存取线2500、2510、2520及2530之间。晶体管T1中的一些(例如，四个)晶体管T1可分别耦合于导电线350、351、352及353与存取线2501、2511、2521及2531之间。
为简单起见，图3省略层面2150的一些元件与导电线354到354i之间的连接(导电连接)。此类连接包含导电线354到354i与层面2150的选择线(例如，源极选择线)2800、选择线(例如，漏极选择线)2840、2850及2860以及线(例如，源极线)2990之间的连接。类似地，为简单起见，图3省略层面2151的一些元件与导电线354到354i之间的连接(导电连接)。此类连接包含导电线354到354i与层面2151的选择线(例如，源极选择线)2801、选择线(例如，漏极选择线)2841、2851及2861以及线(例如，源极线)2991之间的连接。
驱动器电路240可使用晶体管T0来将信号从导电线350、351、352、353及354到354i提供(例如，驱动)到层面2150的相应元件。举例来说，驱动器电路240可使用晶体管T0中的四个晶体管T0来将信号V0、V1、V2及V3从四个对应导电线350、351、352及353分别提供到四个存取线2500、2510、2520及2530。
驱动器电路241可使用晶体管T1来将信号从导电线350、351、352、353及354到354i提供(例如，驱动)到层面2151的相应元件。举例来说，驱动器电路241可使用晶体管T1中的四个晶体管T1来将信号V0、V1、V2及V3从四个对应导电线350、351、352及353分别提供到层面2151的四个存取线2501、2511、2521及2531。
如图3中所展示，晶体管栅极340与341彼此分离。因此，驱动器电路240及241可单独地使用晶体管栅极340及341(例如，单独地激活相应信号DR_LO及DR_UP)来控制(例如，接通或关断)晶体管T0及T1。举例来说，在存储器装置200的单层面操作期间，如果选择层面2150来进行存取(以对存储器单元块290的存储器单元210、211、212及213进行操作)且不选择层面2151来进行存取，那么可激活信号DR_LO(例如，通过行解码器249)而不激活信号DR_UP(例如，将信号DR_UP去激活)。在此实例中，可接通晶体管T0而关断晶体管T1以便在存储器单元块290的存取线2500、2510、2520及2530与导电线350、351、352及353之间(例如，通过晶体管T0)建立电路路径(例如，电流路径)。此允许将信号V0、V1、V2及V3分别施加到存取线2500、2510、2520及2530(通过经接通晶体管T0)。在此实例中，存储器装置200可在存储器单元块291的存取线2501、2511、2521及2531与导电线350、351、352及353之间不建立电路路径(例如，不建立电流路径)(这是因为晶体管T1关断)。因此，在此实例中，不将信号V0、V1、V2及V3施加到存取线2501、2511、2521及2531。
在另一实例中，在存储器装置200的另一单层面操作期间，如果选择层面2151来进行存取(以对存储器单元块291的存储器单元210、211、212及213进行操作)且不选择层面2150来进行存取，那么可激活信号DR_UP(例如，通过解码器249)而不激活信号DR_LO(例如，将信号DR_LO去激活)。在此实例中，可接通晶体管T1而关断晶体管T0。此允许将信号V0、V1、V2及V3分别施加到存取线2501、2511、2521及2531(通过经接通晶体管T1)。在此实例中，不将信号V0、V1、V2及V3施加到存取线2500、2510、2520及2530，这是因为晶体管T0关断。
在存储器装置200的其中选择层面2150及2151两者来进行存取(以对存储器单元块290及291的存储器单元210、211、212及213进行操作)的实例性多层面操作中，可激活信号DR_LO及DR_UP(例如，通过解码器249)。在此实例中，接通(例如，同时接通)晶体管T0及T1。此允许分别将信号V0、V1、V2及V3施加到存取线2500、2510、2520及2530且施加到存取线2501、2511、2521及2531，这是因为晶体管T0及T1接通。
如图3中所展示，存储器装置200可包含缓冲器电路320、缓冲器电路321以及晶体管320a及321a。缓冲器电路320及晶体管320a可为图2的缓冲器电路221的一部分。缓冲器电路321及晶体管321a可为图2的缓冲器电路220的一部分。缓冲器电路320可包含晶体管(在缓冲器电路320内部)，所述晶体管可为缓冲器电路320的读出放大器的一部分(以感测从存储器单元块290的存储器单元串231、232及233的存储器单元读取的信息)且为缓冲器电路320的数据锁存器的一部分以存储(例如，暂时存储)从存储器单元块290的存储器单元串231、232及233的存储器单元读取的信息的一个位(或多个位)。类似地，缓冲器电路321可包含晶体管(在缓冲器电路321内部)，所述晶体管可为缓冲器电路321的读出放大器的一部分(以感测从存储器单元块291的存储器单元串231、232及233的存储器单元读取的信息)且为缓冲器电路321的数据锁存器的一部分以存储(例如，暂时存储)从存储器单元块291的存储器单元串231、232及233的存储器单元读取的信息的一个位(或多个位)。
如图3中所展示，数据线2700及2701可通过不同晶体管(例如，320a及321a)而耦合到相应缓冲器电路(例如，320及321)。此允许电平解码器219取决于存储器装置200的操作模式(例如，单层面或多层面模式)而选择性地激活信号BL_LO及BL_UP以便选择性地将数据线2700及2701耦合到其相应缓冲器电路320及321。
举例来说，在存储器装置200的单层面操作中，如果选择层面2150来进行存取(以对存储器单元块290的存储器单元210、211、212及213进行操作)且不选择层面2151来进行存取，那么可激活信号BL_LO(例如，通过电平解码器219)而不激活信号BL_UP(例如，将信号BL_UP去激活)。在此实例中，可接通晶体管320a而关断晶体管321a。此允许通过经接通晶体管320a而将数据线2700耦合到缓冲器电路320。接着，可使用缓冲器电路320(在此实例中，经激活缓冲器电路)将信息存储于层面2150的存储器单元块290中或从所述存储器单元块读取信息。在此实例中，数据线2701不耦合到缓冲器电路321，这是因为晶体管321a关断。
在存储器装置200的单层面操作的另一实例中，如果选择层面2151来进行存取(以对存储器单元块291的存储器单元210、211、212及213进行操作)且不选择层面2150来进行存取，那么可激活信号BL_UP(例如，通过电平解码器219)而不激活信号BL_LO(例如，将信号BL_LO去激活)。在此实例中，可接通晶体管321a而关断晶体管320a。此允许通过经接通晶体管321a而将数据线2701耦合到缓冲器电路321。接着，可使用缓冲器电路321(在此实例中，经激活缓冲器电路)将信息存储于层面2151的存储器单元块291中或从所述存储器单元块读取信息。在此实例中，数据线2700不耦合到缓冲器电路320，这是因为晶体管320a关断。
在存储器装置200的其中选择层面2150及2151两者来进行存取(以对存储器单元块290及291的存储器单元210、211、212及213进行操作)的实例性多层面操作中，可激活(例如，通过电平解码器219而同时激活)信号DR_LO及DR_UP。在此实例中，可同时接通晶体管320a及321a。此允许分别通过经接通晶体管320a及321a而将数据线2700及2701分别耦合(例如，同时耦合)到缓冲器电路320及321。接着，可使用对应缓冲器电路320及321将信息同时提供到层面2150及2151(以存储于存储器单元块290及291的相应存储器单元中)，或可使用对应缓冲器电路320及321从存储器单元块290及291同时读取信息。
如图3中所展示，数据线2700及2701可通过不同晶体管(例如，320a及321a)而耦合到相应缓冲器电路(例如，320及321)。此允许电平解码器219取决于存储器装置200的操作模式(例如，单层面或多层面模式)而选择性地激活信号BL_LO及BL_UP以便选择性地将数据线2700及2701耦合到其相应缓冲器电路320及321。
图3展示针对层面2150的数据线2700及层面2151的数据线2701的缓冲器电路(例如，320及321)及晶体管(例如，320a及321a)。然而，存储器装置200还具有针对层面2150的其它线(例如，图2中的数据线2710及2720)中的每一者及针对层面2151的其它线(例如，图2中的数据线2711及2721)中的每一者的缓冲器电路(类似于缓冲器电路320及/或321)及晶体管(类似于晶体管320a或321a)。
图3的存储器装置200的元件及操作可允许所述存储器装置具有优于一些常规存储器装置的改进(例如，较高吞吐量、较小块大小及较低电容)，如上文参考图2的描述所提及。
图4展示根据本文中所描述的一些实施例的图2的存储器装置的一部分的布局。如图4中所展示，存储器装置200可包含衬底490、形成于衬底490中的经掺杂区域410、411及412。衬底490可包含单晶体(还称为单晶)半导体材料(例如，单晶硅)。衬底490的单晶体半导体材料可包含杂质，使得衬底490可具有特定导电性类型(例如，p型)。
经掺杂区域410、411及412以及衬底490可包含不同导电性类型的材料。举例来说，衬底490可包含p型的半导体材料，且经掺杂区域410、411及412中的每一者可包含n型的半导体材料。
经掺杂区域410及412可为驱动器电路240的晶体管T0的源极及漏极，使得经掺杂区域410中的一者及经掺杂区域412中的一者可为晶体管T0中的一者的源极及漏极。经掺杂区域411及412可为驱动器电路241的晶体管T1的源极及漏极，使得经掺杂区域411中的一者及经掺杂区域412中的一者可为晶体管T1中的一者的源极及漏极。
如图4中所展示，晶体管栅极340可定位于经掺杂区域410与412之间的位置(例如，晶体管T0的晶体管沟道)上方。晶体管栅极341可定位于经掺杂区域411与412之间的位置(例如，晶体管T1的晶体管沟道)上方。晶体管栅极340及341中的每一者可具有沿x维度(其垂直于y及z维度)延伸的长度。图4中的导电线350、351、352及353中的每一者可具有沿与晶体管栅极340及341中的每一者相同的方向延伸的长度。
控制栅极2400、2410、2420及2430可形成为导电板且可具有阶梯结构。控制栅极2400、2410、2420及2430可通过相应存取线2500、2510、2520及2530而耦合到驱动器电路240的相应经掺杂区域410。控制栅极2401、2411、2421及2431可通过相应存取线2501、2511、2521及2531而耦合到驱动器电路241的相应经掺杂区域411。
为简单起见，图4将存取线2500、2510、2520、2530、2501、2511、2521及2531展示为简单线。实际上，这些存取线中的每一者相对于x、y及z维度具有长度、宽度及厚度。类似地，为简单起见，图4将经掺杂区域412与相应导电线350、351、352及353之间的导电连接展示为简单线。实际上，这些导电连接中的每一者相对于x、y及z维度具有长度、宽度及厚度。
如图4中所展示，晶体管栅极340与341在物理上彼此分离。此允许存储器装置200取决于操作模式(例如，单层面或多层面模式)而选择性地激活信号DR-LO及DR_UP以选择性地将存取线2500、2510、2520及2530(以及控制栅极2400、2410、2420及2430)以及存取线2501、2511、2521及2531(以及控制栅极2401、2411、2421及2431)耦合到相应导电线350、351、352及353(以接收对应信号V0、V1、V2及V3)，如上文参考图2及图3所描述。
图5展示根据本文中所描述的一些实施例的图2的存储器装置200的一部分的结构的侧视图。如图5中所展示，行解码器249、驱动器电路240及241、电平解码器219以及缓冲器电路220及221可定位于衬底490中(例如，形成于所述衬底中或形成于所述衬底上)。在替代结构中，行解码器249、驱动器电路240及241、电平解码器219以及缓冲器电路220及221中的一些或全部可定位于衬底490外部(例如，形成于衬底490上方，例如形成于层级521到528中的一或多者中)。因此，在替代结构中，缓冲器电路220及221的至少一部分(缓冲器电路220及221的仅一部分或整个缓冲器电路220及221)可形成于衬底490外部。
如图5中所展示，层面2150可沿z维度定位(例如，形成)于衬底490上方。层面2151可定位于层面2150上方(例如，堆叠于层面2150上方)。存储器装置200可包含介于层面2150与2151之间的电介质材料515(例如，电绝缘材料)。在层面2150及2151中的每一者中，存储器单元串231、232及233可沿垂直于z维度的x维度进行布置。数据线2700及2701中的每一者可具有沿x维度延伸的长度。
层面2150的存储器单元210、211、212及213可沿z维度分别定位于存储器装置200的不同层级521、522、523及524中。层面2151的存储器单元210、211、212及213可沿z维度分别定位于存储器装置200的不同层级525、526、527及528中。
如图5中所展示，层面2150及2151的存储器单元串231、232及233中的每一者可包含由介于相应数据线(2700或2701)与相应线(例如，源极)2990或2991之间的柱部分506、507及508形成的柱(例如，垂直于衬底490的垂直体)。所述柱可经配置以在相应数据线(2700或2701)与相应源极(线2990或2991)之间提供电流传导(例如，形成导电沟道)。柱部分506以及柱部分507及508中的每一者可包含不同导电性类型的材料。举例来说，柱部分506可包含p型的半导体材料，且柱部分507及508中的每一者可包含n型的半导体材料。半导体材料可包含多晶体硅(多晶硅)。
在层面2150中，控制栅极2400、2410、2420及2430可沿着存储器单元串231、232及233当中的相应存储器单元串的柱的柱部分506的相应分段进行定位。控制栅极2400、2410、2420及2430可在层面2150的存储器单元210、211、212及213所定位的相同层级(例如，521、522、523及524)中沿z维度进行定位。
类似地，在层面2151中，控制栅极2401、2411、2421及2431可沿着存储器单元串231、232及233当中的相应存储器单元串的柱的柱部分506的相应分段进行定位。控制栅极2401、2411、2421及2431可在层面2151的存储器单元210、211、212及213所定位的相同层级(例如，525、526、527及528)中沿z维度进行定位。控制栅极2400、2410、2420、2430、2401、2411、2421及2431中的每一者可包含导电材料(例如，经导电掺杂的多晶体硅或其它导电材料)。
层面2150及2151中的每一者可包含材料503、504及505。为简单起见，以下描述集中于层面2150中的材料503、504及505。层面2151具有材料503、504及505的类似布置。
在层面2150中，材料505可形成于对应存储器单元串(231、232或233)的柱(由柱部分506、507及508形成)与选择线(例如，源极选择线)2800之间。材料505可形成于对应存储器单元串(231、232或233)的柱(由柱部分506、507及508形成)与选择线(例如，漏极选择线)2840、2850及2860中的每一者之间。材料505可用作用于选择晶体管(例如，源极选择晶体管)261、262及263中的每一者以及选择晶体管(例如，漏极选择晶体管)264、265及266中的每一者的栅极氧化物。
层面2150中的材料503、504、505的组合可形成于对应柱的柱部分506与控制栅极2400、2410、2420、2430中的每一者之间。材料503、504、505的组合可形成层面2150的存储器单元(例如，存储器单元210、211、212或213)的结构的一部分。举例来说，材料503、504及505的组合可为层面2150及层面2151的存储器单元210、211、212及213中的每一者的TANOS(TaN、Al2O3、Si3N4、SiO2、Si)结构的一部分。在此实例中，材料503(例如，多晶硅间(interpoly)电介质)可包含能够阻挡电荷的穿隧的一或若干电荷阻挡材料(例如，电介质材料，例如TaN及Al2O)。材料504可包含电荷存储元件(例如，一或若干电荷存储材料，例如Si3N4)，所述电荷存储元件可提供电荷存储功能(例如，陷获电荷)以表示存储于存储器单元210、211、212或213中的信息的值。材料505可包含能够允许电荷(例如，电子)的穿隧的一或若干穿隧电介质材料(例如，SiO2)。作为实例，材料505可允许电子在存储器装置200的写入操作期间从柱部分506穿隧到材料504且允许电子在所述存储器装置的擦除操作期间从材料504穿隧到柱部分506。此外，在存储器装置200的擦除操作期间，材料505可允许空穴从柱部分506穿隧到部分504，从而补偿所陷获电子的重新组合。
在另一实例中，材料503、504及505的组合可为层面2150及层面2151的存储器单元210、211、212及213中的每一者的SONOS(Si、SiO2、Si3N4、SiO2、Si)结构的一部分。在又一实例中，材料503、504及505的组合可为层面2150及层面2151的存储器单元210、211、212及213中的每一者的浮动栅极结构的一部分。
如图5中所展示，数据线2700可通过(例如，直接通过)包含于导电路径2570(图2)中的一者中的导电路径5700而耦合(例如，直接耦合)到缓冲器电路220。导电路径5700可被视为数据线2700的一部分，使得导电路径5700的材料可直接接触数据线2700的材料。数据线2701可通过(例如，直接通过)包含部分570A及570B的导电路径5701而耦合(例如，直接耦合)到缓冲器电路221。导电路径5701包含于导电路径2571(图2)中的一者中。导电路径5701可被视为数据线2701的一部分，使得导电路径5701的材料可直接接触数据线2701的材料。导电路径5700及5701中的每一者可包含定位(例如，形成)于衬底490上方的导电材料(或若干导电材料)，例如经导电掺杂的多晶体硅、金属或其它导电材料。部分570A及570B在相同时间(例如，在相同沉积工艺中)或在不同时间(例如，在不同沉积工艺中)形成。
部分570A可在部分570B形成(例如，在一种工艺中形成)之前形成(例如，在另一工艺中形成)。举例来说，部分570A可在导电路径5700形成时(例如，在层面2150形成时)形成，接着部分570B可在导电路径5700及部分570A形成之后形成(例如，在层面2151形成时形成)。
如图5中所展示，导电路径5700与5701在物理上彼此分离(例如，彼此未电连接)，且数据线2700及2701分别通过导电路径5700及5701而单独地耦合到缓冲器电路220及221。因此，导电路径5700及5701不由存储器单元块290及291进行共享。此允许存储器装置200在单层面操作或多层面操作中进行操作，如上文参考图2、图3及图4所描述。
层面2150的其它数据线(2710及2720)以及层面2151的数据线(例如，2711及2721)中的每一者还包含类似于导电路径5700及5701的导电路径。举例来说，存储器装置200可包含耦合到相应数据线2710及2720的两个导电路径(类似于导电路径5700)以及耦合到相应数据线2711及2721的两个导电路径(类似于导电路径5701)。
图6展示根据本文中所描述的一些实施例的包含多个层面、具有共享存取线250、251、252及253以及单独数据线2700、2710、2720、2701、2711及2721的存储器装置600的示意图。如图6中所展示，存储器装置600可包含与图2的存储器装置200的存储器元件类似的元件。因此，为简单起见，赋予类似或相同元件相同名称标签且此处不重复对所述类似或相同元件的描述。
如图6中所展示，存储器装置600可包含行解码器649、驱动器电路643、电平解码器619、驱动器电路(例如，电平驱动器电路)629及缓冲器电路623。层面2150及2151共享存取线250、251、252及253。因此，存储器单元块290与291共享存取线250、251、252及253。存储器装置600可使用驱动器电路643来通过存取线250、251、252及253而存取层面2150及2151两者。行解码器649可产生信号DR以控制驱动器电路643。电平解码器619可产生信号BL-LO及BL_UP(以控制缓冲器电路623)以及信息(例如，信号)CTL以控制驱动器电路629。驱动器电路629可用于将信号(例如，电压信号)提供(例如，驱动)到相应选择线2800及2801以及线(例如，源极)2990及2991。
图7展示根据本文中所描述的一些实施例的包含图6的驱动器电路643及缓冲器电路623的细节的图6的存储器装置600的一部分的示意图。如图7中所展示，驱动器电路643可包含晶体管(例如，高电压驱动晶体管)T2。晶体管T2可具有晶体管栅极743(例如，共同栅极，其为驱动晶体管T2共有的)。因此，晶体管T2可使用相同晶体管栅极(例如，晶体管栅极743)来控制(例如，在相同时间接通或在相同时间关断)。
导电线350、351、352、353及354到354i(以及信号V0、V1、V2及V3)类似于上文参考图3所描述的导电线350、351、352、353及354到354i(以及信号V0、V1、V2及V3)。如图7中所展示，晶体管T2中的一些(例如，四个)晶体管T2可分别耦合于导电线350、351、352及353与存取线250、251、252及253之间。为简单起见，图7省略层面2150的一些元件与导电线354到354i之间的连接(导电连接)。此类连接包含导电线354到354i与选择线(例如，漏极选择线)2840、2850、2860、2841、2851及2861之间的连接。
驱动器电路643可使用晶体管T2来将信号从导电线350、351、352、353及354到354i提供(例如，驱动)到层面2150及2151的相应元件。举例来说，驱动器电路643可使用晶体管T2中的四个晶体管T2来将信号V0、V1、V2及V3从四个对应导电线350、351、352及353分别提供到四个存取线250、251、252及253。
在存储器装置600的存储器操作期间，当选择层面2150或层面2151来进行存取时，驱动器电路643可激活信号DR以接通晶体管T2。此允许将信号V0、V1、V2及V3分别(通过经接通晶体管T2)施加到存取线250、251、252及253。存储器装置600可对选定层面(例如，层面2150或2511)的存储器单元进行操作以将信息存储于选定层面的选定存储器单元中或从所述选定存储器单元读取信息(例如，如果操作是写入或读取操作)，或者从存储器单元块290的选定存储器单元(例如，所有存储器单元)擦除信息(例如，如果操作是擦除操作)。
如图7中所展示，存储器装置200可包含缓冲器电路723以及晶体管7330及7331。缓冲器电路723以及晶体管7330及7331可为图6的缓冲器电路623的一部分。数据线2700及2701可分别通过晶体管7330及7331而耦合到缓冲器电路723。
驱动器电路629可包含类似于晶体管T2的晶体管(例如，高电压驱动晶体管，图7中未展示)以便控制在存储器装置600的操作期间提供到选择线2800及2801以及线(例如，源极)2990及2991的信号(例如，电压信号)的值(例如，电压值)。
存储器装置600可基于在存储器装置600的存储器操作(例如，读取、写入或擦除操作)期间接收的地址信息而将控制信息(例如，命令)提供到电平解码器619。电平解码器619可解码此控制信息以便选择性地激活信号BL_LO及BL_UP以选择性地接通晶体管7330及7331。电平解码器619还可将信息CTL提供到驱动器电路629，使得驱动器电路629可控制在存储器装置600的操作期间提供到选择线2800及2801以及线2990及2991的信号的值(下文参考图8较详细地描述)。
在图7中，作为实例，如果选择层面2150的存储器单元块290且未选择(不选择)层面2151的存储器单元块291，那么行解码器649可激活驱动器电路643(例如，通过激活信号DR)以对存储器单元块290的选定存储器单元串的存储器单元210、211、212及213进行存取。电平解码器619可激活信号BL_LO(且不激活信号BL_UP)以接通晶体管7330以便将数据线2700耦合到缓冲器电路723。在此实例中，电平解码器619可不激活信号BL_UP以将晶体管7331保持断开(或关断)而接通晶体管7330，借此不将数据线2701耦合到缓冲器电路723而将数据线2700耦合到缓冲器电路723。接着，可使用缓冲器电路723将信息存储于层面2150的存储器单元块290中或从所述存储器单元块读取信息。
在图7中，作为另一实例，如果选择层面2150的存储器单元块291且未选择(不选择)层面2150的存储器单元块290，那么行解码器649可激活驱动器电路643(例如，通过激活信号DR)以对存储器单元块291的选定存储器单元串的存储器单元210、211、212及213进行存取。电平解码器619可激活信号BL_UP(且不激活信号BL_LO)以接通晶体管7331以便将数据线2701耦合到缓冲器电路723。在此实例中，电平解码器619可不激活信号BL_LO以将晶体管7330保持断开(或关断)而接通晶体管7331，借此不将数据线2700耦合到缓冲器电路723而将数据线2701耦合到缓冲器电路723。接着，可使用缓冲器电路723将信息存储于层面2151的存储器单元块291中或从所述存储器单元块读取信息。
在存取层面2150或2151的存储器单元的以上实例中，信息CTL可具有致使驱动器电路629给选择线2800及2801提供不同电压且给线2990及2991提供不同电压(例如，图8中所展示的电压)的值。层面2150及2151的一些其它信号也可具备图8中所展示的电压。
在图7中，驱动器电路629可包含类似于晶体管T2的晶体管(例如，高电压驱动晶体管，图7中未展示)以便控制在存储器装置600的操作期间施加到选择线2800及2801以及线(例如，源极)2990及2991的信号(例如，电压信号)的值(例如，电压值)。
如图7中所展示，存储器装置600可包含分别耦合到选择线(例如，源极选择线)2800及2801的导电路径7800及7801。导电路径7800及7801耦合到驱动器电路629。导电路径7800与7801彼此分离(例如，彼此未电连接)。因此，在存储器装置600的存储器操作(例如，读取、写入或擦除操作)期间，驱动器电路629可取决于层面2150及2151中的哪一者被选择而提供(例如，施加)具有带有不同值的电压(例如，如图8的图表600A中所展示)的信号SGS0及SGS1。举例来说，在存储器装置600的存储器操作期间，驱动器电路629可通过晶体管(图6中未展示)而将线2800耦合到导电线(图6中未展示)且通过另一晶体管(图6中未展示)而将线2801耦合到另一导电线(图6中未展示)。在此实例中，导电线(其通过驱动器电路629中的晶体管而耦合到线2800及2801)可具备具有不同值的电压。
如图7中所展示，存储器装置600可包含分别耦合到线(例如，源极)2990及2991的导电路径7990及7991。导电路径7990及7991耦合到驱动器电路629。导电路径7990与7991彼此分离(例如，电解耦)。因此，在存储器装置600的存储器操作(例如，读取、写入或擦除操作)期间，驱动器电路629可取决于层面2150及2151中的哪一者被选择而提供(例如，施加)具有带有不同值的电压(例如，如图8的图表600A中所展示)的信号SRC0及SRC1。举例来说，在存储器装置600的存储器操作期间，驱动器电路629可通过晶体管(图6中未展示)而将线2990耦合到导电线(图6中未展示)且通过另一晶体管(图6中未展示)而将线2991耦合到另一导电线(图6中未展示)。在此实例中，导电线(其通过驱动器电路629中的晶体管而耦合到线2990及2991)可具备具有不同值的电压。
图8是展示根据本文中所描述的一些实施例的在存储器装置600的读取、写入及擦除操作期间施加到图6及图7中的存储器装置600的一些信号的实例性电压的图表600A。为简单起见，从图8省略图6及图7中的存储器装置600的信号中的一些信号(例如，WL00、WL10、WL20、WL30、WL01、WL11、WL21及WL31)。经省略信号可具备所属领域的技术人员所已知的电压。在图8中，为简单起见，展示来自数据线2700、2710及2720)中的仅一者的信号(BL00)及来自数据线2701、2711及2721)中的仅一者的信号(BL01)。
图8中的电压Vss可具有0V的值(例如，接地电位)。电压Vcc可为存储器装置600的供应电压(图6及图7)。电压Vbl可具有取决于存储于选定存储器单元中的信息的值的值(例如，预充电电压值或所感测值)。电压Verase可具有相对高值(例如，20V)以允许擦除存储于选定存储器单元块(例如，图6中的290或291)的存储器单元中的信息。电压Vy可具有相对低值(例如，3V到5V)。在图8中，“浮动”指示其中特定导电线(或所述特定导电线上的信号)从偏置电压解耦(从直流(DC)电压源解耦)的状态(例如，“浮动状态”)情形。此解耦允许所述特定导电线(或所述特定导电线上的信号)的电压的值变化。举例来说，在图8中的读取操作中，当选择层面2150时，层面2151(未选择层面)的线2991(其载运信号SRC1)可被置于浮动状态中。在此实例中，信息CTL可具备一值以致使图7中的驱动器电路629关断耦合于线2991与用于在选择层面2151的情况下将电压提供到线2991(通过驱动器电路629)的导电线(图7中未展示)之间的晶体管(在驱动器电路629中)。
如图8中所展示，可在读取、写入或擦除操作中选择层面2150或层面2151来对存储器单元块290或291的选定存储器单元串的存储器单元210、211、212及213进行操作。然而，在擦除操作中，可选择(例如，同时选择)层面2150及层面2151两者以对存储器单元块290及291的选定存储器单元串的存储器单元210、211、212及213进行操作。
存储器装置600的元件及操作(例如，基于图表600A)可允许所述存储器装置具有优于一些常规存储器装置的改进。举例来说，可由层面2150及2151的单独数据线实现较小块大小。此外，如图8中所展示，在读取或写入操作(仅可选择层面2150及层面2151中的一者)中，未选择层面的源极上的信号(例如，SRC0或SRC1)具备电压Vss(例如，接地)且未选择层面的数据线上的信号(例如，BL00或BL01)被置于浮动状态中。此还可致使存储器装置600的未选择层面的存储器单元串的沟道(例如，类似于图5中的柱部分506、507及508中的沟道的沟道)处于浮动状态中。因此，其可帮助减小未选择层面的控制栅极(例如，控制栅极2400、2410、2420及2430或控制栅极2401、2411、2421及2431)上的电容。其还可帮助减小存储器装置600中的电力消耗。此外，在选定层面的擦除操作中，可仅在选定层面中产生栅极诱发漏极泄漏(GIDL)且未选择层面的存储器单元串的沟道处于浮动状态中(基于图表600A)。因此，未选择层面的控制栅极上的电容可减小(例如，相对小)。此可帮助减少(或消除)未选择层面中的存储器单元中的一些或所有存储器单元的软编程或擦除的发生。
图9展示根据本文中所描述的一些实施例的存储器装置900的一部分的示意图，所述存储器装置可为图6及图7的存储器装置600的变化形式。如图9中所展示，存储器装置900可包含与图7的存储器装置600的存储器元件类似的元件。因此，为简单起见，赋予类似或相同元件相同名称标签且此处不重复对所述类似或相同元件的描述。存储器装置600与900之间的差异包含图9的缓冲器电路920及921。如上文参考图7所展示及所描述，数据线2700与2701可共享缓冲器电路723。在图9中，数据线2700及2701可耦合到单独缓冲器电路920及921。
存储器装置900可以单层面模式执行单层面操作且以多层面模式执行多层面操作。存储器装置900的单层面操作可类似于上文参考图7及图8所描述的存储器装置600的操作(例如，可在读取或写入操作中选择存储器单元块290及291中的一者(非两者))。在存储器装置900的多层面操作中，可选择(例如，同时选择)存储器单元块290及291两者以对存储器单元块290及291的存储器单元210、211、212及213进行存取及操作。举例来说，在多层面操作中，可同时将信息提供到存储器单元块290及291(分别通过缓冲器电路920及921)以存储于存储器单元块290及291中的选定存储器单元中，可同时从存储器单元块290及291读取信息(通过缓冲器电路920及921)，或可同时擦除存储器单元块290及291中的信息。
存储器装置900可具有优于一些常规存储器装置的改进。此类改进包含与上文参考图6、图7及图8所描述的存储器装置600的改进类似的改进。此外，由于数据线2700及2701可耦合到单独缓冲器电路920及921，因此存储器装置900可具有比存储器装置600高(例如，为其两倍)的吞吐量。此还可允许存储器装置900具有比一些常规存储器装置高(例如，为其两倍或更高，取决于存储器装置900的层面数目)的吞吐量。
图10是展示根据本文中所描述的一些实施例的在存储器装置900的读取、写入及擦除操作期间施加到图9的存储器装置900的一些信号的实例性电压的图表900A。图表900A中的擦除操作可与图表600A(图8)中的擦除操作相同。图表900A中的针对单层面操作(例如，其中一次仅选择层面2150及2151中的一者)的读取及写入操作也可与图表600A(图8)中的读取及写入操作相同。然而，如图10的图表900A中所展示，可在读取及写入操作中选择层面2150及2151两者(例如，在多层面操作中进行选择)，其中可将相同电压提供到相应信号层面2150及2151。利用基于图表900A的电压来操作存储器装置900可允许存储器装置900具有上文所提及的改进。
对设备(例如，存储器装置100、200、600及900)及方法(例如，与存储器装置100、200、600及900相关联的操作方法，以及形成存储器装置的至少一部分的方法(例如，工艺))的图解说明打算提供对各种实施例的结构的一般理解且不打算提供对可利用本文中所描述的结构的设备的所有元件及特征的完整描述。举例来说，本文中的设备是指装置(例如，存储器装置100、200、600及900中的任一者)或包含装置(例如存储器装置100、200、600及900中的任一者)的系统(例如，计算机、蜂窝式电话或其它电子系统)。
上文参考图1到图10所描述的组件中的任一者可以若干种方式(包含经由软件进行模拟)来实施。因此，可在本文中将上文所描述的设备(例如，存储器装置100、200、600及900或这些存储器装置中的每一者的一部分，包含这些存储器装置中的控制单元，例如控制单元118(图1))全部表征为“模块(modules或module)”。此类模块可包含硬件电路、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件以及其组合，如各种实施例的特定实施方案所期望及/或如适于所述特定实施方案。举例来说，此类模块可包含于系统操作模拟封装中，例如软件电信号模拟封装、电力使用及范围模拟封装、电容-电感模拟封装、电力/热耗散模拟封装、信号发射-接收模拟封装及/或用于操作各种可能实施例或模拟其操作的软件与硬件的组合。
存储器装置100、200、600及900可包含于例如高速计算机、通信及信号处理电路、单处理器或多处理器模块、单个或多个嵌入式处理器、多核心处理器、消息信息交换机以及包含多层、多芯片模块的专用模块等设备(例如，电子电路)中。此类设备可进一步作为子组件包含于各种其它设备(例如，电子系统)内，例如电视、蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家群组，音频层3)播放器)、交通工具、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒以及其它。
上文参考图1到图10所描述的实施例包含使用以下各项的设备及方法：衬底；第一存储器单元块，其包含定位于所述衬底上方的第一存储器单元串，及耦合到所述第一存储器单元串的第一数据线；第二存储器单元块，其包含定位于所述第一存储器单元块上方的第二存储器单元串，及耦合到所述第二存储器单元串的第二数据线；第一导电路径，其定位于所述衬底上方且耦合于所述第一数据线与所述设备的缓冲器电路之间；及第二导电路径，其定位于所述衬底上方且耦合于所述第二数据线与所述缓冲器电路之间。第一导电路径及第二导电路径中无任何导电路径由第一存储器单元块与第二存储器单元块共享。描述包含额外设备及方法的其它实施例。
在详细描述及权利要求书中，由措辞“…中的至少一者”结合的物项列表可意指所列示物项的任何组合。举例来说，如果列示物项A及B，那么短语“A及B中的至少一者”可意指仅A；仅B；或A及B。在另一实例中，如果列示A、B及C，那么短语“A、B及C中的至少一者”可意指仅A；仅B；仅C；A及B(无C)；A及C(无B)；B及C(无A)；或A、B及C。物项A、B及C中的每一者可包含单个元件(例如，电路元件)或多个元件(例如，电路元件)。
以上描述及图式图解说明本发明的一些实施例以使得所属领域的技术人员能够实践本发明的实施例。其它实施例可并入结构改变、逻辑改变、电改变、过程改变及其它改变。实例仅表示可能的变化。一些实施例的部分及特征可包含于其它实施例的部分及特征中或替代其它实施例的部分及特征。在阅读并理解以上描述后，所属领域的技术人员将明了许多其它实施例。

Claims (19)

1.一种存储器设备，其包括：
衬底；
第一存储器单元块，其包含定位于所述衬底上方的第一存储器单元串，及耦合到所述第一存储器单元串的第一数据线；
第二存储器单元块，其包含定位于所述第一存储器单元块上方的第二存储器单元串，所述第一存储器单元块物理上位于所述第二存储器单元块和所述衬底之间，及耦合到所述第二存储器单元串的第二数据线，所述第一数据线物理上位于所述第二存储器单元块和所述衬底之间；
第一导电路径，其定位于所述衬底上方且耦合于所述第一数据线与所述设备的缓冲器电路之间；
第二导电路径，其定位于所述衬底上方且耦合于所述第二数据线与所述缓冲器电路之间，其中所述第一导电路径及所述第二导电路径中无任何导电路径由所述第一存储器单元块与所述第二存储器单元块共享；
耦合到所述第一存储器单元串及所述第二存储器单元串的存取线，其中所述第一存储器单元块与所述第二存储器单元块共享所述存取线；及
晶体管，所述晶体管中的每一者耦合到所述存取线中的相应存取线，其中所述晶体管包含共同栅极，
其中在所述存储器设备的第一模式中的存储器操作期间，通过所述第一导电路径建立第一电路路径，且通过所述第二导电路径建立第二电路路径，
其中在所述存储器设备的第二模式中的存储器操作期间，通过所述第一导电路径建立所述第一电路路径，且没有电路路径是通过所述第二导电路径所建立的。
2.一种存储器设备，其包括：
衬底；
第一存储器单元块，其包含定位于所述衬底上方的第一存储器单元串，及耦合到所述第一存储器单元串的第一数据线；
第二存储器单元块，其包含定位于所述第一存储器单元块上方的第二存储器单元串，所述第一存储器单元块物理上位于所述第二存储器单元块和所述衬底之间，及耦合到所述第二存储器单元串的第二数据线，所述第一数据线物理上位于所述第二存储器单元块和所述衬底之间；
第一导电路径，其定位于所述衬底上方且耦合于所述第一数据线与所述设备的缓冲器电路之间；及
第二导电路径，其定位于所述衬底上方且耦合于所述第二数据线与所述缓冲器电路之间，其中所述第一导电路径及所述第二导电路径中无任何导电路径由所述第一存储器单元块与所述第二存储器单元块共享，
其中所述缓冲器电路包含：
第一缓冲器电路；
第一晶体管，其耦合于所述第一缓冲器电路与所述第一导电路径中的一者之间；
第二缓冲器电路；及
第二晶体管，其耦合于所述第二缓冲器电路与所述第二导电路径中的一者之间，
其中在所述存储器设备的第一模式中的存储器操作期间，通过接通所述第一晶体管来建立第一电路路径，且通过接通所述第二晶体管来建立第二电路路径，
其中在所述存储器设备的第二模式中的存储器操作期间，通过接通所述第一晶体管来建立所述第一电路路径，且通过关断所述第二晶体管，从而没有电路路径建立。
3.一种存储器设备，其包括：
衬底；
第一存储器单元块，其包含定位于所述衬底上方的第一存储器单元串，及耦合到所述第一存储器单元串的第一数据线；
第二存储器单元块，其包含定位于所述第一存储器单元块上方的第二存储器单元串，所述第一存储器单元块物理上位于所述第二存储器单元块和所述衬底之间，及耦合到所述第二存储器单元串的第二数据线，所述第一数据线物理上位于所述第二存储器单元块和所述衬底之间；
第一导电路径，其定位于所述衬底上方且耦合于所述第一数据线与所述设备的缓冲器电路之间；及
第二导电路径，其定位于所述衬底上方且耦合于所述第二数据线与所述缓冲器电路之间，其中所述第一导电路径及所述第二导电路径中无任何导电路径由所述第一存储器单元块与所述第二存储器单元块共享，其中所述缓冲器电路包含：
缓冲器电路；
第一晶体管，其耦合于所述缓冲器电路与所述第一导电路径中的一者之间；及
第二晶体管，其耦合于所述缓冲器电路与所述第二导电路径中的一者之间，
其中在所述存储器设备的第一模式中的存储器操作期间，通过接通所述第一晶体管来建立第一电路路径，且通过接通所述第二晶体管来建立第二电路路径，
其中在所述存储器设备的第二模式中的存储器操作期间，通过接通所述第一晶体管来建立所述第一电路路径，且通过关断所述第二晶体管，从而没有电路路径建立。
4.一种存储器设备，其包括：
衬底；
第一存储器单元块，其包含定位于所述衬底上方的第一存储器单元串，及耦合到所述第一存储器单元串的第一数据线；
第二存储器单元块，其包含定位于所述第一存储器单元块上方的第二存储器单元串，及耦合到所述第二存储器单元串的第二数据线；
第一导电路径，其定位于所述衬底上方且耦合于所述第一数据线与所述设备的缓冲器电路之间；
第二导电路径，其定位于所述衬底上方且耦合于所述第二数据线与所述缓冲器电路之间，其中所述第一导电路径及所述第二导电路径中无任何导电路径由所述第一存储器单元块与所述第二存储器单元块共享；
第一源极选择线，其耦合到所述第一存储器单元串中的每一者，所述第一源极选择线用于控制第一选择晶体管，所述第一选择晶体管中的每一者沿着所述第一存储器单元串的柱中的相应柱的一段进行定位；
第二源极选择线，其耦合到所述第二存储器单元串中的每一者，所述第二源极选择线用于控制第二选择晶体管，所述第二选择晶体管中的每一者沿着所述第二存储器单元串的柱中的相应柱的一段进行定位；
第一额外导电路径，其耦合到所述第一源极选择线及驱动器电路；及
第二额外导电路径，其耦合到所述第二源极选择线及所述驱动器电路，其中所述第一额外导电路径与所述第二额外导电路径分离，
其中在所述存储器设备的第一模式中的存储器操作期间，通过所述第一导电路径建立第一电路路径，且通过所述第二导电路径建立第二电路路径，
其中在所述存储器设备的第二模式中的存储器操作期间，通过所述第一导电路径建立所述第一电路路径，且没有电路路径是通过所述第二导电路径所建立的。
5.一种存储器设备，其包括：
衬底；
第一存储器单元块，其包含定位于所述衬底上方的第一存储器单元串，及耦合到所述第一存储器单元串的第一数据线；
第二存储器单元块，其包含定位于所述第一存储器单元块上方的第二存储器单元串，及耦合到所述第二存储器单元串的第二数据线；
第一导电路径，其定位于所述衬底上方且耦合于所述第一数据线与所述设备的缓冲器电路之间；
第二导电路径，其定位于所述衬底上方且耦合于所述第二数据线与所述缓冲器电路之间，其中所述第一导电路径及所述第二导电路径中无任何导电路径由所述第一存储器单元块与所述第二存储器单元块共享；
第一导电线，其接触所述第一存储器单元串中的每一者的柱；
第二导电线，其接触所述第二存储器单元串中的每一者的柱；
第一额外导电路径，其耦合到所述第一导电线及驱动器电路；及
第二额外导电路径，其耦合到所述第二导电线及所述驱动器电路，其中所述第一额外导电路径与所述第二额外导电路径分离，
其中在所述存储器设备的第一模式中的存储器操作期间，通过所述第一导电路径建立第一电路路径，且通过所述第二导电路径建立第二电路路径，
其中在所述存储器设备的第二模式中的存储器操作期间，通过所述第一导电路径建立所述第一电路路径，且没有电路路径是通过所述第二导电路径所建立的。
6.一种存储器设备，其包括：
衬底；
第一存储器单元块，其包含定位于所述衬底上方的第一存储器单元串，及耦合到所述第一存储器单元串的第一数据线；
第二存储器单元块，其包含定位于所述第一存储器单元块上方的第二存储器单元串，及耦合到所述第二存储器单元串的第二数据线；
第一导电路径，其定位于所述衬底上方且耦合于所述第一数据线与所述设备的缓冲器电路之间；
第二导电路径，其定位于所述衬底上方且耦合于所述第二数据线与所述缓冲器电路之间，其中所述第一导电路径及所述第二导电路径中无任何导电路径由所述第一存储器单元块与所述第二存储器单元块共享；
存储器单元串的第一层面，其定位于所述衬底上方，存储器单元串的所述第一层面物理上位于所述设备的存储器装置的第一部分中，存储器单元串的所述第一层面包含物理上位于所述存储器装置的所述第一部分中的第一多个存储器单元块，其中所述第一存储器单元块包含于所述第一多个存储器单元块中；及
存储器单元串的第二层面，其定位于存储器单元串的所述第一层面上方，存储器单元串的所述第二层面物理上位于所述设备的存储器装置的第二部分中，存储器单元串的所述第二层面包含物理上位于所述存储器装置的所述第二部分中的第二多个存储器单元块，其中所述第二存储器单元块包含于所述第二多个存储器单元块中，
其中在所述存储器设备的第一模式中的存储器操作期间，通过所述第一导电路径建立第一电路路径，且通过所述第二导电路径建立第二电路路径，
其中在所述存储器设备的第二模式中的存储器操作期间，通过所述第一导电路径建立所述第一电路路径，且没有电路路径是通过所述第二导电路径所建立的。
7.一种存储器设备，其包括：
存储器单元串的层面，其包含定位于衬底上方的第一存储器单元串的第一层面及定位于第一存储器单元串的所述第一层面上方的第二存储器单元串的第二层面，存储器单元串的所述第一层面物理上位于所述设备的存储器装置的第一部分中，存储器单元串的所述第二层面物理上位于所述存储器装置的第二部分中，所述存储器装置的所述第一部分物理上位于所述存储器装置的所述第二部分和所述衬底之间；
存取线，其耦合到存储器单元串的所述层面；
数据线，其耦合到存储器单元串的所述层面，其中存储器单元串的所述层面中无任何存储器单元串的层面与存储器单元串的所述层面中的存储器单元串的另一层面共享所述存取线中的存取线，且存储器单元串的所述层面中无任何存储器单元串的层面与存储器单元串的所述层面中的存储器单元串的另一层面共享所述数据线中的数据线；
第一晶体管，所述第一晶体管中的每一者耦合到所述存取线当中的第一存取线中的相应存取线；
第二晶体管，所述第二晶体管中的每一者耦合到所述存取线当中的第二存取线中的相应存取线，其中所述第一晶体管包含第一共同栅极，且所述第二晶体管包含不同于所述第一共同栅极的第二共同栅极；及
解码器，所述解码器用以在所述设备的存储器操作期间同时接通所述第一晶体管及所述第二晶体管，
其中在所述存储器设备的第一模式中的存储器操作期间，在第一存储器单元串的所述第一层面的第一数据线与所述衬底中的电路之间建立第一电路路径，且在第二存储器单元串的所述第二层面的第二数据线与所述电路之间建立第二电路路径，
其中在所述存储器设备的第二模式中的存储器操作期间，在第一存储器单元串的所述第一层面的所述第一数据线与所述电路之间建立所述第一电路路径，且在第二存储器单元串的所述第二层面的所述第二数据线与所述电路之间不建立第二电路路径。
8.一种存储器设备，其包括：
存储器单元串的层面，其包含定位于衬底上方的第一存储器单元串的第一层面及定位于第一存储器单元串的所述第一层面上方的第二存储器单元串的第二层面；
存取线，其耦合到存储器单元串的所述层面；
数据线，其耦合到存储器单元串的所述层面，其中存储器单元串的所述层面中无任何存储器单元串的层面与存储器单元串的所述层面中的存储器单元串的另一层面共享所述存取线中的存取线，且存储器单元串的所述层面中无任何存储器单元串的层面与存储器单元串的所述层面中的存储器单元串的另一层面共享所述数据线中的数据线；
第一晶体管，所述第一晶体管中的每一者耦合到所述存取线当中的第一存取线中的相应存取线；
第二晶体管，所述第二晶体管中的每一者耦合到所述存取线当中的第二存取线中的相应存取线，其中所述第一晶体管包含第一共同栅极，且所述第二晶体管包含不同于所述第一共同栅极的第二共同栅极；及
解码器，所述解码器用以在所述设备的存储器操作期间接通所述第一晶体管，且在所述存储器操作期间接通所述第一晶体管的同时关断所述第二晶体管，
其中在所述存储器设备的第一模式中的存储器操作期间，在第一存储器单元串的所述第一层面的第一数据线与所述衬底中的电路之间建立第一电路路径，且在第二存储器单元串的所述第二层面的第二数据线与所述电路之间建立第二电路路径，
其中在所述存储器设备的第二模式中的存储器操作期间，在第一存储器单元串的所述第一层面的所述第一数据线与所述电路之间建立所述第一电路路径，且在第二存储器单元串的所述第二层面的所述第二数据线与所述电路之间不建立第二电路路径。
9.一种存储器设备，其包括：
存储器单元串的层面，其包含定位于衬底上方的第一存储器单元串的第一层面及定位于第一存储器单元串的所述第一层面上方的第二存储器单元串的第二层面，存储器单元串的所述第一层面物理上位于所述设备的存储器装置的第一部分中，存储器单元串的所述第二层面物理上位于所述存储器装置的第二部分中，所述存储器装置的所述第一部分物理上位于所述存储器装置的所述第二部分和所述衬底之间；
存取线，其耦合到存储器单元串的所述层面；及
数据线，其耦合到存储器单元串的所述层面，其中存储器单元串的所述层面中无任何存储器单元串的层面与存储器单元串的所述层面中的存储器单元串的另一层面共享所述存取线中的存取线，且存储器单元串的所述层面中无任何存储器单元串的层面与存储器单元串的所述层面中的存储器单元串的另一层面共享所述数据线中的数据线；
第一导电路径，其定位于衬底上方且耦合到所述数据线当中的第一数据线；
第二导电路径，其定位于所述衬底上方且耦合到所述数据线当中的第二数据线，其中所述第一导电路径与所述第二导电路径分离；
解码器，所述解码器经配置以：
在所述设备的第一模式中的存储器操作期间，同时将所述第一导电路径及所述第二导电路径耦合到所述衬底中的电路，以及
在所述设备的第二模式中的存储器操作期间，将所述第一导电路径耦合到所述电路且不将所述第二导电路径耦合到所述电路。
10.一种操作存储器装置的方法，所述方法包括：
在存储器装置的存储器操作期间存取所述存储器装置的第一存储器单元块及第二存储器单元块中的至少一者的存储器单元，所述第一存储器单元块定位于所述存储器装置的衬底上方，所述第二存储器单元块定位于所述第一存储器单元块上方；
在所述存储器操作期间在所述第一存储器单元块的第一数据线与所述衬底中的电路之间建立第一电路路径；
在第一时间，以第一模式操作所述存储器装置，包含在建立所述第一电路路径的同时在所述第二存储器单元块的第二数据线与所述电路之间建立第二电路路径；及
在第二时间，以第二模式操作所述存储器装置，包含在所述第二数据线与所述电路之间不建立电路路径。
11.根据权利要求10所述的方法，其中建立所述第一电路路径包含接通耦合于所述第一数据线中的一者与所述电路的第一缓冲器电路之间的第一晶体管，且在所述第二数据线与所述电路之间不建立电路路径包含在接通所述第一晶体管的同时关断耦合于所述第二数据线中的一者与所述电路的第二缓冲器电路之间的第二晶体管。
12.根据权利要求10所述的方法，其中建立所述第一电路路径及建立所述第二电路路径包含同时接通第一晶体管及第二晶体管，所述第一晶体管耦合于所述第一数据线中的一者与所述电路的第一缓冲器电路之间，且所述第二晶体管耦合于所述第二数据线中的一者与所述电路的第二缓冲器电路之间。
13.根据权利要求10所述的方法，其中存取所述存储器单元包含：
在所述第一存储器单元块的第一存取线与所述存储器单元装置的导电线之间建立电路路径；及
在产生所述第一存取线与所述导电线之间的所述电路路径的同时在所述第二存储器单元块的第二存取线与所述导电线之间不建立电路路径。
14.根据权利要求10所述的方法，其进一步包括：
在以所述第二模式进行的所述存储器操作期间将具有第一值的第一电压施加到所述第一存储器单元块的源极选择线；及
在以所述第二模式进行的所述存储器操作期间将具有第二值的第二电压施加到所述第二存储器单元块的源极选择线，其中第一值不同于所述第二值。
15.根据权利要求14所述的方法，其中所述第一值大于零，且所述第二值包含接地电位。
16.根据权利要求10所述的方法，其进一步包括：
在以所述第二模式进行的所述存储器操作期间将所述第二存储器单元块的源极选择线置于浮动状态中。
17.根据权利要求10所述的方法，其进一步包括：
在以所述第二模式进行的所述存储器操作期间将电压施加到所述第一存储器单元块的源极；及
在以所述第二模式进行的所述存储器操作期间将所述第二存储器单元块的源极置于浮动状态中。
18.根据权利要求17所述的方法，其中如果所述存储器操作是读取操作，那么所述电压包含接地电位。
19.根据权利要求17所述的方法，其中如果所述存储器操作是写入操作，那么所述电压具有大于零的值。
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