JP2022181756A - 半導体記憶装置 - Google Patents
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Abstract
Description
前記第1の接続手段のトランジスタと前記第2の接続手段のトランジスタとは同一の大きさを有する。ある態様では、半導体記憶装置はさらに、前記メモリセルアレイのワード線を選択するワード線選択手段と、前記メモリセルアレイのグローバルビット線を選択するビット線選択手段と、前記ワード線選択手段および前記ビット線選択手段によって選択されたメモリセルへの読み書きを行う読み書き制御手段とを含む。
[読出し動作]
外部端子から読出しコマンドよびアドレスが入力されると、ワード線デコーダ140は、行アドレスに従いワード線を選択し、セクタ/ゲート選択回路130は、行アドレスに基づきセクタまたはエントリーゲート110Cを選択し、選択したセクタのLBL選択ゲート110Dの選択信号線SEL0~SEL3またはエントリーゲート110Cの選択信号線SEL0~SEL3を駆動し、かつ列アドレスに従いソースSLを選択する。Yデコーダ150は、列アドレスに従いグローバルビット線を選択する。セクタ/ゲート選択回路130は、NOR型アレイ110Aへのアクセスが行われる期間中、エントリーゲート110Cを非選択とし(選択信号線SEL0~SEL3は全てLレベル)、抵抗変化型アレイ110BをNOR型アレイ110Aから切り離す。
読み書き制御部170は、NOR型アレイ110AのメモリセルMaにデータ「0」を書き込む場合には、選択ワード線WL02に書込み電圧を印加し、選択されたグローバルビット線GBL0に書込み電圧を印加し、選択されたソース線SL01にGNDを印加する。一方、抵抗変化型アレイ110BのメモリセルMbにデータ「0」を書き込む場合には、選択ワード線WLQ2に書込み電圧を印加してアクセストランジスタをオンさせ、選択されたグローバルビット線GBL0に書込み電圧を印加し、選択されたソース線SL01にGNDを印加する。
NOR型アレイ110Aのセクタの消去を行う場合、当該セクタの全てのワード線が選択され、選択したワード線にGNDに印加される。また、セクタ/ゲート選択回路130は、選択されたLBL選択ゲート110DのトランジスタQ0~Q3を全てオフにし、ローカルビット線LBL0~LBL3をフローティング状態にし、選択したセクタ内の全てのソース線に消去電圧を印加する。これにより、セクタ内の全てのメモリセルのゲートとソース領域間に高電圧が印加され、メモリセル内の電子がソース側に抜け、メモリセルの閾値が下がり、データが「1」となる。
110:メモリセルアレイ
110A:NOR型アレイ(第1のメモリセルアレイ)
110B:抵抗変化型アレイ(第2のメモリセルアレイ)
110C:エントリーゲート
110D:セクタ選択ゲート
120:アドレスバッファ
130:ゲート選択回路
140:ワード線デコーダ
150:Yデコーダ
160:入出力回路
170:読み書き制御部
Claims (8)
- 同一基板上に、抵抗変化型メモリ構造を有する第1のメモリセルアレイと、NOR型フラッシュメモリ構造を有する第2のメモリセルアレイとが形成されたメモリセルアレイを含み、
第1のメモリセルアレイまたは第2のメモリセルアレイをアクセス可能な半導体記憶装置。 - 前記メモリセルアレイの列方向に延在する複数のグローバルビット線が形成され、当該複数のグローバルビット線は、第1および第2のメモリセルアレイによって共有され、
第1のメモリセルアレイと第2のメモリセルアレイとの境界に、グローバルビット線を選択的に第1のメモリセルアレイに接続する第1の接続手段が形成される、請求項1に記載の半導体記憶装置。 - 前記第1の接続手段は、第2のメモリセルアレイがアクセスされるとき、第1のメモリセルアレイをグローバルビット線から切り離し、第1のメモリセルアレイがアクセスされるとき、第1のメモリセルアレイをグローバルビット線に接続する、請求項2に記載の半導体記憶装置。
- 第2のメモリセルアレイは、列方向に複数のセクタを含み、各セクタは、当該セクタを選択的にグローバルビット線に接続にする第2の接続手段を含む、請求項1ないし3いずれか1つに記載の半導体記憶装置。
- 半導体記憶装置はさらに、アドレス情報に基づきセクタを選択するセクタ選択手段を含み、
前記第2の接続手段は、前記セクタ選択手段によって選択されたセクタをグローバルビット線に接続し、選択されていないセクタをグローバルビット線から切断する、請求項4に記載の半導体記憶装置。 - 前記第1の接続手段は、1つのグローバルビット線を第1のピッチを有する複数のローカルビット線に分割し、前記第2の接続手段は、1つのグローバルビット線を第1のピッチの半分のピッチを有する複数のローカルビット線に分割する、請求項4または5に記載の半導体記憶装置。
- 前記第1の接続手段は、1つのグローバルビット線とS本の犠牲ローカルビット線との間に並列に接続されたS個のトランジスタを含み、かつ隣接する犠牲ローカルビット線を短絡することでS/2本のローカルビット線を形成し、
前記第2の接続手段は、1つのグローバルビット線とS本のローカルビット線との間に並列に接続されたS個のトランジスタを含み、
前記第1の接続手段のトランジスタと前記第2の接続手段のトランジスタとは同一の大きさを有する、請求項6に記載の半導体記憶装置。 - 半導体記憶装置はさらに、前記メモリセルアレイのワード線を選択するワード線選択手段と、
前記メモリセルアレイのグローバルビット線を選択するビット線選択手段と、
前記ワード線選択手段および前記ビット線選択手段によって選択されたメモリセルへの読み書きを行う読み書き制御手段と、
を含む請求項1ないし7いずれか1つに記載の半導体記憶装置。
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