JP2022143283A - 半導体記憶装置 - Google Patents

Abstract

【課題】従来よりも小型化することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置２は、データを記憶するメモリセルアレイ１１０と、周辺回路ＰＥＲと、を備える。周辺回路ＰＥＲは、抵抗部Ｒ１と容量部Ｃ１とが互いに接続されたＲＣ回路５０を含む。抵抗部Ｒ１は、下側導電体８１１と、上側導電体８２１と、下側導電体８１１から上方側に向かって伸びており、下側導電体８１１と上側導電体８２１との間を繋いでいるコンタクト８３１と、上側導電体８２１から下方側に向かって伸びており、下側導電体８１１には繋がっていないコンタクト８３２と、を有する。上下方向に沿って見た場合においては、コンタクト８３１及びコンタクト８３２が、容量部Ｃ１が形成されている範囲の内側に配置されている。【選択図】図６

Description

本発明の実施形態は、半導体記憶装置に関する。

例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、データを記憶するメモリアレイの他に、例えばトランジスタやＲＣ回路等を含む周辺回路を備えている。近年では、メモリセルアレイの直下となる位置、すなわち、メモリセルアレイと半導体基板との間となる位置に、周辺回路の一部又は全部を配置した構成の半導体記憶装置も提案されている。

特開２０２０－０４７６４４号公報

半導体記憶装置の小型化のために、ＲＣ回路の小型化が求められている。

開示された実施形態によれば、従来よりも小型化することが可能な半導体記憶装置が提供される。

実施形態に係る半導体記憶装置は、データを記憶するメモリセルアレイと、少なくとも一部がメモリセルアレイよりも下方側となる位置に配置された周辺回路と、を備える。周辺回路は、抵抗部と容量部とが互いに接続されたＲＣ回路を含む。抵抗部は、下側導電体と、下側導電体よりも上方側に配置された上側導電体と、下側導電体から上方側に向かって伸びており、下側導電体と上側導電体との間を繋いでいる第１コンタクトと、上側導電体から下方側に向かって伸びており、下側導電体には繋がっていない第２コンタクトと、を有する。この半導体記憶装置を上下方向に沿って見た場合においては、第１コンタクト及び第２コンタクトが、容量部が形成されている範囲の内側に配置されている。

図１は、第１実施形態に係るメモリシステムの構成例を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、メモリセルアレイの構成を示す等価回路図である。 図４は、メモリセルアレイの構成を示す断面図である。 図５は、ＲＣ回路の構成を示す等価回路図である。 図６は、ＲＣ回路の構成を示す図である。 図７は、図６のＡ－Ａ断面を含む、半導体記憶装置の構成を模式的に示す図である。 図８は、比較例に係る半導体記憶装置のＲＣ回路の構成を示す図である。 図９は、図８のＩＸ－ＩＸ断面を示す図である。 図１０は、第２実施形態に係る半導体記憶装置が備える、ＲＣ回路の構成を示す図である。 図１１は、第３実施形態に係る半導体記憶装置が備える、ＲＣ回路の構成を示す図である。 図１２は、第４実施形態に係る半導体記憶装置が備える、ＲＣ回路の構成を示す図である。 図１３は、第５実施形態に係る半導体記憶装置が備える、保護回路の構成を示す等価回路図である。 図１４は、第５実施形態に係る半導体記憶装置が備える、保護回路の構成を示す図である。 図１５は、比較例に係る半導体記憶装置が備える、保護回路の構成を示す図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

第１実施形態について説明する。本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。尚、半導体記憶装置２は、図１のメモリシステムにおいて実際には複数設けられているのであるが、図１においてはそのうちの１つのみが図示されている。半導体記憶装置２の具体的な構成については後に説明する。このメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。

メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号である。シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）半導体記憶装置２に送信されるコマンド、アドレス又はデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジで不揮発性メモリ２に送信されるコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを指示する。メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。

リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。より具体的には、シングルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。また、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。より具体的には、ダブルデータレートモードにおいて、信号ＤＱＳの立ち下がりエッジ及び立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号ＤＱＳは、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジに基づいて生成され、不揮発性メモリ２からデータとしての信号ＤＱ＜７：０＞とともに出力される。

メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。

ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。

半導体記憶装置２の構成について説明する。図２に示されるように、半導体記憶装置２は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。

メモリセルアレイ１１０は、データを記憶する部分である。図３には、メモリセルアレイ１１０の構成が等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。

図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。

尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。

メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。

つまり、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式や、１つのメモリセルトランジスタＭＴに１ビットデータを記憶させるＳＬＣ方式等を採用してもよい。

１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合は、「ページ」と称される。図３では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。

本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。

図４には、メモリセルアレイ１１０の構成が、模式的な断面図として示されている。同図に示されるように、メモリセルアレイ１１０では、導電体層３２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層３２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図３のソース線ＳＬに該当するものである。

導電体層３２０の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、不図示の絶縁層が配置されている。

メモリセルアレイ１１０には複数のメモリホール３３４が形成されている。メモリホール３３４は、上記の配線層３３３，３３２，３３１、及びこれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層３２０に達する穴である。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びゲート絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホール３３４の内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、ゲート絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。

メモリホール３３４の内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホール３３４の内側に形成された柱状体のそれぞれは、図３を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。柱状体の内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。

導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。

図４に示される構成と同様の構成が、図４の紙面の奥行き方向に沿って複数配列されている。図４の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。

図２に戻って説明を続ける。センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。センスアンプ１２０の動作は、後述のシーケンサ４１により制御される。

ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。ロウデコーダ１３０の動作はシーケンサ４１により制御される。

入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０との間で送受信する。

ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。

シーケンサ４１は、メモリコントローラ１から入出力回路２１及びロジック制御回路２２へと入力された制御信号に基づいて、メモリセルアレイ１１０を含む各部の動作を制御する。

レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。レジスタ４２には、書き込み動作や読み出し動作、及び消去動作等を指示するコマンドが保持される。当該コマンドは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。

また、レジスタ４２は、上記のコマンドに対応するアドレスも保持される。当該アドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。

更に、レジスタ４２は、半導体記憶装置２の動作状態を示すステータス情報も保持する。ステータス情報は、メモリセルアレイ１１０等の動作状態に応じて、シーケンサ４１によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。

電圧生成回路４３は、メモリセルアレイ１１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、それぞれのワード線ＷＬに印加される電圧や、それぞれのビット線ＢＬに印加される電圧等が含まれる。電圧生成回路４３の動作はシーケンサ４１によって制御される。

電圧生成回路４３は、保護回路４４を含んでいる。保護回路４４は、外部から入力される静電気等のサージ電圧から、半導体記憶装置２を保護するために設けられた回路である。

入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。

ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。

電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。

電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。

メモリセルアレイ１１０へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧（ＶＰＧＭ）が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路４３の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において半導体記憶装置２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、半導体記憶装置２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、半導体記憶装置２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。

後の説明で用いる図７に示されるように、本実施形態に係る半導体記憶装置２では、メモリセルアレイ１１０の下方側、すなわち、メモリセルアレイ１１０と半導体基板３００との間となる位置に、周辺回路ＰＥＲが設けられている。周辺回路ＰＥＲは、メモリセルアレイ１１０におけるデータの書き込み動作や読み出し操作、及び消去動作等を実現するために設けられた回路である。図２に示されるセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等は、周辺回路ＰＥＲの一部となっている。周辺回路ＰＥＲは、各種のトランジスタＴＲやＲＣ回路５０等を含んでいる。

ＲＣ回路５０は、図５に示されるように、互いに接続された抵抗部Ｒ１と容量部Ｃ１を含む。このようなＲＣ回路５０は、例えば、ローパスフィルタとして機能し、特定のノードに減衰特性を持たせるために用いられる。抵抗部Ｒ１は、電気抵抗が特定の値となるように構成された回路要素であり、容量部Ｃ１は、静電容量が特定の値となるように構成された回路要素である。図５の例では、抵抗部Ｒ１と容量部Ｃ１とが互いに直列に接続されており、容量部Ｃ１のうち抵抗部Ｒ１とは反対側の部分が接地されている。

図６には、本実施形態におけるＲＣ回路５０が上面視で描かれている。図７には、図６におけるＡ－Ａ断面と、その近傍の構成が模式的に示されている。図７に示されるように、ＲＣ回路５０は、半導体基板３００の上面側において、メモリセルアレイ１１０と異なる領域に配置されている。

図７に示されるように、半導体基板３００と導電体層３２０（ソース線ＳＬ）との間は離間しており、両者の間に周辺回路ＰＥＲの一部が配置されている。周辺回路ＰＥＲは、半導体基板３００の上面に形成されたトランジスタＴＲと、複数の導電体９１１～９１５を含んでいる。導電体９１１～９１５は、例えば金属のような導体により形成された配線層である。導電体９１１～９１５は、複数の高さ位置に分布するよう形成されており、コンタクト９２０～９２３を介して互いに電気的に接続されている。コンタクト９２０～９２３は、不図示の絶縁層を上下方向に貫くようにコンタクトホールを形成した後、当該コンタクトホールの内側に例えばタングステン等の導電体材料を充填することにより形成されたものである。後述のコンタクト７１、７２、８３０、９２４等も同様である。

導電体９１１～９１５は、メモリセルアレイ１１０よりも下方側に配置された配線層である。このため、これらの導電体９１１～９１５のことを総じて、以下では「下層側配線層」とも称する。

下層側配線層の一部である導電体９１５は、コンタクト９２４を介して、導電体９１６に対し電気的に接続されている。導電体９１６は、例えば、ビット線ＢＬとして機能する配線層である。なお、導電体９１６は、導電体９１１～９１５と同様に、例えば金属のような導電体により形成された配線層であってもよい。導電体９１６の高さ位置は、メモリセルアレイ１１０の上端若しくはこれよりも高い位置であれば、図７の例とは異なる位置であってもよい。導電体９１６は、メモリセルアレイ１１０よりも上層の部分を引き回されており、例えば電源入力用端子群３３のいずれかに接続されている。

導電体９１６は、後に説明する導電体８４１、８４２等と共に、メモリセルアレイ１１０よりも上方側に配置された配線層である。このため、これらの導電体９１６、８４１、８４２等のことを総じて、以下では「上層側配線層」とも称する。

尚、図７においては、上下方向に沿ったメモリセルアレイ１１０の範囲が矢印ＡＲ１で示されている。当該範囲の上端１１０Ｕは、例えば、配線層３３１（セレクトゲート線ＳＧＤ）の下面の位置である。当該範囲の下端１１０Ｌは、例えば、導電体層３２０（ソース線ＳＬ）の上面の位置である。

先に述べた下層側配線層は、メモリセルアレイ１１０の下端１１０Ｌよりも更に下方側に形成された層である。上層側配線層は、メモリセルアレイ１１０の上端１１０Ｕよりも更に上方側に形成された層である。従って、コンタクト９２４は、少なくとも、メモリセルアレイ１１０の下端１１０Ｌから上端１１０Ｕまでの高さの範囲に亘って伸びるように形成されている、ということができる。

ＲＣ回路５０の構成について説明する。図７に示されるように、ＲＣ回路５０は、半導体基板３００の上面において、メモリセルアレイ１１０と異なる領域に形成されている。ＲＣ回路５０は、周辺回路ＰＥＲの一部として構成されている。ＲＣ回路５０の一部は、下側配線層よりも上方側となる高さ位置まで伸びている。

図６及び図７に示されるように、ＲＣ回路５０の一部である容量部Ｃ１は、第１電極６１と、第２電極６２と、を有している。第１電極６１及び第２電極６２は、互いに対向するように上下に配置された一対の電極である。図６に示されるように、第１電極６１及び第２電極６２は、いずれも、上面視で矩形となっている。

第２電極６２は、半導体基板３００の表面に形成されたＮ型拡散層である。第２電極６２は、複数のコンタクト７１を介して、第３電極６３に対して電気的に接続されている。第３電極６３は、下側配線層を構成する複数の配線層の一つとして形成された配線である。第３電極６３は、不図示の部分において例えば接地されている。

第１電極６１は、第２電極６２の直上となる位置に形成されている。第１電極６１は、第２電極６２よりも一回り小さい形状に形成されている。図６のような上面視において、第１電極６１は、その全体が第２電極６２に包含される範囲に形成されている。第１電極６１は、例えばポリシリコンにより形成されている。

ＲＣ回路５０の一部である抵抗部Ｒ１は、本実施形態では２つの下側導電体８１０（８１１、８１２）と、２つの上側導電体８２０（８２１、８２２）と、４つのコンタクト８３０（８３１～８３４）と、を有している。これらはいずれも、例えば金属のような導電性を有する材料により形成されている。下側導電体８１０及び上側導電体８２０は、例えば導電体９１１～９１５と同じ材料により形成される。このような材料としては、例えば銅又はアルミを用いることができる。コンタクト８３０は、例えばコンタクト９２４と同じ材料により形成される。このような材料としては、例えばタングステンを用いることができる。

２つの下側導電体８１０は、いずれも、メモリセルアレイ１１０の下端１１０Ｌよりも下方側となる位置に配置されており、下側配線層の一部として形成されている。このうち、下側導電体８１１は、複数のコンタクト７２を介して、容量部Ｃ１の第１電極６１に対して電気的に接続されている。

もう１つの下側導電体８１０である下側導電体８１２は、下側導電体８１１と同じ高さ位置であり、且つ、上面視において下側導電体８１１と離間した位置に配置されている。

２つの上側導電体８２０は、いずれも、メモリセルアレイ１１０の上端１１０Ｕよりも上方側となる位置に配置されており、上側配線層の一部として形成されている。上側配線層には、上側導電体８２０よりも更に上側に配置された導電体８４１、８４２が含まれる。導電体８４１、８４２は、例えば図示しないコンタクトを介して上側導電体８２０と接続されるとともに、図示しないコンタクトを介して電源入力用端子群３３のいずれかに接続されている。尚、図７の例では、上側導電体８２０が、上側配線層のうち最も下方側となる位置であって、且つビット線ＢＬと同じ高さとなる位置に配置されている。ただし、上側導電体８２０の位置は、これとは異なる位置であってもよい。

２つの上側導電体８２０のうち、上側導電体８２１は、コンタクト８３１を介して下側導電体８１１に対し電気的に接続されており、且つ、コンタクト８３２を介して下側導電体８１２に対し電気的に接続されている。コンタクト８３１、８３２を含むコンタクト８３０は、いずれも、先に述べたコンタクト９２４と同様に、上下方向に沿って伸びるように形成された導電体である。

もう１つの上側導電体８２０である上側導電体８２２は、上側導電体８２１と同じ高さ位置であり、且つ、上面視において上側導電体８２１と離間した位置に配置されている。上側導電体８２２は、コンタクト８３３を介して下側導電体８１２に対し電気的に接続されており、且つ、コンタクト８３４を介して導電体８１４に対し電気的に接続されている。導電体８１４は、下側配線層を構成する複数の配線層の一つとして形成された配線であって、例えば、下側導電体８１０と同じ高さ位置に配置されている。導電体８１４は、例えば、コンタクト８３０、上側導電体８２０、導電体８４１、８４２および図示しないコンタクトを介して、電源入力用端子群３３のいずれかに接続されている。

以上のように、容量部Ｃ１に繋がる下側導電体８１１と、他の回路要素に繋がる導電体８１４との間は、電気的に直列に接続される複数のコンタクト８３０（８３１～８３４）によって電気的に接続されている。

図７に示されるように、複数のコンタクト８３０はいずれも、下側配線層から上側配線層に至るまで、上下方向に沿って細長く伸びている。このため、コンタクト８３０のそれぞれの電気抵抗は、下側導電体８１０や上側導電体８２０の電気抵抗に比べると大きくなっている。その結果、抵抗部Ｒ１の電気抵抗は、電気的に直列に接続されるコンタクト８３０全体の電気抵抗に概ね等しくなっている。このように、本実施形態では、抵抗部Ｒ１における電気抵抗を確保するための構成要素として、それぞれのコンタクト８３０が設けられている。

本実施形態では、図６のように上下方向に沿って見た場合において、抵抗部Ｒ１の全体、すなわち、下側導電体８１１、８１２、上側導電体８２１、８２２、及びコンタクト８３１～８３４の全体が、容量部Ｃ１が形成されている範囲の内側となる範囲に配置されている。ここでいう「容量部Ｃ１が形成されている範囲」とは、具体的には、第１電極６１及び第２電極６２のうちの広い方（本実施形態では第２電極６２）が形成されている範囲のことである。

図８には、比較例に係るＲＣ回路５０の構成が、図６と同様の視点で描かれている。図９には、図８のＩＸ－ＩＸ断面が示されている。

比較例に係るＲＣ回路５０も、本実施形態と同様に、抵抗部Ｒ１と容量部Ｃ１とを互いに接続することで構成されている。比較例における容量部Ｃ１の構成は、第３電極６３やコンタクト７１を含めて、本実施形態における容量部Ｃ１の構成と同じである。一方、比較例における抵抗部Ｒ１の構成は、本実施形態における抵抗部Ｒ１の構成とは異なっている。

比較例における抵抗部Ｒ１は、導電体６４と、複数の抵抗層６５と、複数の接続配線６６と、複数のコンタクト７３と、を有している。このうち、導電体６４、６６及びコンタクト７３は、例えば金属のような導電性を有する材料により形成されている。抵抗層６５は、導電体６４等よりも電気抵抗の高い材料により形成されている。より具体的には、例えば、トランジスタＴｒのゲートとして機能するポリシリコンと同じ材料により形成されている。

導電体６４は、本実施形態における下側導電体８１１と同様に、複数のコンタクト７２を介して、容量部Ｃ１の第１電極６１に対し電気的に接続されている。導電体６４は、その一部が、上面視において容量部Ｃ１よりも外側となる位置まで伸びている。当該部分の先端は、コンタクト７３を介して、抵抗層６５に対し電気的に接続されている。

抵抗層６５は、先に述べたように、導電体６４よりも高い電気抵抗を有する材料により形成された層である。このような材料としては、例えばポリシリコンが用いられる。抵抗層６５は、直線状に伸びるような形状を有している。複数の抵抗層６５は例えば互いに平行となるように配置されている。また、複数の抵抗層６５は、その長手方向に対し垂直な方向に沿って並ぶように、互いに間隔を空けて配置されている。それぞれの抵抗層６５の高さ位置は、導電体６４よりも僅かに下方側の位置となっている。

複数の接続配線６６は、導電体６４と同じ高さの位置に配置されている。接続配線６６は、直線状に伸びるような形状を有している。接続配線６６の長手方向は、抵抗層６５の長手方向に対し垂直である。それぞれの接続配線６６の端部は、コンタクト７３を介して、抵抗層６５の端部に対し電気的に接続されている。図８に示されるように、複数の抵抗層６５及び接続配線６６は、これらが交互に並んだ状態で直列に接続されており、その端部となる位置に配置された抵抗層６５が、先に述べた導電体６４に接続されている。

比較例に係る抵抗部Ｒ１の電気抵抗は、電気的に直列に接続される抵抗層６５全体の電気抵抗に概ね等しくなっている。このように、比較例では、抵抗部Ｒ１における電気抵抗を確保するための構成要素として、それぞれの抵抗層６５が設けられている。

以上のように、この比較例においては、抵抗部Ｒ１における電気抵抗を確保するための構成要素である複数の抵抗層６５が、半導体基板３００の表面に沿って伸びるように形成されており、且つ、上面視において容量部Ｃ１が形成されている範囲の外側となる位置に配置されている。その結果、抵抗部Ｒ１と容量部Ｃ１とが、半導体基板３００の表面に沿って並ぶように配置されている。このため、この比較例の構成においては、ＲＣ回路５０が比較的広い面積を占めてしまう。半導体記憶装置２を小型化するという観点においては、ＲＣ回路５０の面積がこのように広くなってしまうことは好ましくない。そこで、本実施形態では、ＲＣ回路５０のうち特に抵抗部Ｒ１の構成を工夫することにより、ＲＣ回路５０を狭い範囲に収めることとしている。

図６及び図７を参照しながら説明したように、本実施形態に係る半導体記憶装置２のＲＣ回路５０では、抵抗部Ｒ１が、下側導電体８１１と、下側導電体８１１よりも上方側に配置された上側導電体８２１と、下側導電体８１１から上方側に向かって伸びており、下側導電体８１１と上側導電体８２１との間を繋いでいるコンタクト８３１と、上側導電体８２１から下方側に向かって伸びており、下側導電体８１１には繋がっていないコンタクト８３２と、を有している。コンタクト８３１は本実施形態における「第１コンタクト」に該当し、コンタクト８３２は本実施形態における「第２コンタクト」に該当する。本実施形態におけるＲＣ回路５０は、上記以外の各構成要素をも含む全体が、上下方向に沿って見た場合において、容量部Ｃ１が形成されている範囲の内側に配置されている。

このような構成においては、ＲＣ回路５０が形成されている範囲を、図８に示されるような従来の範囲よりも狭い範囲内に収めることができる。これにより、半導体記憶装置２の全体のサイズを、従来よりも小型化することが可能となる。

尚、上記のような効果を奏するにあたっては、抵抗部Ｒ１は、その全体を容量部Ｃ１が形成されている範囲の内側に配置するのが最も効果的である。しかしながら、このような態様に替えて、抵抗部Ｒ１の全体ではなく一部のみを、容量部Ｃ１が形成されている範囲の内側に配置することとしてもよい。具体的には、いずれか１つの上側導電体８２０に繋がる一対のコンタクト８３０（つまり、第１コンタクト及び第２コンタクト）が、上面視において、容量部Ｃ１が形成されている範囲の内側に少なくとも配置されていれば、上記のような小型化の効果を奏することができる。

図７においては、上下方向に沿ってコンタクト８３０が伸びている範囲が矢印ＡＲ２で示されている。当該範囲の上端８３０Ｕは、例えば、上側導電体８２０の下面の位置である。当該範囲の下端８３０Ｌは、下側導電体８１０の上面の位置である。本実施形態では、矢印ＡＲ２で示されるコンタクト８３０の範囲が、矢印ＡＲ１で示されるメモリセルアレイ１１０の範囲全体を包含するような高さの範囲となっている。つまり、本実施形態におけるコンタクト８３１（第１コンタクト）及びコンタクト８３２（第２コンタクト）は、コンタクト９２４と同様に、メモリセルアレイ１１０の下端から上端までの高さの範囲に亘って伸びている。

このような構成においては、半導体記憶装置２を製造する際に、コンタクト９２４の形成と同時に且つ同じ方法を用いることにより、ＲＣ回路５０の一部であるコンタクト８３０を形成することができる。また、抵抗体として用いられる各コンタクト８３０の長さが確保されるので、各コンタクト８３０の電気抵抗を十分に大きくすることができる。

尚、コンタクト８３０の上端８３０Ｕの位置は、メモリセルアレイ１１０の上端１１０Ｕと同じ高さの位置か、当該位置よりも更に高い位置であればよい。また、コンタクト８３０の下端８３０Ｌの位置は、メモリセルアレイ１１０の下端１１０Ｌと同じ高さの位置か、当該位置よりも更に低い位置であればよい。例えば、コンタクト８３０は上側導電体８２０の下面に相当する高さから、導電体９１１、９１５に相当する高さ位置に形成される導電体を介して、下側導電体８１０の上面に相当する高さに達するように構成されていてもよい。

図６を参照しながら説明したように、本実施形態の抵抗部Ｒ１は、２つの下側導電体８１０（８１１、８１２）と、２つの上側導電体８２０（８２１、８２２）と、４つのコンタクト８３０（８３１～８３４）と、を有している。抵抗部Ｒ１が有する各構成要素の数は、これとは異なっていてもよい。いずれの場合であっても、上面視において、容量部Ｃ１が形成されている範囲の内側に、第１コンタクト及び第２コンタクトを含む抵抗部Ｒ１の一部が少なくとも配置されていればよい。抵抗体であるコンタクト８３０の数は、ＲＣ回路５０に要求される減衰性能等に応じて、抵抗部Ｒ１の電気抵抗が適切な値となるように、適宜設定すればよい。

また、コンタクト８３０の材料も、実現すべき抵抗部Ｒ１の電気抵抗に応じて、適宜選択することとすればよい。例えば、比較的高い電気抵抗を有するポリシリコン等を材料として、それぞれのコンタクト８３０を形成してもよい。

第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

図１０には、本実施形態に係るＲＣ回路５０の構成が、図６と同様の視点で描かれている。図１０に示されるように、本実施形態では、ＲＣ回路５０の抵抗部Ｒ１は、３つの上側導電体８２０（８２１、８２２、８２３）を有している。このうち、２つの上側導電体８２１、８２２は、互いに並列に並んだ状態で、下側導電体８１１と下側導電体８１２との間を、コンタクト８３０を介して電気的に接続している。また、もう１つの上側導電体８２３は、下側導電体８１２と導電体８１４との間を、コンタクト８３０を介して電気的に接続している。その結果、本実施形態では、抵抗部Ｒ１の抵抗体である複数のコンタクト８３０が、一部においては互いに直列に接続されており、一部においては互いに並列に接続されている。複数のコンタクト８３０の接続態様において、直列接続と並列接続とを混在させることで、抵抗部Ｒ１の全体の抵抗値を適宜調整することができる。このような構成においても、第１実施形態で説明したものと同様の効果を奏する。

第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

図１１には、本実施形態に係るＲＣ回路５０の構成が、図６と同様の視点で描かれている。図１１に示されるように、本実施形態では、複数のコンタクト８３０が、上面視において３列×５行の格子状に並ぶように配置されている。本実施形態では、上側導電体８２０が計７つ設けられており、上記のように格子状に並ぶ１５本のコンタクト８３０は、７つの上側導電体８２０のいずれかに対して下方側から接続されている。

複数の上側導電体８２０のうち、符号「８２０Ａ」が付されているものには、一対ではなく単一のコンタクト８３０のみが接続されている。このように１本のコンタクト８３０のみが接続されている上側導電体８２０のことを、以下では「上側導電体８２０Ａ」とも称する。また、上側導電体８２０Ａに繋がっているコンタクト８３０のことを、以下では「コンタクト８３０Ａ」とも称する。上側導電体８２０Ａ及びコンタクト８３０Ａは、抵抗部Ｒ１のうち、電流が流れる経路を構成していない。つまり、これらは抵抗部Ｒ１の電気抵抗に寄与していない。

以上のように、本実施形態の抵抗部Ｒ１では、第１実施形態と同様の第１コンタクト及び第２コンタクトを含む複数のコンタクト８３０が、上下方向に沿って見た場合において格子状に並ぶように配置されている。このような構成においては、上面視における比較的広い範囲において、複数のコンタクト８３０が一様に分布するように配置されることとなる。換言すれば、本実施形態の構成は、場所によるコンタクト８３０の配置密度のばらつきが、第１実施形態等に比べて抑制された構成となっている。このような構成を採用することで、ＲＣ回路５０を含む半導体記憶装置２を、比較的容易に製造することが可能となる。

また、本実施形態では上記のように、複数のコンタクト８３０の中には、その上端部が、共通の上側導電体８２０を介して他のコンタクト８３０に接続されていないもの（つまりコンタクト８３０Ａ）が含まれている。換言すれば、複数のコンタクト８３０のうち少なくとも１つ（コンタクト８３０Ａ）は、その上端部が他のいずれのコンタクト８３０の上端部にも接続されていない。このようなコンタクト８３０Ａや、これに繋がる上側導電体８２０Ａを残しながらも、コンタクト８３０の全体を格子状に配置することで、例えば半導体記憶装置２の設計時等において、コンタクト８３０の接続態様を容易に調整することが可能となる。

第４実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

図１２には、本実施形態に係るＲＣ回路５０の構成が、図６と同様の視点で描かれている。図１２に示されるように、本実施形態では、ＲＣ回路５０の抵抗部Ｒ１が、３つの下側導電体８１０（８１１、８１２、８１３）を有しており、これらの間がコンタクト８３０及び上側導電体８２０を介して電気的に直列接続されている。

本実施形態では、第３電極６３の一部が、抵抗部Ｒ１がある方向（図１２の例では右方向）に向かって伸びている。図１２においては、このように伸びている部分に符号「６３Ａ」が付してある。当該部分は、それぞれの下側導電体８１０と同じ高さ位置において、下側導電体８１０に近接する位置まで伸びている。符号「６３Ａ」が付してある部分のことを、以下では「延在部６３Ａ」とも称する。

延在部６３Ａの直上となる位置には、上側導電体８２０Ｂが配置されている。上側導電体８２０Ｂは、上側導電体８２０と同じ高さ位置に配置された導電体であり、例えば金属のような導電性を有する材料により形成されている。上側導電体８２０Ｂは、上側導電体８２０に対し近接する位置に配置されている。それぞれの上側導電体８２０Ｂと、その直下にある延在部６３Ａとの間は、コンタクト８３０によって電気的に接続されている。

図１２においては、延在部６３Ａを含む第３電極６３と、これに繋がる上側導電体８２０Ｂの全体に対し、ハッチングが施してある。このようにハッチングが施された部分は、抵抗部Ｒ１の構成部材である上側導電体８２０や下側導電体８１０に対して近接しているので、両者の間には寄生の容量成分が生じている。また、ハッチングが施された部分と、その周囲に設けられた複数のコンタクト１３０との間にも寄生の容量成分が生じている。その結果、ＲＣ回路５０の全体における静電容量の値が、第１実施形態等に比べて増加している。

このような構成においては、上記のような寄生の容量成分を生じさせることによって容量を確保できるので、容量部Ｃ１が有する第１電極６１や第２電極６２を小さくすることができる。これにより、ＲＣ回路５０を更に小型化することが可能となる。

第５実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。

本実施形態に係るＲＣ回路は、図２に示される保護回路４４の一部として構成されている。保護回路４４は、静電気等のサージ電圧による破損を防止するための回路であって、例えば「ＥＳＤ保護回路」等と称されるものである。図１３には、保護回路４４の構成が等価回路図として示されている。同図に示されるように、保護回路４４は、電源線ＶＤＤと接地線ＧＮＤとの間に設けられており、抵抗部Ｒ１、Ｒ２、Ｒ３と、容量部Ｃ１、Ｃ２、Ｃ３と、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、ＭＯＳトランジスタＭ１と、ダイオードＤ１と、を有している。

抵抗部Ｒ１は、電源線ＶＤＤとノードＮ１との間を繋いでいる。容量部Ｃ１は、ノードＮ１と接地線ＧＮＤとの間を繋いでいる。ノードＮ１は、インバータＩＮＶ１の入力端子に繋がっている。インバータＩＮＶ１は、入力信号を反転して出力する論理反転回路である。後に説明するインバータＩＮＶ２、ＩＮＶ３も同様である。

インバータＩＮＶ１の出力端子はノードＮ２となっている。抵抗部Ｒ２は、ノードＮ２とノードＮ３との間を繋いでいる。容量部Ｃ２は、ノードＮ３と接地線ＧＮＤとの間を繋いでいる。ノードＮ３は、インバータＩＮＶ２の入力端子に繋がっている。

インバータＩＮＶ２の出力端子はノードＮ４となっている。抵抗部Ｒ３は、ノードＮ４とノードＮ５との間を繋いでいる。容量部Ｃ３は、ノードＮ５と接地線ＧＮＤとの間を繋いでいる。ノードＮ５は、インバータＩＮＶ３の入力端子に繋がっている。

インバータＩＮＶ３の出力端子は、ＭＯＳトランジスタＭ１のゲートに繋がっている。ＭＯＳトランジスタＭ１のドレインは電源線ＶＤＤに繋がっており、ＭＯＳトランジスタＭ１のソースは接地線ＧＮＤに繋がっている。ダイオードＤ１は、そのアノードが接地線ＧＮＤに繋がっており、カソードが電源線ＶＤＤに繋がっている。

このような構成の保護回路４４では、電源線ＶＤＤの電位が接地線ＧＮＤの電位よりも高くなっている通常時においては、ＭＯＳトランジスタＭ１がオフ状態となり、電源線ＶＤＤと接地線ＧＮＤとの間で電流は流れない。一方、例えば電源線ＶＤＤと接地線ＧＮＤとが互いに同電位となっている状態から、例えば静電気等によって電源線ＶＤＤの電位が急激に上昇すると、当該時点からしばらくの間はＭＯＳトランジスタＭ１がオン状態に維持されて、電源線ＶＤＤから接地線ＧＮＤへと電流が流れる。これにより、電源線ＶＤＤの電位が上昇し過ぎて、周辺回路ＰＥＲの構成要素が破損してしまうことが防止される。また、その後はＭＯＳトランジスタＭ１がオフ状態に戻り、電源線ＶＤＤの電位が適切な値に保たれる。

図１４には、保護回路４４の構成が上面視で模式的に描かれている。同図に示されるように、保護回路４４は、上面視において互いに隣り合う４つの領域４４１、４４２、４４３、４４４を有している。領域４４１は、容量部Ｃ１、Ｃ２、Ｃ３が配置されている領域である。領域４４２は、ＭＯＳトランジスタＭ１が配置されている領域である。領域４４３は、ダイオードＤ１が配置されている領域である。領域４４４は、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３が配置されている領域である。

図１４に示されるように、保護回路４４が有する抵抗部Ｒ１、Ｒ２、Ｒ３は、いずれも、領域４４１、４４２、４４３、４４４の直上となる位置であり、且つ、上面視においてこれらの領域全体の内側に配置されている。抵抗部Ｒ１、Ｒ２、Ｒ３のそれぞれは、複数の下側導電体８１０と、複数の上側導電体８２０とが、コンタクト８３０を介して全体が直列となるように電気的に接続されている。尚、図１３のノードＮ１は、下側導電体８１０と同じ高さ位置において形成された導電体層であって、領域４４１から領域４４４まで至る範囲において引き回されている。図１４においては、このようなノードＮ１が模式的な直線として表されている。図１３のノードＮ２、Ｎ３、Ｎ４、Ｎ５についてもこれと同様に、図１４においては模式的な直線として表されている。

図１５には、図１３に示される保護回路４４の各要素を、従来と同様の方法で配置した場合における構成が、本実施形態の比較例として示されている。図１５に示されるように、この比較例では、上面視において領域４４１と隣り合う位置に、領域４４０を更に有している。領域４４０は、抵抗部Ｒ１、Ｒ２、Ｒ３が配置されている領域である。領域４４０は、抵抗部Ｒ１が配置されている領域４４０Ａと、抵抗部Ｒ２、Ｒ３が配置されている領域４４０Ｂと、を有している。領域４４０Ａ及び領域４４０Ｂは、上面視において互いに隣り合う位置に配置されている。

この比較例では、図８に示される例と同様に、抵抗部の全体が、上面視において容量部が形成されている範囲の外側に形成されている。また、比較例の抵抗部では、不図示の抵抗体が半導体基板３００の表面に沿って伸びており、且つ当該表面に沿って並ぶように複数配置されている。このため、領域４４１、４４２、４４３、４４４とは別に、抵抗部Ｒ１、Ｒ２、Ｒ３を配置するための領域４４０が必要となっている。その結果、上面視における保護回路４４の面積が比較的大きくなっている。

これに対し、本実施形態の構成では、図１４を参照しながら説明したように、抵抗部Ｒ１、Ｒ２、Ｒ３が、領域４４１、４４２、４４３、４４４の直上となる位置であり、且つ、上面視においてこれらの領域全体の内側に配置されている。つまり、上下方向に沿って見た場合においては、抵抗部Ｒ１、Ｒ２、Ｒ３の全体が、保護回路４４が形成されている範囲の内側に配置されている。このような構成とすることで、図１５に示されるような領域４４０を設ける必要を無くし、保護回路４４を従来に比べて小型化することが可能となっている。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

２：半導体記憶装置、ＰＥＲ：周辺回路、４４：保護回路、５０：ＲＣ回路、Ｒ１：抵抗部、Ｃ１：容量部、６１：第１電極、６２：第２電極、６３：第３電極、１１０：メモリセルアレイ、８１０，８１１：下側導電体、８２０，８２１：上側導電体、８３０，８３１，８３２：コンタクト。

Claims (7)

1. データを記憶するメモリセルアレイと、
   少なくとも一部が前記メモリセルアレイよりも下方側となる位置に配置された周辺回路と、を備え、
   前記周辺回路は、抵抗部と容量部とが互いに接続されたＲＣ回路を含み、
   前記抵抗部は、
   下側導電体と、
   前記下側導電体よりも上方側に配置された上側導電体と、
   前記下側導電体から上方側に向かって伸びており、前記下側導電体と前記上側導電体との間を繋いでいる第１コンタクトと、
   前記上側導電体から下方側に向かって伸びており、前記下側導電体には繋がっていない第２コンタクトと、を有し、
   上下方向に沿って見た場合において、前記第１コンタクト及び前記第２コンタクトが、前記容量部が形成されている範囲の内側に配置されている、半導体記憶装置。
2. 前記第１コンタクト及び前記第２コンタクトは、少なくとも、前記メモリセルアレイの下端から上端までの高さの範囲に亘って伸びるように形成されている、請求項１に記載の半導体記憶装置。
3. 前記第１コンタクト及び前記第２コンタクトを含む複数のコンタクトが、上下方向に沿って見た場合において格子状に並ぶように配置されている、請求項１又は２に記載の半導体記憶装置。
4. 複数の前記コンタクトのうち少なくとも１つは、その上端部が他のいずれの前記コンタクトの上端部にも接続されていない、請求項３に記載の半導体記憶装置。
5. 上下方向に沿って見た場合において、前記抵抗部の全体が、前記容量部が形成されている範囲の内側に配置されている、請求項１乃至４のいずれか１項に記載の半導体記憶装置。
6. 前記周辺回路は、静電気による破損を防止するための保護回路を含み、
   前記ＲＣ回路は、前記保護回路の一部として構成されており、
   上下方向に沿って見た場合において、前記抵抗部は、その全体が、前記保護回路が形成されている範囲の内側に配置されている、請求項１乃至４のいずれか１項に記載の半導体記憶装置。
7. 前記容量部は、前記抵抗部に接続されている第１電極と、前記第１電極と対向して配置されている第２電極と、を有しており、
   前記第２電極に接続された第３電極の一部が、前記下側導電体と近接する位置まで伸びている、請求項１乃至６のいずれか１項に記載の半導体記憶装置。

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