JP6442070B2 - 消去デバイアスを用いてメモリを動作させる装置、及び方法 - Google Patents

消去デバイアスを用いてメモリを動作させる装置、及び方法 Download PDF

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Description

本発明は、一般的にメモリに関し、特に１以上の実施形態において消去デバイアス（ｄｅ−ｂｉａｓ）を用いてメモリを動作させる装置、及び方法に関する。
メモリデバイスは、一般に、コンピュータ又は他の電子デバイス内の、内部、半導体、集積回路デバイスとして提供される。ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びフラッシュメモリを含む多くの異なるタイプのメモリがある。
フラッシュメモリは、幅広い電子用途向けの、広く用いられる不揮発性メモリの源となった。フラッシュメモリは、一般的に、高記憶密度、高信頼性、及び低電力消費を可能にする１トランジスタメモリセルを使用する。電荷蓄積構造（例えば、浮遊ゲート又は電荷トラップ）のプログラミング（しばしば書き込みと呼ばれる）又は他の物理現象（例えば、相変化又は分極）による、メモリセルの閾値電圧（Ｖｔ）の変化は、各メモリセルのデータ状態（例えば、データ値）を決定する。フラッシュメモリ及び他の不揮発性メモリの一般的な用途としては、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気製品、車両、無線デバイス、携帯電話、及びリムーバブルメモリモジュールがあり、不揮発性メモリの用途は拡大し続けている。
ＮＡＮＤフラッシュメモリは、一般的な種類のフラッシュメモリデバイスで、論理形式が求められ、この論理形式において基本メモリセル構成が配置される。一般的に、ＮＡＮＤフラッシュメモリ用のメモリセルのアレイは、ワード線などのアクセス線を形成するため、アレイの行の各メモリセルの制御ゲートが互いに接続されるように構成される。アレイの列は、例えばソース選択トランジスタとドレイン選択トランジスタなど、一対の選択トランジスタ間が互いに直列に接続されたメモリセルのストリング（しばしばＮＡＮＤストリングと呼ばれる）を含む。各ソース選択トランジスタは、ソース線に接続され、各ドレイン選択トランジスタは、列ビット線などのデータ線に接続される。「列」は、ローカルビット線などのローカルデータ線に共通に接続されるメモリセルのグループを指す。これは、特定の方向又は線形関係を必要とせず、代わりにメモリセルとデータ線との間の論理関係を指す。
高容量メモリに対する要求を満たすために、設計者は、記憶密度（例えば、集積回路ダイの所与の領域内のメモリセルの数）を高くするために努力を続ける。記憶密度を増やす１つの方法は、例えば、しばしば３次元メモリアレイと呼ばれる積み重ねられたメモリアレイを形成することである。積み重ねられたメモリアレイを有するこのようなメモリの動作は、単一のレベルに形成されるメモリアレイにおいて発生しない課題を提示し得る。
一実施形態による、電子システムの一部としてのプロセッサと通信するメモリの簡略化されたブロック図である。 図１を参照して説明した種類のメモリに使用可能な、メモリセルのアレイの一部の概略図である。 図１を参照して説明した種類のメモリに使用可能な、メモリセルのアレイの一部の別の概略図である。 図１を参照して説明した種類のメモリに使用可能な、メモリセルのアレイの一部の別の概略図である。 背景技術としてのメモリセルのアレイの一部の断面図である。 実施形態において使用するメモリセルのアレイの一部の断面図である。 実施形態において使用するメモリセルのアレイの一部の別の断面図である。 実施形態において使用するメモリセルのアレイの一部の、簡略化した断面図である。 実施形態において使用するＮＡＮＤストリングの一部の、簡略化した断面図である。 実施形態において使用するＮＡＮＤストリングの一部の、簡略化した断面図である。 実施形態において使用するＮＡＮＤストリングの一部の、簡略化した断面図である。 実施形態において使用するＮＡＮＤストリングの一部の、簡略化した断面図である。 実施形態による消去デバイアスの説明に用いるための、直列接続されたメモリセルのストリングの概念図である。 一実施形態によるメモリを動作させる方法のフローチャートである。 一実施形態によるメモリを動作させる方法のフローチャートである。 一実施形態によるメモリを動作させる方法のフローチャートである。 一実施形態によるメモリを動作させる方法のフローチャートである。
以下の詳細な説明では、本明細書の一部を形成し、特定の実施形態を図で示す添付図面を参照する。図面において、同様の参照番号は、いくつかの図を通して実質的に同様の構成要素を示す。本発明の範囲から逸脱することなく、他の実施形態を用いることができ、構造的、論理的、及び電気的な変更を行うことができる。従って、以下の詳細な説明は、限定的な意味で解釈されるべきではない。
図１は、一実施形態による電子システムの形態における第３の装置の一部としてのプロセッサ１３０の形態における第２の装置と通信するメモリ（例えば、メモリデバイス）１００の形態の第１の装置の、簡略化されたブロック図である。電子システムのいくつかの例には、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気製品、車両、無線装置、携帯電話、リムーバブルメモリモジュールなどが含まれる。プロセッサ１３０、例えば、メモリデバイス１００の外部のコントローラは、メモリコントローラ又は他の外部ホストデバイスであってもよい。
メモリデバイス１００は、行及び列に論理的に配置されたメモリセルのアレイ１０４を含む。論理行のメモリセルは、通常、同一のアクセス線（一般的にワード線と呼ばれる）に接続され、論理列のメモリセルは、通常、同一のデータ線（一般的にビット線と呼ばれる）に選択的に接続される。単一のアクセス線は、メモリセルの複数の論理行に関係付けられてもよく、単一のデータ線は、複数の論理列に関係付けられてもよい。メモリセルのアレイ１０４の少なくとも一部のメモリセル（図１には示されていない）は、直列に接続されたメモリセルのストリングに配置される。
行デコード回路１０８及び列デコード回路１１０は、アドレス信号をデコードするために設けられる。アドレス信号は、メモリセルのアレイ１０４へのアクセスのため、受信され、デコードされる。メモリデバイス１００は、また、メモリデバイス１００へのコマンド、アドレス及びデータの入力、並びにメモリデバイス１００からのデータ及びステータス情報の出力を管理するための、入出力（Ｉ／Ｏ）制御回路１１２を含む。アドレスレジスタ１１４は、Ｉ／Ｏ制御回路１１２及び行デコード回路１０８及び列デコード回路１１０と通信して、デコード前にアドレス信号をラッチする。コマンドレジスタ１２４は、入力コマンドをラッチするため、Ｉ／Ｏ制御回路１１２及び制御ロジック１１６と通信する。
内部コントローラ（例えば、制御ロジック１１６）などのコントローラは、コマンドに応じてメモリセルのアレイ１０４へのアクセスを制御し、外部プロセッサ１３０のステータス情報を生成する。すなわち、制御ロジック１１６は、本明細書に記載される実施形態に従い、アクセス動作（例えば、消去動作）を実行するよう構成される。制御ロジック１１６は、行デコード回路１０８及び列デコード回路１１０と通信して、アドレスに応じて行デコード回路１０８及び列デコード回路１１０を制御する。
制御ロジック１１６は、また、キャッシュレジスタ１１８及びデータレジスタ１２０と通信する。キャッシュレジスタ１１８は、メモリセルアレイ１０４が、それぞれ他のデータの書き込み又は読み出しのため使用されている間、データを一時的に記憶するために、制御ロジック１１６の指示に従い、入力又は出力のいずれかのデータをラッチする。プログラミング動作中（例えば書き込み動作と呼ばれることが多い）、データは、メモリセルのアレイ１０４への転送のために、キャッシュレジスタ１１８からデータレジスタ１２０に渡される。それから新たなデータが、Ｉ／Ｏ制御回路１１２からキャッシュレジスタ１１８においてラッチされる。読み出し動作の間、データはキャッシュレジスタ１１８からＩ／Ｏ制御回路１１２に渡され、外部プロセッサ１３０に出力される。それから新たなデータが、データレジスタ１２０からキャッシュレジスタ１１８に渡される。ステータスレジスタ１２２は、Ｉ／Ｏ制御回路１１２及び制御ロジック１１６と通信し、プロセッサ１３０に出力するためのステータス情報をラッチする。
メモリデバイス１００は、制御リンク１３２を介し、プロセッサ１３０から、制御ロジック１１６において制御信号を受信する。制御信号は、少なくとも、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、及び書き込みイネーブルＷＥ＃を含んでもよい。付加的な制御信号（図示せず）が、メモリデバイス１００の性質に応じ、制御リンク１３２を介し、更に受信されてもよい。メモリデバイス１００は、多重化された入出力（Ｉ／Ｏ）バス１３４を介し、プロセッサ１３０から、コマンド信号（コマンドを表す）、アドレス信号（アドレスを表す）、及びデータ信号（データを表す）を取得し、また、Ｉ／Ｏバス１３４を介し、プロセッサ１３０にデータを出力する。
例えば、コマンドは、Ｉ／Ｏ制御回路１１２において、Ｉ／Ｏバス１３４の入出力（Ｉ／Ｏ）ピン［７：０］を介し受信され、コマンドレジスタ１２４に書き込まれる。アドレスは、Ｉ／Ｏ制御回路１１２において、バス１３４の入出力（Ｉ／Ｏ）ピン［７：０］を介し受信され、アドレスレジスタ１１４に書き込まれる。データは、Ｉ／Ｏ制御回路１１２において、８ビットデバイス用の入出力（Ｉ／Ｏ）ピン［７：０］、又は１６ビットデバイス用の入出力（Ｉ／Ｏ）ピン［１５：０］を介し受信され、キャッシュレジスタ１１８に書き込まれる。続いて、メモリセルのアレイ１０４のプログラミングのため、データレジスタ１２０にデータが書き込まれる。他の実施形態においては、キャッシュレジスタ１１８は省略されてもよく、データはデータレジスタ１２０に直接書き込まれる。データは、また、８ビットデバイス用の入出力（Ｉ／Ｏ）ピン［７：０］、又は１６ビットデバイス用の入出力（Ｉ／Ｏ）ピン［１５：０］を介し出力される。
当業者により、追加の回路と信号が提供可能であること、及び図１のメモリデバイス１００が簡略化されていることが理解できるであろう。図１を参照し説明した種々のブロック構成要素の機能は、集積回路装置の別個の構成要素又は構成要素部分に必ずしも分離されないことが認識されるべきである。例えば、集積回路装置の単一の構成要素又は構成要素部分は、図１の複数のブロック構成要素の機能を実行するよう適用されることができる。あるいは、集積回路デバイスの１以上の構成要素又は構成要素部分は、図１の単一のブロック構成要素の機能を実行するため、組み合わされることができる。
更に、様々な信号の受信と出力に関する一般的な慣例に従い、特定のＩ／Ｏピンが記載されているが、様々な実施形態において、Ｉ／Ｏピンの他の組み合わせ又は数が使用され得ることに留意する。
図２Ａは、例えばメモリセルのアレイ１０４の一部のように、図１を参照して説明した種類のメモリに使用できるような、メモリセルのアレイ２００Ａの一部の概略図である。メモリアレイ２００Ａは、ワード線２０２０〜２０２Ｎなどのアクセス線と、ビット線２０４０〜２０４Ｍなどのデータ線とを含む。ワード線２０２は、図２Ａに不図示のグローバルアクセス線（例えば、グローバルワード線）に、多対１の関係で接続されてもよい。いくつかの実施形態においては、メモリアレイ２００Ａは、例えばｐウェルを形成するためのｐ型導電性、又は、例えばｎウェルを形成するためのｎ型導電性のような、導電型を有するように、例えば伝導的にドープされ半導体上に形成されてもよい。
メモリアレイ２００Ａは、行（それぞれがワード線２０２に対応する）、及び列（それぞれがビット線２０４に対応する）に配置されてもよい。各列は、ＮＡＮＤストリング２０６０〜２０６Ｍのうちの１つのような、直列に接続されたメモリセルのストリングを含んでもよい。各ＮＡＮＤストリング２０６は、共通ソース２１６に接続され（例えば、選択的に接続され）てもよく、メモリセル２０８０〜２０８Ｎを含んでもよい。メモリセル２０８は、データの記憶のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６のメモリセル２０８は、選択トランジスタ２１００から２１０Ｍ（例えば、これらはソース選択トランジスタであり、一般的に選択ゲートソースと呼ばれる）のうちの１つなどの選択トランジスタ２１０（例えば、電界効果トランジスタ）と、選択トランジスタ２１２０から２１２Ｍ（例えば、これらはドレイン選択トランジスタであり、一般的に選択ゲートドレインと呼ばれる）のうちの１つなどの選択トランジスタ２１２（例えば、電界効果トランジスタ）との間において、直列に接続されてもよい。選択トランジスタ２１００〜２１０Ｍは、ソース選択線などの選択線２１４に共通に接続されてもよく、選択トランジスタ２１２０〜２１２Ｍは、ドレイン選択線などの選択線２１５に共通に接続されてもよい。
各選択トランジスタ２１０のソースは、共通ソース２１６に接続されてもよい。各選択トランジスタ２１０のドレインは、対応するＮＡＮＤストリング２０６のメモリセル２０８０に接続されてもよい。例えば、選択トランジスタ２１００のドレインは、対応するＮＡＮＤストリング２０６０のメモリセル２０８０に接続されてもよい。従って、各選択トランジスタ２１０は、対応するＮＡＮＤストリング２０６を、共通ソース２１６に選択的に接続するよう構成することができる。各選択トランジスタ２１０の制御ゲートは、選択線２１４に接続されてもよい。
各選択トランジスタ２１２のドレインは、対応するＮＡＮＤストリング２０６用のビット線２０４に接続されてもよい。例えば、選択トランジスタ２１２０のドレインは、対応するＮＡＮＤストリング２０６０用のビット線２０４０に接続されてもよい。各選択トランジスタ２１２のソースは、対応するＮＡＮＤストリング２０６のメモリセル２０８Ｎに接続されてもよい。例えば、選択トランジスタ２１２０のソースは、対応するＮＡＮＤストリング２０６０のメモリセル２０８Ｎに接続されてもよい。従って、各選択トランジスタ２１２は、対応するＮＡＮＤストリング２０６を、対応するビット線２０４に選択的に接続するように構成することができる。各選択トランジスタ２１２の制御ゲートは、選択線２１５に接続されてもよい。
図２Ａにおけるメモリアレイは、３次元のメモリアレイでもよく、例えば、ＮＡＮＤストリング２０６は、共通ソース２１６を含む平面と、共通ソース２１６を含む平面に実質的に平行であってもよいビット線２０４を含む平面と、に実質的に垂直に延在してもよい。
メモリセル２０８の一般的な構成は、図２Ａに示すように、（例えば、閾値電圧の変化を通じた）メモリセルのデータ状態を決定することができるデータ記憶構造２３４（例えば、浮遊ゲート、電荷トラップなど）と、制御ゲート２３６とを含む。ある場合には、メモリセル２０８は、規定されたソース２３０及び規定されたドレイン２３２を、更に有してもよい。メモリセル２０８は、ワード線２０２に接続された（場合によっては形成する）制御ゲート２３６を有する。
メモリセル２０８の列は、所与のビット線２０４に選択的に接続された、ＮＡＮＤストリング２０６又は複数のＮＡＮＤストリング２０６である。メモリセル２０８の行は、所与のワード線２０２に共通に接続されたメモリセル２０８であってもよい。メモリセル２０８の行は、所与のワード線２０２に共通に接続された、全てのメモリセル２０８を含むことができるが、必ずしも含む必要はない。メモリセル２０８の行は、多くの場合、１以上の、メモリセル２０８の物理的なページのグループに分割されてもよく、メモリセル２０８の物理的なページは、多くの場合、所与のワードライン２０２に共通に接続された全ての他のメモリセル２０８を含む。例えば、ワード線２０２Ｎに共通に接続され、偶数のビット線２０４（例えば、ビット線２０４０、２０４２、２０４４など）に選択的に接続されるメモリセル２０８は、メモリセル２０８（例えば、偶数のメモリセル）の１つの物理的なページであってもよく、一方、ワード線２０２Ｎに共通に接続され、奇数のビット線２０４（例えば、ビット線２０４１、２０４３、２０４５など）に選択的に接続されるメモリセル２０８は、メモリセル２０８（例えば、奇数メモリセル）の別の物理的なページであってもよい。ビット線２０４３−２０４５は、図２Ａには明示的に示されていないが、メモリセルのアレイ２００Ａのビット線２０４は、ビット線２０４０からビット線２０４Ｍまで連続して番号付けできることが図面から明らかである。所与のワード線２０２に共通に接続されたメモリセル２０８の他のグループも、また、メモリセル２０８の物理的なページを画定し得る。特定のメモリデバイスによっては、所与のワード線に共通に接続された全てのメモリセルが物理ページとみなされてもよい。単一の読み出し動作中に読み出され、又はプログラミング動作中にプログラムされる、物理的なページの一部（しかし、いくつかの実施形態においては全行であり得る）（例えば、上部又は下部のページのメモリセル）は、論理的なページとみなされてもよい。メモリセルのブロックは、ワード線２０２０−２０２Ｎに接続された全てのメモリセル（例えば、共通ワード線２０２を共有する全てのＮＡＮＤストリング２０６）のように、共に消去されるよう構成されたメモリセルを含むことができる。
図２Ｂは、例えばメモリセルのアレイ１０４の一部のように、図１を参照して説明した種類のメモリにおいて使用できる、メモリセルのアレイ２００Ｂの一部の別の概略図である。図２Ｂにおいて同様の番号が付された要素は、図２Ａに関してなされた説明に対応する。図２Ｂは、３次元のＮＡＮＤメモリアレイ構造の一例の更なる詳細を示す。３次元のＮＡＮＤメモリアレイ２００Ｂには、垂直構造が組み込まれていてもよく、この垂直構造は、半導体ピラーを含んでもよい。この半導体ピラーにおいて、ピラーの一部がＮＡＮＤストリング２０６のメモリセルのチャネル領域として機能してもよい。ＮＡＮＤストリング２０６は、それぞれ、選択トランジスタ２１２（例えば、一般的に選択ゲートドレインと呼ばれる、ドレイン選択トランジスタでもよい）によってビット線２０４０から２０４Ｍのいずれかに選択的に接続されてもよく、選択トランジスタ２１０（例えば、一般的に選択ゲートソースと呼ばれる、ソース選択トランジスタでもよい）によって共通ソース２１６に接続されてもよい。複数のＮＡＮＤストリング２０６は、選択的に、同一のビット線２０４に接続することができる。ＮＡＮＤストリング２０６のサブセットは、ＮＡＮＤストリング２０６とビット線２０４との間毎の、特定の選択トランジスタ２１２を選択的に活性化するよう、選択線２１５０から２１５Ｌをバイアスすることにより、それぞれのビット線２０４に接続されることができる。選択トランジスタ２１０は、選択線２１４をバイアスすることによって活性化され得る。各ワード線２０２は、メモリアレイ２００Ｂのメモリセルの複数の行に接続することができる。特定のワード線２０２により互いに共通に接続されるメモリセルの行は、まとめて層と呼ぶことができる。
図２Ｃは、例えばメモリセルのアレイ１０４の一部のように、図１を参照して説明した種類のメモリにおいて使用できる、メモリセルのアレイ２００Ｃの一部の別の概略図である。図２Ｃにおいて同様の番号の付された要素は、図２Ａに関してなされた説明に対応する。図２Ｃは、ＮＡＮＤストリング２０６のメモリセルデッキ２５０を分離する中間選択ゲート２１１を更に含む、ＮＡＮＤストリング２０６の一例を示す。メモリセルデッキ２５０については、図３Ａ〜図３Ｃを参照してより詳細に説明する。図２Ｃの中間選択ゲート２１１は、単純な電界効果トランジスタとして記載されているが、メモリセル２０８と同じ構造を代わりに使用してもよい。メモリセル２０８の構造を用いる場合、中間選択ゲート２１１は、例えば、メモリセル２０８の制御ゲートに印加される電圧レベルと同じ範囲の電圧レベルを利用できるように、データが消去された状態に維持されてもよい。中間ゲート２１１は、それぞれの選択線２１７に接続されている。
図３Ａは、背景技術としてのメモリセルのアレイの一部の断面図である。３次元のメモリアレイは、一般的に、導体と誘電体の交互の層の形成と、これらの層におけるホールの形成と、メモリセルと他のゲートのためのゲートスタックを画定するためのホールの側壁上への付加的材料の形成と、続けての、メモリセル及びゲートのチャネルとして機能するピラー部の画定のための半導体材料でのホールの充填により、製造される。ピラー部及び例えばそれが形成される隣接する半導体材料の導電性の改善のために、（例えば導電的に不純物を添加された）導電部が、一般的に、隣接する半導体材料との界面においてピラー部に形成される。これらの導電部は、一般的には、ピラー部及び隣接する半導体材料とは異なる導電型で形成される。例えば、ピラー部がＰ型半導体材料で形成されている場合、導電部はＮ型の導電性を有することができる。
複数の層を貫通するホールの形成は、一般的に、半導体産業において一般に使用される除去処理過程の性質により、ホールの底へ向かって直径が減少するホールを生成する。ホールが狭くなりすぎないように、図２Ａから図２Ｃを参照して説明した種類のアレイの形成を分割してもよく、これにより、ＮＡＮＤストリングの第１の部分を形成するための層が形成され、ホールを画定するため一部が取り除かれ、残りの構造はホールとホールの間に形成されることができる。ＮＡＮＤストリングの第１の部分の形成に続き、ＮＡＮＤストリングの第２の部分は、同様の方法で第１の部分上に形成されてもよい。図３Ａは、この種類の構造を示す。
図３Ａでは、直列接続されたメモリセルの２つのストリングが、断面図において示されている。なお、図の様々な要素間のスペースは、誘電材料を表すことができる。
図３Ａを参照すると、第１のＮＡＮＤストリングは、第１のピラー部３４０００及び第２のピラー部３４０１０を含む。第１のピラー部３４０００及び第２のピラー部３４０１０は、それぞれ、Ｐ型ポリシリコンなどの第１の導電型の半導体材料で形成されていてもよい。導電部３４２００、３４２１０は、それぞれピラー部３４０００、３４０１０の底部において、導電部３４２００がソース２１６に電気的に接続され、導電部３４２１０がピラー部３４０００に電気的に接続され、形成されていてもよい。導電部３４２００及び３４２１０は、第１の導電型とは異なる第２の導電型の半導体材料で形成されてもよい。第１のピラー部３４０００及び第２のピラー部３４０１０をＰ型ポリシリコンで形成する例においては、導電部３４２００、３４２１０は、Ｎ型ポリシリコンなどのＮ型半導体材料で形成されてもよい。更に、導電部３４２００及び導電部３４２１０は、ピラー部３４０００及びピラー部３４０１０よりも高い導電性レベルを有してもよい。例えば、導電部３４２００及び導電部３４２１０は、Ｎ＋導電性を有してもよい。あるいは、導電部３４２００及び導電部３４２１０は、導体、例えば、金属又は金属シリサイドで形成されてもよい。
ピラー部３４０１０は、導電性プラグ３４４０を介し、データ線２０４に電気的に接続されている。この例では、導電性プラグ３４４０もまた、第２の導電型の半導体材料で形成されてもよく、同様に、ピラー部３４０００及びピラー部３４０１０よりも高い導電性レベルを有してもよい。あるいは、導電性プラグ３４４０は、導体、例えば金属又は金属シリサイドで形成されてもよい。第１のＮＡＮＤストリングは、ソース選択線２１４とピラー部３４０００との交差部にソース選択ゲートを更に含み、ドレイン選択線２１５とピラー部３４０１０との交差部にドレイン選択ゲートを含む。第１のＮＡＮＤストリングは、更に、アクセス線２０２０〜２０２７の各々と、ピラー部３４０００及び３４０１０との交差部にメモリセルを含む。これらのメモリセルは、データ記憶構造２３４００〜２３４７０を更に含む。図３Ａの構造は、図の可読性の改善のため、８つのアクセス線２０２のみを含むよう示されるが、一般的なＮＡＮＤ構造は、かなり多くのアクセス線２０２を有することができる。
図３Ａを分かりやすくするため、その全てに番号は付されていないが、ピラー部３４０の両側にデータ記憶構造２３４が示されている。個々のデータ記憶構造２３４は、それらのそれぞれのピラー部３４０の周りを完全に包んでもよく、このようにして、単一のメモリセル用のデータ記憶構造２３４を画定する。あるいは、複数（例えば２つ）のメモリセルが、アクセス線２０２とピラー部３４０との各交差部において画定されるように、セグメント化されたデータ記憶構造２３４を有する構造が知られている。本明細書に記載されている実施形態は、ピラー部３４０の周りに画定されるメモリセルの数には依存しない。
導電部３４２１０の導電性を改善するため、第１のＮＡＮＤストリングは、選択線２１７の交差部に中間ゲートを更に含む。これは、第１のＮＡＮＤストリングのメモリセルを、第１のメモリセルデッキ２５００と第２のメモリセルデッキ２５０１に分割する。
メモリセルデッキ２５０は、一般に、共通のピラー部３４０を共有するメモリセルグループとして考えられる。すなわち、単一のピラー部３４０は、メモリセルグループ用のチャネル領域として機能する。そしてメモリセルデッキ２５０は、複数のメモリセルグループを含むよう拡張されることができ、この場合において、それぞれの、このようなメモリセルグループは、共通のピラー部３４０を共有し、それぞれの共通のピラー部３４０は、同じレベルに形成される（例えば、同じアクセスライン２０２によって交差される）。メモリセルデッキ２５０は、アクセスライン２０２の（例えば、1以上の）共通セットを共有する、このようなメモリセルグループを全て含んでもよい。例えば、メモリセルデッキ２５００は、アクセス線２０２０及びアクセス線２０２１と、ピラー部３４０００との交差部に形成されたメモリセルを含んでもよい。メモリセルデッキ２５００は、アクセス線２０２０及びアクセス線２０２１と、これらそれぞれのピラー部３４０００及びピラー部３４００１との交差部に形成されたメモリセルを更に含んでもよく、アクセス線２０２０及び２０２１と、ピラー部３４０００及びピラー部３４００１、及び、同レベルに形成された任意の他のピラー部３４０との交差部に形成された全てのメモリセルを、まだ更に含んでもよい。
更に図３Ａを参照すると、第２のＮＡＮＤストリングは、第１のピラー部３４００１及び第２のピラー部３４０１１を含む。第１のピラー部３４００１及び第２のピラー部３４０１１は、Ｐ型ポリシリコンなどの第１の導電型の半導体材料で形成されていてもよい。ピラー部３４００１及びピラー部３４０１１の底部には、導電部３４２０１がソース２１６に電気的に接続され、導電部３４２１１がピラー部３４００１に電気的に接続されて、導電部３４２０１、３４２１１が形成されていてもよい。導電部３４２０１、３４２１１は、第２の導電型の半導体物質で形成することができる。例えば、第１のピラー部３４００１及び第２のピラー部３４０１１をＰ型ポリシリコンで形成する場合、導電部３４２０１及び導電部３４２１１は、例えばＮ型ポリシリコンのようなＮ型半導体材料により形成されてもよい。また、導電部３４２０１及び導電部３４２１１は、ピラー部３４００１及びピラー部３４０１１よりも高い導電性レベルを有してもよい。例えば、導電部３４２０１及び導電部３４２１１は、Ｎ＋導電性を有してもよい。
ピラー部３４０１１は、導電性プラグ３４４１を介してデータ線２０４と電気的に接続されている。この例では、導電性プラグ３４４１は、第２の導電型の半導体材料で形成されてもよく、同様に、ピラー部３４００１及びピラー部３４０１１よりも高い導電性レベルを有してもよい。あるいは、導電性プラグ３４４１は、例えば金属又は金属シリサイドなどの導体で形成されてもよい。第２のＮＡＮＤストリングは、ソース選択線２１４とピラー部３４００１との交差部にソース選択ゲート、及び、ドレイン選択線２１５とピラー部３４０１１との交差部にドレイン選択ゲートを更に有する。第２のＮＡＮＤストリングは、アクセス線２０２０〜２０２７の各々と、ピラー部３４００１及びピラー部３４０１１との交差部にメモリセルを更に含む。これらのメモリセルは、データ記憶構造２３４０１〜２３４７１を更に含む。
導電部３４２１１の導電性を向上させるために、第２のＮＡＮＤストリングは、選択ライン２１７とピラー部３４０１１との交差部に中間ゲートを更に含む。これは、第２のＮＡＮＤストリングのメモリセルを、第１のメモリセルデッキ２５００と、第２のメモリセルデッキ２５０１に分割する。
技術の変化に伴い、より小さい横方向寸法を有するピラー部３４０を形成することが望まれてもよく、又は、より多くのメモリセルを伴うＮＡＮＤストリングを形成することが望まれてもよい。これら両方の状況は、２つより多いメモリセルデッキ２５０を、使用するＮＡＮＤストリングを形成することにつながり得る。この、ＮＡＮＤストリングにおけるメモリセルデッキ２５０の数の変化は、動作上の課題をもたらす可能性がある。
図３Ｂは、実施形態で使用するためのメモリセルのアレイの一部の断面図である。図３Ｂの構造は、ソース２１６とデータ線２０４との間の付加的なピラー部３４０（すなわち、３４０２０及び３４０２１）と、対応する付加的な導電部３４２（すなわち、３４２２０及び３４２２１）と、付加的な選択線２１７（すなわち、２１７１）とを含むことより、図３Ａにおける構造とは異なる。図３Ｂの構造は、図の可読性を改善するために８つのアクセス線２０２のみを含むように表されているが、より少ない又はより多いアクセス線２０２を有するＮＡＮＤ構造について、様々な実施形態がなされ得る。同様に、結果として得られる図３Ｂのメモリセルデッキ２５０は、図３Ａのメモリセルよりも少ない、対応するメモリセルを有するよう示され、図３Ｂのメモリセルデッキ２５０は、異なる数のメモリセルを有するように示されているが、本明細書に示される実施形態は、個々のメモリセルデッキ２５０、又はメモリセルデッキ２５０の任意の組み合わせに関連づけられるメモリセルの数に依存しない。
単純な電界効果トランジスタ（例えば、図２Ｃに個々に示される、選択ゲート２１０、２１２及び２１１）としての選択ゲートを形成するための、選択線２１４、２１５及び２１７が図３Ｂに示されているが、メモリセルと同じ構造を使用することができる。図３Ｃは、実施形態において使用されるメモリセルのアレイの一部分の別の断面図である。図３Ｃの構造は、電荷蓄積構造２３３、２３５及び２３７を、それぞれ選択線２１４、２１５及び２１７の間に含むことにより、図３Ｂの構造と異なる。その結果として得られる選択ゲートは、例えば、ユーザデータの記憶のためのアドレス指定が不可能な、ダミーメモリセルとして動作されてもよい。ダミーメモリセルは、それぞれ、データが消去された状態などの、ある共通のデータ状態へとプログラムされてもよい。またダミーメモリセルは、それに対応するメモリセルデッキにおけるメモリセル、すなわち、対応する選択ゲートと同じピラー部３４０を共有するそれらメモリセル、と同じ電圧を受けてもよい。あるいは、これらのダミーメモリセルは、データ状態に関係なく単純な電界効果トランジスタであるかのように動作させられてもよい。
図３Ｄは、実施形態における使用のための直列接続されたメモリセルのストリングの一部の簡略化した断面図である。直列に接続されたメモリセルのストリングは、第１の導電型を有する第１の半導体材料３４００と、第１の導電型を有する第２の半導体材料３４０１とを含む。直列接続されたメモリセルのストリングは、第１の半導体材料３４００と第２の半導体材料３４０１との間に、第１の導電型とは異なる（例えば、反対の）第２の導電型を有する第３の半導体材料３４２を、更に含む。アクセス線２０２０及びデータ記憶構造２３４０によって表される、直列接続されたメモリセルのストリングの、第１のメモリセルグループは、第１の半導体材料３４００に隣接する。第１の半導体材料３４００は、第１のメモリセルグループ用のチャネル領域を形成することができる。アクセス線２０２１及びデータ記憶構造２３４１によって表される、直列に接続されたメモリセルのストリングの、第２のメモリセルグループは、第２の半導体材料３４０１に隣接する。第２の半導体材料３４０１は、第２のメモリセルグループ用のチャネル領域を形成することができる。様々な実施形態では、例えば第１及び第２のメモリセルグループに対する消去動作中など、第１の半導体材料３４００上に発生した電圧レベルが、第２の半導体材料３４０１上に発生した電圧レベルとは異なる（例えば、より小さい）とき、アクセス線２０２０に印加される電圧レベルは、アクセス線２０２１に印加される電圧レベルとは異なる（例えば、より小さい）。第１の半導体材料３４００又は第２の半導体材料３４０１の電圧レベルは、第３の半導体材料３４２の両端における電圧降下によって、それぞれ第２の半導体材料３４０１又は第１の半導体材料３４００の電圧レベルがより高くなることに応じて、発生し得る。例えば、電圧レベルは、直接的に、又は第２の導電型を有する他の何らかの半導体材料を介し、半導体材料３４０の１つに印加され、このようにして、その電圧レベルが発生し、そして、結果として生じる電圧レベルは、他の半導体材料３４０において、半導体材料３４２を介し発生し得る。
図４Ａ〜図４Ｄは、実施形態において使用されるＮＡＮＤストリングの一部を簡略化した断面図であり、導電部３４２と、例えば２１４、２１５又は２１７のような対応する選択線との間の関係を示す。なお、図４Ａ〜図４Ｄの選択線は、単純な電界効果トランジスタを形成するように示されているが、得られる選択ゲートもまた、図３Ｃを参照して説明したようにメモリセルと同じ構造を使用することもできる。図４Ａは、選択線２１４／２１５／２１７とピラー部３４０との交差部における、選択ゲートのチャネル領域の長さの完全に外側に位置する導電部３４２を示す。図４Ｂは、選択ライン２１４／２１５／２１７とピラー部３４０との交差部における、選択ゲートのチャネル領域の長さの範囲内に完全に納まる導電部３４２を示す。図４Ｃは、選択線２１４／２１５／２１７とピラー部３４０との交差部における、選択ゲートのチャネル領域の長さの範囲内に部分的に納まる導電部３４２を示す。図４Ｄは、選択ライン２１４／２１５／２１７とピラー部３４０との交差部における、選択ゲートのチャネル領域の長さを超えて延びる導電部３４２を示す。更に、図４Ａ〜図４Ｄの各々は、導電部３４２が、図３Ａ〜図３Ｃを参照して説明したようなピラー部３４０の底部ではなく、ピラー部３４０の頂部に形成されてもよいため、上下を逆にして、導電部３４２がピラー部３４０の頂部にくるようにしてもよい。
導電部３４２及び/又は導電性プラグ３４４は、例えば、隣接するピラー部３４０の間、ピラー部３４０とソース２１６の間、又はピラー部３４０とデータ線２０４との間の導電性を改善するために設けられているが、これらの導電的な要素は、ピラー部３４０又はソース２１６の導電型とは異なる導電型を有する半導体材料で形成されており、ダイオードが効果的に形成され、それぞれの間で電圧降下が予測される。このような電圧降下は、２つのピラー部３４０のみが使用される図３Ａに示すような構造を動作させる場合には一般に問題とはならない。しかし、図３Ｂ〜図３Ｃに示すように、３つ以上のピラー部が使用されると、これらの電圧降下によって動作上の相違が生じる可能性がある。例えば、消去電圧が図３Ｂのデータ線２０４及びソース２１６に印加される場合、メモリセルデッキ２５００及びメモリセルデッキ２５０２のメモリセルは、メモリセルデッキ２５０１のメモリセルとは異なる（例えば、より高い）チャネル電圧レベルとなると予測され得る。メモリセルデッキ２５０間の、チャネル電圧レベルの差異のために、メモリセルデッキ２５００及びメモリセルデッキ２５０２のメモリセルの閾値電圧の結果として得られる範囲は、メモリセルデッキ２５０１のメモリセルの閾値電圧の結果として得られる範囲とは異なる（例えば、より低い）と予測され得る。
図３Ａの構造のメモリセルに対する消去動作と、図３Ｂの構造のメモリセルに対する同様の消去動作とを実行する例を考える。表１は図３Ａの構造に印加される電圧を示し、表２は図３Ｂの構造に印加される電圧を示す。表１及び表２の例は、消去操作の一部を示す。一般的に、消去動作は、それぞれのデータ線２０４及びソース２１６を介してＮＡＮＤストリングに印加される一連の消去パルス（例えば、パルス１、パルス２、パルス３、...）を含み、（表においてデッキ２５０の電圧として識別される）電圧が、対応するメモリセルを作動させるのに十分なだけ、アクセス線２０２に印加される。実施例には１Ｖが示されるが、対応するメモリセルを作動させるために十分な他の電圧レベルを使用してもよい。消去確認動作は、メモリセルが（例えば、ある目標値又はそれ以下の閾値電圧を有するなど）十分に消去されているか否かを決定するためにパルス間で実行されてもよい。消去確認が失敗した場合、通常はより高い電圧レベルを有する別の消去パルスを印加することができる。消去動作は、一般的には、ピラー部３４０に電流を供給する、ＧＩＤＬ（ゲート誘導ドレインリーク）に依存する。ＮＡＮＤストリングの両端における異なる特性のため、ドレイン選択線２１５に印加される電圧は、ソース選択線２１４に印加される電圧と異なることがある。
表１及び２の例では、図３Ａのメモリセルデッキ２５００及びメモリセルデッキ２５０１のメモリセル、並びに図３Ｂのメモリセルデッキ２５００及びメモリセルデッキ２５０２のメモリセルに対する閾値電圧の結果として得られる範囲は、−３Ｖから−１Ｖの範囲にある可能性があり、図３Ｂのメモリセルデッキ２５０１のメモリセルに対する閾値電圧の結果として得られる範囲は、―２Ｖから０Ｖの範囲にある可能性がある。この例では、図３ＢにおけるメモリセルのＮＡＮＤストリング全体の閾値電圧の、得られる全体的な範囲は、図３ＡにおけるメモリセルのＮＡＮＤストリング全体のものよりも広いだけではなく、図３Ｂにおける異なるメモリセルデッキ２５０のメモリセルが、異なるようにプログラムされることも期待できる。様々な実施形態は、直列接続されたメモリセルのストリングの消去動作において、アクセス線２０２へ印加される電圧の消去デバイアス（ｄｅ−ｂｉａｓ，バイアスを減じる，バイアスを変える）であって、結果として、対応するメモリセルの制御ゲートへ印加される電圧の消去デバイアスを使用し、それらのチャネル電圧レベルの差（例えば、ピラー部３４０の電圧レベルの差）を緩和する。
表３は、図３Ｂの構造に対して実行される消去動作に関し、消去デバイアスが実現される例を示す。データ線２０４及びソース２１６の電圧が表２と同じように印加される場合、デッキ２５０１のメモリセルは、導電部３４２１０／３４２１１の両端、及び導電部３４２２０／３４２２１の両端で電圧の降下が予測されるため、メモリセルデッキ２５００及びメモリセルデッキ２５０２のメモリセルよりも低い、チャネル電圧レベルとなることが予測されることがあり、その場合、導電部３４２１０／３４２１１及び導電部３４２２０／３４２２１は１つの導電型を有し、ピラー部３４０００〜３４０２０及びピラー部３４００１〜３４０２１は異なる導電型を有する。説明のため、各結果として得られるダイオードの両端における電圧降下を１Ｖと見なす。直列接続されたメモリセルの所与のストリングに沿ったダイオードの実際の電圧降下は、構造及び構成の材料に依存し得るが、実験的に、経験的に、又はシミュレーションによって決定され得る。
異なるピラー部３４０におけるチャネル（例えば本体）の電圧のこの差を緩和するために、デッキ２５０１のメモリセルのためのアクセス線２０２に印加される電圧は、メモリセルデッキ２５００及びメモリセルデッキ２５０２のメモリセルのためのアクセス線２０２に印加される電圧 と比較して低減されてよい。いくつかの実施形態では、（例えば、データ線２０４及びソース２１６から）直列接続されたメモリセルのストリングに印加される電圧は、一般的な消去動作の間、上昇し、最も大きな電圧降下を生じるメモリセルデッキ２５０は、一般的な消去動作の場合と同レベルの、チャネル電圧レベルを生じ得る。表３の例では、それぞれ、各消去パルスに対応する、データ線２０４及びソース２１６に印加される電圧、並びに、対応する選択線２１５及び２１４に印加される電圧は、表１の例において印加される電圧よりも１Ｖ高く、これにより、表３のメモリセルデッキ２５０１のメモリセルは、表１の例のメモリセルと同じ状態（例えば、ゲートからチャネルへの電圧差）となり得る。従って、メモリセルデッキ２５００及びメモリセルデッキ２５０２のアクセス線２０２に印加される電圧は、それらも同様の（例えば、同じ）ゲート−チャネル電圧となるよう、１Ｖ高くなり得る。
表４及び５は、図３Ｂを参照して説明したものと同様であるが、付加的なメモリセルデッキ２５０を有する、直列接続されたメモリセルのストリングに対し、消去動作を実行する更なる例を示す。例えば、メモリセルデッキ２５０１の構造を有するメモリセルデッキ２５０は、メモリセルデッキ２５０の番号を適切に付け替えて、１回以上繰り返し用いることができる。表４の例では、メモリセルデッキ２５００〜２５０３（例えば、後述する図５の構造であって、メモリセルデッキ２５０４〜２５０７がなく、ダイオードドロップ５４３５〜５４３７がない）となる、付加的なメモリセルデッキ２５０を有する、図３Ｂの構造を考察する。この例では、メモリセルデッキ２５００及びメモリセルデッキ２５０３は、互いに、チャネル電圧レベルが類似するようになると予測され、メモリセルデッキ２５０１及びメモリセルデッキ２５０２は、互いに、チャネル電圧レベルが類似するようになると予測されると共に、そのチャネル電圧レベルがメモリセルデッキ２５００及びメモリセルデッキ２５０３のチャネル電圧レベルよりも低くなると予測され得る。表５の例では、メモリセルデッキ２５００〜２５０４（例えば、図５の構造であって、メモリセルデッキ２５０５〜２５０７がなく、ダイオードドロップ５４３６〜５４３７がない）となる、付加的な２つのメモリセルデッキ２５０を有する、図３Ｂの構造を考察する。この例では、メモリセルデッキ２５００及びメモリセルデッキ２５０４は、互いに、チャネル電圧レベルが類似するようになると予測され、メモリセルデッキ２５０１及びメモリセルデッキ２５０３は、互いに、チャネル電圧レベルが類似するようになると予測されると共に、そのチャネル電圧レベルがメモリセルデッキ２５００及びメモリセルデッキ２５０４のチャネル電圧レベルよりも低くなると予測され、メモリセルデッキ２５０２は、メモリセルデッキ２５０１及びメモリセルデッキ２５０３のチャネル電圧レベルよりも低い、チャネル電圧レベルになると予測され得る。
図５は、実施形態による消去デバイアスの更なる説明において用いられる、直列接続されたメモリセルのストリングの概念図である。図５は、8つの、メモリセルデッキ２５００〜２５０７に配置された直列接続されたメモリセル２０８のストリングを示す。各メモリセルデッキ２５００〜２５０７は、３つのメモリセル２０８を有するように示されている。しかしながら、個々のメモリセルデッキ２５００〜２５０７は、より多く、又はより少なく、メモリセル２０８を含むことができ、また、１つのメモリセルデッキ２５０は、隣接するメモリセルデッキ２５０と異なる数のメモリセル２０８を含むことができる。
破線５４３０〜５４３７は、特定のメモリセルデッキ２５０のメモリセル２０８と、これに隣接する（例えば、直接隣接する）メモリセルデッキ２５０のメモリセル２０８との間、又は、特定のメモリセルデッキ２５０のメモリセル２０８と、例えば電圧ノード５０４（例えばデータ線２０４に対応し得る電圧ノード５０４）や電圧ノード５１６（例えばソース２１６に対応し得る電圧ノード５１６）などの電圧源との間の経路における導電部であって、これに隣接する材料と異なる導電型を有する導電部などといった、メモリセルデッキ２５０間のダイオードドロップを示す。メモリセルデッキ２５０７のメモリセル２０８の間においては、ダイオードドロップ５４３は現れない。これは、例えば、データ線２０４とピラー部３４０との間の導電性プラグ３４４が、例えば、金属又は金属シリサイドなど、そのピラー部３４０と接触する異なる導電型の材料を有さない導体から形成される場合に起こり得る。同様に、導体の、下部の導電部３４２を形成することにより、同様な方法で、ダイオードドロップ５４３０を除去し得る。
図５を参照すると、電圧ノード５０４及び電圧ノード５１６に、同じレベルの電圧（例えば、消去電圧ＶＥ）が印加された場合、メモリセルデッキ２５０７は、これと電圧ノード５０４との間にダイオードドロップ５４３がないために、ストリングの、最高の、チャネル電圧レベル（例えば、ＶＣ１）になると予測され得る。ＶＣ１は、消去電圧ＶＥに実質的に等しい（例えば等しい）と予測され得る。メモリセルデッキ２５０６及びメモリセルデッキ２５００は、それらと、それら各自の電圧ノード５０４又は電圧ノード５１６との間に１つのダイオードドロップ５４３があるので、より低い、チャネル電圧レベル（例えば、ＶＣ２）になると予測され得る。メモリセルデッキ２５０５及びメモリセルデッキ２５０１は、それらと、それら各自の電圧ノード５０４又は電圧ノード５１６との間に２つのダイオードドロップ５４３があるので、次に低い、チャネル電圧レベル（例えば、ＶＣ３）になると予測され得る。メモリセルデッキ２５０４及びメモリセルデッキ２５０２は、それらと、それら各自の電圧ノード５０４又は電圧ノード５１６との間に３つのダイオードドロップ５４３があるので、次に低い、チャネル電圧レベル（例えば、ＶＣ４）になると予測され得る。メモリセルデッキ２５０３は、これと両方の電圧ノード５０４又は電圧ノード５１６との間に４つのダイオードドロップ５４３があるので、次に低い、チャネル電圧レベル（例えば、ＶＣ５）になると予測され得る。このようにして、ＶＥ≒ＶＣ１＞ＶＣ２＞ＶＣ３＞ＶＣ４＞ＶＣ５となる。ＶＣ１とＶＣ２との間、ＶＣ２とＶＣ３との間、ＶＣ３とＶＣ４との間、及びＶＣ４とＶＣ５との間の差は、それぞれ実質的に等しく（例えば等しく）てもよく、この差は、第１の導電型を有する１つの半導体のピラー部３４０と第１の導電型を有する他の半導体のピラー部３４０との間の、導電部３４２の両端における予測される電圧降下から決定されても（例えば、電圧降下と等しくても）よい。導電部３４２は、この２つのピラー部３４０の間にあって、第１の導電型とは異なる（例えば、反対の）第２の導電型を有する。アクセス線２０２に印加される電圧の最小値（例えば、この例ではＶＣ５）は、基準電位（例えば、０Ｖ、接地電圧、又はＶｓｓ）であってもよいが、この電圧レベルは、グローバルアクセス線と、消去動作のために選択されていないブロックのアクセス線２０２との間の、パストランジスタを切り離すために十分な基準電位よりも高い、何らかの正の値（例えば、１Ｖ）であることが望ましい場合が多い。更に、メモリセルと、電圧ノード又はその印加電圧との間におけるダイオードドロップの数を参照すると、それはいずれかの電圧ノードへのダイオードドロップの最小数である。例えば、メモリセルデッキ２５０４が、これと、電圧ノード５０４に印加される電圧との間に３つのダイオードドロップ５４３を有し、これと、電圧ノード５１６に印加される電圧との間に５つのダイオードドロップ５４３を有する場合、メモリセルデッキ２５０４と印加電圧との間のダイオードドロップの数は３である。
様々な実施形態では、各メモリセルデッキ２５０の対応するアクセスラインに印加される電圧レベルは、この同じ減少関係を共有する。換言すれば、直列接続されたメモリセル２０６の所与のストリングのために、メモリセルデッキ２５０のアクセス線２０２に印加される電圧レベルは、より高い、チャネル電圧レベル（例えば、より高い、予測される、チャネル電圧レベル）を有するメモリセルデッキ２５０のアクセスライン２０２に印加される電圧レベルよりも低くなり得、より低い、チャネル電圧レベル（例えば、より低い、予測されるチャネル電圧レベル）を有するメモリセルデッキ２５０のアクセスライン２０２に印加される電圧レベルよりも高くなり得る。メモリセルデッキ２５０のアクセスライン２０２に印加される電圧レベルは、実質的に等しい（例えば、等しい）、チャネル電圧レベル（例えば、予測されるチャネル電圧レベル）を有するメモリセルデッキ２５０のアクセスライン２０２に印加される電圧レベルに更に実質的に等しい（例えば、等しい）。更に、電圧ノード５０４及び電圧ノード５１６に印加される電圧が異なる場合であっても、この一般的な関係は使用されてもよい。
図５の例を考慮すると、メモリセルデッキ２５０７と電圧ノード５０４との間に、追加のダイオードドロップ５４３が、更に含まれる。この構成では、電圧ノード５０４及び電圧ノード５１６に、同レベルの電圧が印加される場合、メモリセルデッキ２５０７及びメモリセルデッキ２５００は、これらと、これらのそれぞれの電圧ノード５０４又は電圧ノード５１６との間に１つのダイオードドロップ５４３が存在することから、最も高い、チャネル電圧レベル（例えば、ＶＣ１）となると予測され得る。メモリセルデッキ２５０６及びメモリセルデッキ２５０１は、これらと、これらそれぞれの電圧ノード５０４又は電圧ノード５１６との間に２つのダイオードドロップ５４３が存在することから、より低い、チャネル電圧レベル（例えば、ＶＣ２）になると予測され得る。メモリセルデッキ２５０５及びメモリセルデッキ２５０２は、これらとこれらそれぞれの電圧ノード５０４又は電圧ノード５１６との間に３つのダイオードドロップ５４３が存在することから、次に低い、チャネル電圧レベル（例えば、ＶＣ３）になると予測され得る。メモリセルデッキ２５０４及びメモリセルデッキ２５０３は、それらとそれぞれの電圧ノード５０４又は電圧ノード５１６との間に４つのダイオードドロップ５４３が存在することから、次に低い、チャネル電圧レベル（例えば、ＶＣ４）になると予測され得る。このようにして、ＶＥ＞ＶＣ１＞ＶＣ２＞ＶＣ３＞ＶＣ４となる。ＶＣ１とＶＣ２との間、ＶＣ２とＶＣ３との間、ＶＣ３とＶＣ４との間の差は、それぞれ実質的に等しく（例えば等しく）てもよく、これらの差は、第１の導電型を有する１つの半導体のピラー部３４０と第１の導電型を有する他の半導体のピラー部３４０との間の、導電部３４２の両端における予測される電圧降下から決定されても（例えば、電圧降下と等しくても）よい。導電部３４２は、この２つのピラー部３４０の間にあって、第１の導電型とは異なる（例えば、反対の）第２の導電型を有する。
図６は、一実施形態による、メモリを動作させる方法のフローチャートである。６５０において、直列接続されたメモリセルのストリングに対する消去動作中に、その直列接続されたメモリセルのストリングの、第１のメモリセルグループのチャネル領域を形成する第１の半導体材料内に、第１の電圧レベルを発生させる。第１の電圧レベルは、直列接続されたメモリセルのストリングの一方の端部に、あるレベルの電圧を（例えば、直列接続されたメモリセルのストリングに接続されたデータ線を介し）印加し、直列接続されたメモリセルのストリングの他方の端部に、あるレベルの電圧を（例えば、直列接続されたメモリセルのストリングに接続されたソースを介し）印加することにより、発生し得る。直列接続されたメモリセルのストリングの各端部に印加される電圧のレベルは、同じ電圧レベルであってもよい。
第１の電圧レベルは、更に、直列接続されたメモリセルのストリングの、異なるメモリセルグループのための、チャネル領域を形成する別の半導体材料内に発生してもよい。例えば、第１のメモリセルグループは、図３Ｂにおけるメモリセルデッキ２５０２のメモリセルであってもよく、異なるメモリセルグループは、図３Ｂにおけるメモリセルデッキ２５００のメモリセルであってもよい。図５に関して説明した第１の例に戻り、これを参照すると、第１のメモリセルグループは、図５におけるメモリセルデッキ２５０６、２５０５、又は２５０４のメモリセルであり、異なるメモリセルグループは、図５における、それぞれ、メモリセルデッキ２５００、２５０１、又は２５０２のメモリセルであってもよい。
６５２において、第１の半導体材料内に第１の電圧レベルを発生させながら、第１の電圧レベルよりも低い第２の電圧レベルを、直列接続されたメモリセルのストリングの、第２のメモリセルグループ用のチャネル領域を形成する第２の半導体材料内に発生させる。第１のメモリセルグループが、図３Ｂのメモリセルデッキ２５０２のメモリセルを含む場合、第２のメモリセルグループは、図３Ｂのメモリセルデッキ２５０１のメモリセルであってもよい。同様に、第１のメモリセルグループが、図５におけるメモリセルデッキ２５０６、２５０５、又は２５０４のそれらメモリセルである、図５に関して説明した第１の例に戻り、これを参照すると、これらのそれぞれの場合において、第２のメモリセルグループは、図５における、メモリセルデッキ２５０１〜２５０５のいずれかにおけるメモリセル、メモリセルデッキ２５０２〜２５０４のいずれかにおけるメモリセル、又はメモリセルデッキ２５０３におけるメモリセルであり得る。第２の電圧レベルは、直列接続されたメモリセルのストリングの、異なるメモリセルグループのための、チャネル領域を形成する、別の半導体材料において、更に生じてもよい。
６５４において、第１の半導体材料において第１の電圧レベルを発生させ、且つ、第２の半導体材料において第２の電圧レベルを発生させながら、第３の電圧レベルの電圧を、第１のメモリセルグループの制御ゲートに印加し、第３の電圧レベル未満の第４の電圧レベルの電圧を、第２のメモリセルグループの制御ゲートに印加する。第１の電圧レベルが、異なるメモリセルグループのための、チャネル領域を形成する半導体材料内に発生する場合、第３の電圧が、その異なるメモリセルグループの制御ゲートに、更に同時に印加されてもよい。第２の電圧レベルが、異なるメモリセルグループのためのチャネル領域を形成する半導体材料内に発生する場合、第４の電圧が、その異なるメモリセルグループの制御ゲートに、更に同時に印加されてもよい。付加的な電圧レベルが、他のメモリセルグループのための、チャネル領域を形成する他の半導体材料において、更に発生してもよい。
プロセスの変化、構造、又はその他の理由により、同じ電圧レベルの電圧が多数の異なるノード（例えば、異なる制御ゲート）に印加されることが意図されている場合でも、実際に印加される電圧は、ある範囲の電圧を示し得る。いくつかの実施形態では、第３の電圧レベルは、第１の電圧レベル範囲を示し、第４の電圧レベルは、第２の電圧レベル範囲を示し得る。このような実施形態では、第１の電圧レベル範囲、及び第２の電圧レベル範囲は、第２の電圧レベル範囲の各電圧レベルが、第１の電圧レベル範囲の各電圧レベルより小さい場合に、互いに排他的な電圧レベル範囲を表し得る。
図７は、一実施形態によるメモリの動作方法のフローチャートである。７６０において、第１の電圧レベルが、直列接続されたメモリセルのストリングの、第１の複数のメモリセルの、メモリセルの制御ゲートに印加される。第１の複数のメモリセルは、例えば直列接続されたメモリセルのストリングのメモリセルデッキなどの、共通のピラー部を共有するメモリセルグループを含むことができる。第１の複数のメモリセルは、直列接続されたメモリセルのストリングの、１以上（例えば、２つ）のメモリセルデッキを更に含んでもよく、直列接続されたメモリセルのストリングを含む、複数の、直列接続されたメモリセルのストリングの、それぞれの複数のメモリセルの構成要素であってもよい。
７６２において、直列接続されたメモリセルのストリングの、第２の複数のメモリセルの、メモリセルの制御ゲートに、第１の電圧レベルより低い第２の電圧レベルが印加される。ここで、第２の複数のメモリセルの、各メモリセルのチャネル電圧レベルは、第１の複数のメモリセルの、各メモリセルのチャネル電圧レベルよりも小さい。第２の複数のメモリセルは、例えば、直列接続されたメモリセルのストリングのメモリセルデッキなどの、共通のピラー部を共有するメモリセルグループを含むことができる。第２の複数のメモリセルは、直列接続されたメモリセルのストリングの、１以上（例えば、２つ）のメモリセルデッキを更に含んでもよく、直列接続されたメモリセルのストリングを含む、複数の、直列接続されたメモリセルのストリングの、それぞれの複数のメモリセルの構成要素であってもよい。
選択的に、７６４において、第１の電圧レベルよりも大きい第３の電圧レベルが、直列接続されたメモリセルのストリングの、第３の複数のメモリセルの、メモリセルの制御ゲートに印加される。ここで、第３の複数のメモリセルの、各メモリセルのチャネル電圧レベルは、第１の複数のメモリセルの、各メモリセルのチャネル電圧レベルよりも大きい。第３の複数のメモリセルは、例えば、直列接続されたメモリセルのストリングのメモリセルデッキなどの、共通ピラー部を共有するメモリセルグループを含むことができる。第３の複数のメモリセルは、直列接続されたメモリセルのストリングの、１以上（例えば、２つ）のメモリセルデッキを更に含んでもよく、直列接続されたメモリセルのストリングを含む、複数の、直列接続されたメモリセルのストリングの、それぞれの複数のメモリセルの構成要素であってもよい。図６に関して説明したように、図７における、異なる電圧レベルは、互いに排他的な電圧レベル範囲を表すことができる。
図８は、一実施形態による、メモリの動作方法のフローチャートである。８７０において、直列接続されたメモリセルのストリングに消去パルスが印加され、例えば、直列接続されたメモリセルのストリングの、対向する端部に電圧が印加される。例えば、直列接続されたメモリセルのストリングに共通に接続された、データ線及びソースに、消去電圧を印加することができる。８７２において、直列接続されたメモリセルのストリングに消去パルスを印加しながら、直列接続されたメモリセルのストリングの、複数のメモリセルグループの、各メモリセルグループの、メモリセルの制御ゲートに対し、個々の電圧レベルを印加する。特定のメモリセルグループのための個々の電圧レベルは、異なるメモリセルグループのための個々の電圧レベルとは異なる。例えば、特定のメモリセルグループのための各電圧レベルは、特定のメモリセルグループの、予測されるチャネル電圧レベルよりも低い、予測されるチャネル電圧レベルを有する、異なるメモリセルグループのための、各電圧レベルよりも、大きくてもよい。更なる例として、特定のメモリセルグループのための各電圧レベルは、特定のメモリセルグループの、予測されるチャネル電圧レベルよりも高い、予測されるチャネル電圧レベルを有する、異なるメモリセルグループのための各電圧レベルよりも低くてもよい。更に、特定のメモリセルグループのための各電圧レベルは、特定のメモリセルグループの、予測されるチャネル電圧レベルに実質的に等しい（例えば、等しい）、予測されるチャネル電圧レベルを有する、別のメモリセルグループの各電圧レベルと同じであってもよい。図６に関し説明したように、図８の異なる電圧レベルは、互いに排他的な電圧レベル範囲を表すことができる。
図９は、一実施形態による、メモリの動作方法、例えばメモリに対する消去動作の実行方法のフローチャートである。９８０において、消去パルスが、直列接続されたメモリセルのストリングに印加される。例えば、消去電圧は、図８の参照番号８７０に関し説明したような、データ線及びソースを介するなどして、直列接続されたメモリセルのストリングの各端部に印加されてもよい。９８２において、直列接続されたメモリセルのストリングの、複数のメモリセルグループのうちの、各メモリセルグループのための、メモリセルの制御ゲートに、各電圧レベルが印加される。例えば、図８の参照番号８７２に関し説明したように、各電圧レベルの電圧を印加することができる。直列接続されたメモリセルのストリングの、各メモリセルの間（例えば、ゲートから、本体又はチャネル）で異なる、得られる電圧は、（例えば、メモリセルのデータ記憶構造から電子を除去することによって）それらのメモリセルを消去するように構成される。
９８４において、直列接続されたメモリセルのストリングの各メモリセルが正常に消去されたかどうか（例えば、それらのメモリセルの閾値電圧を所望の閾値電圧レベル以下にするために、十分な電子が除去されたかどうか）を、判定するため、消去確認が実行される。９８６において、消去確認にパスするかどうか、すなわち消去動作が成功するかどうかが判定される。消去確認にパスすると、プロセスは９８８において終了することができる。そうでない場合には、９９０において、最大数の消去パルスが、直列接続されたメモリセルのストリングに印加されたかどうかを判定してもよい。最大数の消去パルスが印加されていない場合、又は９９０の処理を除外する場合、消去パルスの電圧レベルを９９２において上昇させてから、９８０で別の消去パルスを印加して処理を繰り返してもよい。消去パルスの電圧レベルを上昇させたとしても、各メモリセルグループのための個々の電圧レベルは、後続の消去パルスに対してそれらの値を維持してもよい。
本明細書において特定の実施形態を図示し説明してきたが、当業者であれば、同じ目的を達成するために意図される様々な変形を、示された特定の実施形態と置き換えることが可能であることを理解するであろう。実施形態の多くの適用は、当業者には明らかであろう。従って、この出願は、実施形態の任意の適用又は変形を包含するように意図されている。

Claims (15)

  1. 消去動作中に、直列接続されたメモリセルのストリングの、第１のメモリセルグループのためのチャネル領域を形成する第１の半導体材料において、第１の電圧レベルを発生させ、
    前記第１の半導体材料において前記第１の電圧レベルを発生させながら、前記直列接続されたメモリセルのストリングの、第２のメモリセルグループのためのチャネル領域を形成する第２の半導体材料において、前記第１の電圧レベルよりも低い第２の電圧レベルを発生させ、
    前記第１の半導体材料において前記第１の電圧レベルを発生させ、且つ、前記第２の半導体材料において前記第２の電圧レベルを発生させながら、第３の電圧レベルを前記第１のメモリセルグループの制御ゲートに印加し、前記第３の電圧レベルよりも低い第４の電圧レベルを前記第２のメモリセルグループの制御ゲートに印加する、
    処理を含む、メモリを動作させる方法。
  2. 前記第１の半導体材料において前記第１の電圧レベルを発生させる処理、及び前記第２の半導体材料において前記第２の電圧レベルを発生させる処理は、前記直列接続されたメモリセルのストリングの第１の端に第５の電圧レベルを印加し、前記第１の端とは反対の、前記直列接続されたメモリセルのストリングの第２の端に第６の電圧レベルを印加する処理を含む、請求項１に記載の方法。
  3. 前記第５の電圧レベルと前記第６の電圧レベルは、同じ電圧レベルである、請求項２に記載の方法。
  4. 前記直列接続されたメモリセルのストリングの前記第１の端に前記第５の電圧レベルを印加する処理、及び前記直列接続されたメモリセルのストリングの前記第２の端に前記第６の電圧レベルを印加する処理は、前記直列接続されたメモリセルのストリングの前記第１の端に接続されたデータ線に前記第５の電圧レベルを印加し、前記直列接続されたメモリセルのストリングの前記第２の端に接続されたソースに前記第６の電圧レベルを印加する処理を含む、請求項２に記載の方法。
  5. 前記直列接続されたメモリセルのストリングの、第３のメモリセルグループのためのチャネル領域を形成する第３の半導体材料において、前記第１の電圧レベルを発生させる処理を更に含む、請求項1に記載の方法。
  6. 前記第２のメモリセルグループは、前記第１のメモリセルグループと前記第３のメモリセルグループとの間にある、請求項５に記載の方法。
  7. 前記第１の半導体材料と前記第３の半導体材料とにおいて、前記第１の電圧レベルを発生させ、且つ、前記第２の半導体材料において前記第２の電圧レベルを発生させながら、前記第３の電圧レベルを、前記第３のメモリセルグループの制御ゲートに印加する処理を更に含む、請求項５に記載の方法。
  8. 前記直列接続されたメモリセルのストリングの第３のメモリセルグループのためのチャネル領域を形成する第３の半導体材料において、前記第２の電圧レベルを発生させる処理を更に含む、請求項１に記載の方法。
  9. 前記第３のメモリセルグループは、前記第２のメモリセルグループに直接隣接する、請求項８に記載の方法。
  10. 前記第１の半導体材料において前記第１の電圧レベルを発生させ、且つ、前記第２の半導体材料と前記第３の半導体材料とにおいて前記第２の電圧レベルを発生させながら、前記第４の電圧レベルを前記第３のメモリセルグループの制御ゲートに印加する処理を更に含む、請求項８に記載の方法。
  11. 前記第１のメモリセルグループの前記制御ゲートに前記第３の電圧レベルを印加する処理は、前記第１のメモリセルグループの前記制御ゲートに、各々が第１の電圧レベル範囲内にある個々の電圧レベルを印加する処理を含み、前記第２のメモリセルグループの前記制御ゲートに前記第４の電圧レベルを印加する処理は、前記第２のメモリセルグループの前記制御ゲートに、各々が第２の電圧レベル範囲内にある個々の電圧レベルを印加する処理を含み、前記第２の電圧レベル範囲の各電圧レベルは、前記第１の電圧レベル範囲の各電圧レベルより低い、請求項１に記載の方法。
  12. 直列接続されたメモリセルのストリングの第１の複数のメモリセルに含まれるメモリセルの制御ゲートに第１の電圧レベルを印加し、
    前記第１の複数のメモリセルに含まれるメモリセルの制御ゲートに第１の電圧レベルを印加しながら、且つ、第２の複数のメモリセルに含まれる各メモリセルの個々のチャネル電圧レベルが、前記第１の複数のメモリセルに含まれる各メモリセルの個々のチャネル電圧レベルよりも低い状態で、前記直列接続されたメモリセルのストリングの前記第２の複数のメモリセルに含まれるメモリセルの制御ゲートに、前記第１の電圧レベルよりも低い第２の電圧レベルを印加する処理を含み、
    前記第１の複数のメモリセルに含まれる各メモリセルの前記個々のチャネル電圧レベルは、前記第１の電圧レベルよりも高く、
    前記第２の複数のメモリセルに含まれる各メモリセルの前記個々のチャネル電圧レベルは、前記第２の電圧レベルよりも高い、
    メモリを動作させる方法。
  13. 第３の複数のメモリセルに含まれる各メモリセルの個々のチャネル電圧レベルが、前記第１の複数のメモリセルに含まれる各メモリセルの個々のチャネル電圧レベルよりも高い状態で、前記直列接続されたメモリセルのストリングの前記第３の複数のメモリセルに含まれるメモリセルの制御ゲートに、前記第１の電圧レベルよりも高い第３の電圧レベルを印加する処理を更に含む、
    請求項１２に記載の方法。
  14. 前記第１の電圧レベルを、前記第１の複数のメモリセルに含まれる前記メモリセルの前記制御ゲートに印加しながら、前記第２の電圧レベルを、前記第２の複数のメモリセルに含まれる前記メモリセルの前記制御ゲートに印加しながら、前記第３の電圧レベルを、前記第３の複数のメモリセルに含まれる前記メモリセルの前記制御ゲートに印加しながら、且つ、第４の複数のメモリセルに含まれる各メモリセルの個々のチャネル電圧レベルが、前記第３の複数のメモリセルに含まれる各メモリセルの前記個々のチャネル電圧レベルよりも高い状態で、前記直列接続されたメモリセルのストリングの前記第４の複数のメモリセルに含まれるメモリセルの制御ゲートに、前記第３の電圧レベルよりも高い第４の電圧レベルを印加する処理を更に含む、
    請求項１３に記載の方法。
  15. 前記第１の複数のメモリセルに含まれるメモリセルの前記制御ゲートに、前記第１の電圧レベルを印加する処理は、前記第１の複数のメモリセルの前記制御ゲートに、各々が第１の電圧レベル範囲内にある個々の電圧レベルを印加する処理を含み、前記第２の複数のメモリセルに含まれる前記メモリセルの前記制御ゲートに、前記第２の電圧レベルを印加する処理は、前記第２の複数のメモリセルの前記制御ゲートに、各々が第２の電圧レベル範囲内にある個々の電圧レベルを印加することを含み、前記第２の電圧レベル範囲の各電圧レベルは、前記第１の電圧レベル範囲の各電圧レベルよりも低い、
    請求項１２に記載の方法。
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