CN108463852B - 包含在存储器单元中建立负本体电位的设备及方法 - Google Patents

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Abstract

设备及操作此种设备的方法包含在对存储器单元起始感测操作之前、响应于计时器或在另一存储器单元的存取操作期间，在所述存储器单元的本体中建立负电位。

Description

包含在存储器单元中建立负本体电位的设备及方法
技术领域
本发明一般来说涉及存储器，且特定来说，在一或多个实施例中，本发明涉及包含例如在执行感测操作之前在存储器单元中建立负本体电位的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已开发成用于宽广范围的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过数据存储结构(例如，浮动栅极或电荷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见常用途包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏机、电器、交通工具、无线装置、移动电话及可装卸式存储器模块，且非易失性存储器的用途不断扩大。
NAND快闪存储器是常见类型的快闪存储器装置，所述NAND快闪存储器是针对基本存储器单元配置所布置成的逻辑形式而如此命名的。通常，NAND快闪存储器的存储器单元阵列经布置使得所述阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。所述阵列的列包含在一对选择栅极(例如，源极选择晶体管与漏极选择晶体管)之间串联连接在一起的存储器单元的串(通常称作NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元的串与源极之间及/或存储器单元的串与数据线之间使用多于一个选择栅极的变化形式为已知的。
附图说明
图1是根据一实施例的作为电子系统的一部分与处理器进行通信的存储器的经简化框图。
图2A到2C是如可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3A到3B是如可用于参考图1所描述的类型的存储器中的串联连接存储器单元串的横截面图。
图4A到4F是串联连接存储器单元串的一部分的横截面图，其描绘移动离子的各种状态以供在描述各种实施例时进行参考。
图5A到5B是描绘根据实施例的操作存储器的方法的时序图。
图6A到6B是根据实施例的操作存储器的方法的流程图。
图7是描绘根据一实施例的操作存储器的方法的时序图。
图8是根据一实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本文的一部分的附图，且附图中以图解说明的方式展示特定实施例。在图式中，贯穿数个视图，相同参考编号描述大体上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细描述。
假定由于在电介质(例如，二氧化硅(SiO2))的形成期间的污染，因此阴离子存在于存储器单元的栅极堆叠与隔离电介质之间。这些离子可为移动的，且可在擦除之后或在不进行存取的长的数据保持周期之后被吸收到存储器单元的本体(例如，一些存储器单元结构中的半导体柱)上或其附近作为稳定状态。这些多余离子(例如，在邻近存储器单元的栅极电介质与所述邻近存储器单元的本体之间的界面附近)的浓度可影响存储器单元的有效阈值电压，此可在感测所述存储器单元的既定数据值时导致误差。各种实施例寻求通过在感测所述存储器单元之前(例如，紧接在感测所述存储器单元之前、在周期性基础上或在对其它存储器单元进行存取操作期间)建立负本体电位而减轻此现象。
图1是根据一实施例的作为呈电子系统的形式的第四设备的部分与第二设备(呈处理器130的形式)及第三设备(呈电力供应器136的形式)进行通信的第一设备(呈存储器(例如，存储器装置)100的形式)的经简化框图。针对一些实施例，电力供应器136可在含有处理器130及存储器装置100的电子系统外部。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏机、电器、交通工具、无线装置、移动电话、可装卸式存储器模块等等。处理器130(例如，在存储器装置100外部的控制器)可表示存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常称为位线)。单个存取线可与多于一个存储器单元逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)布置成串联连接存储器单元串。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含用以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出的输入/输出(I/O)控制电路112。地址寄存器114与I/O控制电路112以及行解码电路108及列解码电路110进行通信以在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116进行通信以锁存传入命令。
根据本文中描述的实施例，控制器(例如内部控制器(例如，控制逻辑116))响应于命令而控制对存储器单元阵列104的存取且产生外部处理器130的状态信息，即，控制逻辑116可经配置以执行存取操作(例如，擦除操作、编程操作、验证操作及读取操作)。控制逻辑116与行解码电路108及列解码电路110进行通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118及数据寄存器120进行通信。高速缓冲存储器寄存器118如由控制逻辑116所指导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，通常称为写入操作)期间，将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着将来自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116进行通信以锁存状态信息以供输出到处理器130。
控制逻辑116可进一步与温度传感器126进行通信。温度传感器126可感测存储器装置100的温度且将表示所述温度的指示(例如某一电压或电阻电平)提供到控制逻辑116。温度传感器126的一些实例可包含热电偶、电阻式装置、热敏电阻或红外传感器。替代地，温度传感器126可在存储器装置100外部且与外部处理器130进行通信。在此配置中，温度传感器126可提供周围温度而非装置温度的指示。处理器130可(例如)跨越输入/输出(I/O)总线134而将表示温度的指示传递到控制逻辑116作为数字表示。
控制逻辑116可进一步与计时器128进行通信。计时器128(例如，周期性可编程间隔计时器)可经配置以周期性地双态切换输出信号的逻辑电平。此类可编程间隔计时器为众所周知的。举例来说，计时器128可通常提供具有逻辑低电平的输出信号，且可以某一特定逝去时间为间隔(例如，每10分钟)将输出信号短暂地(例如，达一个时钟循环)双态切换到逻辑高电平。在双态切换输出信号之后，计时器128可使输出信号返回到其正常逻辑电平。所述间隔可为可调整的。替代地，计时器128可表示计数器，所述计数器经配置以提供表示逝去时间的计数值(例如，通过对时钟信号的循环进行计数)。计数器的此操作为众所周知的。另外，计时器128可在存储器装置100外部且与外部处理器130进行通信。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入启用WP#。取决于存储器装置100的性质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收命令并将所述命令写入到命令寄存器124中。经由总线134的输入/输出(I/O)引脚[7:0]在I/O控制电路112处接收地址并将所述地址写入到地址寄存器114中。经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据并将所述数据写入到高速缓冲存储器寄存器118中。随后将所述数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。针对另一实施例，可省略高速缓冲存储器寄存器118，且将数据直接写入到数据寄存器120中。还经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。
所属领域的技术人员将了解，可提供额外电路及信号，且已简化图1的存储器装置100。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，尽管根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或数目。
图2A是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200A(例如，作为存储器单元阵列104的一部分)的一部分的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线204)。字线202可以多对一关系连接到全局存取线(例如，全局字线)，图2A中未展示。针对一些实施例，存储器阵列200A可形成于半导体上方，所述半导体(举例来说)可经导电掺杂以具有导电性类型，例如p型导电性(例如，形成p阱)或n型导电性(例如，形成n阱)。
存储器阵列200A可布置成若干行(每一行对应于字线202)及若干列(每一列对应于位线204)。每一列可包含串联连接存储器单元串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210M(例如，其可为源极选择晶体管，通常称为选择栅极源极)中的一者)与选择栅极212(例如，场效应晶体管)(例如选择栅极2120到212M(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)中的一者)之间。选择栅极2100到210M可通常连接到选择线214(例如源极选择线)，且选择栅极2120到212M可通常连接到选择线215(例如漏极选择线)。虽然描绘为传统场效应晶体管，但选择栅极210及212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210及212可表示串联连接的多个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应NAND串206连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以选择性地将对应NAND串206连接到共同位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可大体上垂直于含有共同源极216的平面且垂直于含有多个位线204的平面(其可大体上平行于含有共同源极216的平面)延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷阱等)，及控制栅极236，如图2A中所展示。数据存储结构234可包含导电结构及电介质结构两者，而控制栅极236一般来说由一或多种导电材料形成。在一些情形中，存储器单元208可进一步具有经界定源极230及经界定漏极232。存储器单元208使其控制栅极236连接到(且在一些情形中，形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为通常连接到给定字线202的存储器单元208。存储器单元208的行可(但无需)包含通常连接到给定字线202的所有存储器单元208。存储器单元208的行可常常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常常包含通常连接到给定字线202的每隔一个存储器单元208。举例来说，通常连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而通常连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。虽然在图2A中未明确描绘位线2043到2045，但依据图将明了，存储器单元阵列200A的位线204可从位线2040到位线204M连续进行编号。通常连接到给定字线202的存储器单元208的其它分组也可界定存储器单元208的物理页。针对特定存储器装置，可将通常连接到给定字线的所有存储器单元视为存储器单元的物理页。可将存储器单元的物理页(在一些实施例中，其仍可为整个行)的在单个读取操作期间被读取或在单个编程操作期间被编程的部分(例如，存储器单元的上部页或下部页)视为存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确区分，否则本文中对存储器单元的页的参考是指存储器单元的逻辑页的存储器单元。
图2B是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200B(例如，作为存储器单元阵列104的一部分)的一部分的另一示意图。图2B中相同编号的元件对应于关于图2A所提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的本体(例如，沟道)区域。NAND串206可各自选择性地通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)而连接到位线2040到204M及通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择栅极源极)而连接到共同源极216。多个NAND串206可选择性地连接到相同位线204。可通过将选择线2150到215L偏置以选择性地激活特定选择晶体管212(各自介于NAND串206与位线204之间)而将NAND串206的子集连接到所述子集的相应位线204。可通过将选择线214偏置而激活选择晶体管210。每一字线202可连接到存储器阵列200B的存储器单元的多个行。可将存储器单元的通常通过特定字线202而彼此连接的行统称为叠层。
图2C是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200C(例如，作为存储器单元阵列104的一部分)的一部分的又一示意图。图2C中相同编号的元件对应于关于图2A所提供的描述。存储器单元阵列200C可包含NAND串206、字线202、位线204、源极选择线214、漏极选择线215及共同源极216，如图2A中所描绘。举例来说，存储器单元阵列200A可为存储器单元阵列200C的一部分。图2C描绘将NAND串206分组成存储器单元块250。存储器单元块250可为存储器单元208的可在单个擦除操作中一起被擦除的分组(有时称为擦除块)。
图3A到3B是如可用于参考图1所描述的类型的存储器中的串联连接存储器单元串的横截面图。通常通过以下步骤而制作三维存储器阵列：形成导体与电介质的交替层、在这些层中形成孔、在所述孔的侧壁上形成额外材料以界定存储器单元的栅极堆叠及其它栅极，且随后用半导体材料填充所述孔以界定用以充当存储器单元的本体的柱以及选择栅极。为改进柱及邻近半导体材料(例如，所述柱形成于其上)的导电性，通常在所述孔中、在与邻近半导体材料的界面处形成导电(例如，经导电掺杂的)部分。这些导电部分通常形成为具有与柱及邻近半导体材料不同的导电性类型。举例来说，如果柱由P型半导体材料形成，那么导电部分可具有N型导电性。图3A描绘以此方式形成的串联连接存储器单元串的基本结构。在图3A中，以横截面图描绘两个串联连接存储器单元串。应注意，图的各种元件之间的空间可表示电介质材料。
参考图3A，第一NAND串包含第一柱3400。第一柱3400可由具有第一导电性类型的半导体材料(例如P型多晶硅)形成。导电部分3420可形成于柱3400的底部处，其中导电部分3420电连接到源极216。导电部分3420可由具有不同于第一导电性类型的第二导电性类型的半导体材料形成。针对其中第一柱3400可由P型多晶硅形成的实例，导电部分3420可由N型半导体材料(例如N型多晶硅)形成。另外，导电部分3420可具有比柱3400高的导电性电平。举例来说，导电部分3420可具有N+导电性。替代地，导电部分3420可由导体(例如，金属或金属硅化物)形成。
柱3400通过导电插塞3440而电连接到数据线204。在此实例中，导电插塞3440还可由具有第二导电性类型的半导体材料形成，且可同样具有比柱3400高的导电性电平。替代地，导电插塞3440可由导体(例如，金属或金属硅化物)形成。第一NAND串进一步包含位于源极选择线214与柱3400的相交点处的源极选择栅极，及位于漏极选择线215与柱3400的相交点处的漏极选择栅极。第一NAND串进一步包含位于存取线2020到2027中的每一者与柱3400的相交点处的存储器单元。这些存储器单元进一步包含数据存储结构23400到23470。尽管为试图改进图的可读性而将图3A的结构描绘为包含仅八个存取线202，但典型NAND结构可具有显著较多存取线202。
虽然为图3A的清晰起见而未全部进行编号，但将数据存储结构234描绘为位于柱340的两侧上。个别数据存储结构234可完全包覆在其相应柱340上，因此界定单个存储器单元的数据存储结构234。替代地，已知结构具有经分段数据存储结构234，使得在存取线202与柱340的每一相交点处界定多于一个(例如，两个)存储器单元。本文中所描述的实施例独立于围绕柱340所界定的存储器单元的数目。
进一步参考图3A，第二NAND串包含第二柱3401。第二柱3401可由具有第一导电性类型的半导体材料(例如P型多晶硅)形成。导电部分3421可形成于柱3401的底部处，其中导电部分3421电连接到源极216。导电部分3421可由具有第二导电性类型的半导体材料形成。针对其中柱3401可由P型多晶硅形成的实例，导电部分3421可由N型半导体材料(例如N型多晶硅)形成。另外，导电部分3421可具有比柱3401高的导电性电平。举例来说，导电部分3421可具有N+导电性。
柱3401通过导电插塞3441而电连接到数据线204。在此实例中，导电插塞3441也可由具有第二导电性类型的半导体材料形成，且可同样具有比柱3401高的导电性电平。替代地，导电插塞3441可由导体(例如，金属或金属硅化物)形成。第二NAND串进一步包含位于源极选择线214与柱3401的相交点处的源极选择栅极，及位于漏极选择线215与柱3401的相交点处的漏极选择栅极。第二NAND串进一步包含位于存取线2020到2027中的每一者与柱3401的相交点处的存储器单元。这些存储器单元进一步包含数据存储结构23401到23471。
由于通常用于半导体工业中的移除过程的性质，因此穿过多个层形成孔通常会产生具有朝向孔的底部降低的直径的孔。为防止孔变得过窄，可将参考图2A到2C所描述的类型的阵列的形成分段，使得可形成用于形成NAND串的第一部分的层，接着可移除部分以界定孔，且可在所述孔内形成剩余结构。在形成NAND串的第一部分之后，可以类似方式在第一部分上方形成NAND串的第二部分。图3B描绘此类型的结构。在图3B中，以横截面图描绘两个串联连接存储器单元串。应注意，图的各种元件之间的空间可表示电介质材料。
参考图3B，第一NAND串包含第一柱区段34000及第二柱区段34010。第一柱区段34000及第二柱区段34010可各自由具有第一导电性类型的半导体材料(例如P型多晶硅)形成。导电部分34200及34210可分别形成于柱区段34000及34010的底部处，其中导电部分34200电连接到源极216且导电部分34210电连接到柱区段34000。导电部分34200及34210可由具有不同于第一导电性类型的第二导电性类型的半导体材料形成。针对其中第一柱区段34000及第二柱区段34010可各自由P型多晶硅形成的实例，导电部分34200及34210可由N型半导体材料(例如N型多晶硅)形成。另外，导电部分34200及34210可具有比柱区段34000及34010高的导电性电平。举例来说，导电部分34200及34210可具有N+导电性。替代地，导电部分34200及34210可由导体(例如，金属或金属硅化物)形成。
柱区段34010通过导电插塞3440而电连接到数据线204。在此实例中，导电插塞3440也可由具有第二导电性类型的半导体材料形成，且可同样具有比柱区段34000及34010高的导电性电平。替代地，导电插塞3440可由导体(例如，金属或金属硅化物)形成。第一NAND串进一步包含位于源极选择线214与柱区段34000的相交点处的源极选择栅极，及位于漏极选择线215与柱区段34010的相交点处的漏极选择栅极。第一NAND串进一步包含位于存取线2020到2027中的每一者与柱区段34000及34010的相交点处的存储器单元。这些存储器单元进一步包含数据存储结构23400到23470。尽管为试图改进图的可读性而将图3B的结构描绘为包含仅八个存取线202，但典型NAND结构可具有显著较多存取线202。
虽然为图3B的清晰起见而未全部进行编号，但将数据存储结构234描绘为位于柱区段340的两侧上。个别数据存储结构234可完全包覆在其相应柱区段340上，因此界定单个存储器单元的数据存储结构234。替代地，已知结构具有经分段数据存储结构234，使得在存取线202与柱区段340的每一相交点处界定多于一个(例如，两个)存储器单元。本文中所描述的实施例独立于围绕柱区段340所界定的存储器单元的数目。为改进跨越导电部分34210的导电性，第一NAND串可进一步包含位于选择线217的相交点处的中间栅极。
进一步参考图3B，第二NAND串包含第一柱区段34001及第二柱区段34011。第一柱区段34001及第二柱区段34011可各自由具有第一导电性类型的半导体材料(例如P型多晶硅)形成。导电部分34201及34211可分别形成于柱区段34001及34011的底部处，其中导电部分34201电连接到源极216且导电部分34211电连接到柱区段34001。导电部分34201及34211可由具有第二导电性类型的半导体材料形成。针对其中第一柱区段34001及第二柱区段34011可各自由P型多晶硅形成的实例，导电部分34201及34211可由N型半导体材料(例如N型多晶硅)形成。另外，导电部分34201及34211可具有比柱区段34001及34011高的导电性电平。举例来说，导电部分34201及34211可具有N+导电性。
柱区段34011通过导电插塞3441而电连接到数据线204。在此实例中，导电插塞3441也可由具有第二导电性类型的半导体材料形成，且可同样具有比柱区段34001及34011高的导电性电平。替代地，导电插塞3441可由导体(例如，金属或金属硅化物)形成。第二NAND串进一步包含位于源极选择线214与柱区段34001的相交点处的源极选择栅极，及位于漏极选择线215与柱区段34011的相交点处的漏极选择栅极。第二NAND串进一步包含位于存取线2020到2027中的每一者与柱区段34001及34011的相交点处的存储器单元。这些存储器单元进一步包含数据存储结构23401到23471。为改进跨越导电部分34211的导电性，第二NAND串可进一步包含位于选择线217与柱区段34011的相交点处的中间栅极。随着技术改变，可期望形成具有较小横向尺寸的柱区段340，或可期望形成具有增加的存储器单元数目的NAND串。两种情形均可导致使用多于两个柱区段340来形成NAND串。电连接于位线204与源极216之间的多个柱区段340(例如，图3B的柱区段34000及34010)可简单地统称为柱340。
图4A到4F是串联连接存储器单元串的一部分的横截面图，其描绘移动离子的各种状态以供在描述各种实施例时进行参考。图4A、4C及4E可表示沿着与用于图3A到3B中所描绘的串联连接存储器单元串类似的平面截取的横截面图。图4B、4D及4F可表示分别沿着每一相应图的线A-A截取的图4A、4C及4E的横截面图。
图4A、4C及4E各自描绘字线202(例如，控制栅极236)、数据存储结构234及半导体柱340，以及用于将数据存储结构234及字线202与邻近导电或半导电结构分离的电介质460及462。举例来说，图4A、4C及4E的字线202及数据存储结构可分别表示图3B的字线2025及数据存储结构23450。在此实例中，图4A、4C及4E的环绕电荷存储结构234的电介质460可表示在环绕图3B的数据存储结构23450的空间中的电介质。类似地，位于图4A、4C及4E的字线202的任一侧上的电介质462可表示在图3B的字线2025与2026之间及图3B的字线2025与2024之间的空间中的电介质。图4B、4D及4F展示沿着线A-A截取的电介质462及半导体柱340的横截面。
图4A到4F进一步描绘离子(例如，阴离子)464。图4A到4B描绘处于预期稳定状态中的离子464。举例来说，在擦除形成于字线202与半导体柱340的相交点处的存储器单元之后或在不进行存取的长的数据保持周期之后，离子464可集中于半导体柱340附近或被吸收于所述半导体柱上。
图4C到4D描绘(例如)在建立形成于字线202与半导体柱340的相交点处的存储器单元的负本体电位之后处于可能瞬时状态中的离子464。图4C到4D可表示针对其中存储器单元的数据存储结构234存储对应于高阈值电压范围(例如，表示由存储器单元存储的多个可能数据值中的数据值的最高阈值电压范围)的数据值的情形的可能瞬时状态。在此情形中，存储于数据存储结构234中的一定数目个电子可帮助使离子464移动远离半导体柱340。以此方式，可减轻对图4A到4B中所描绘的稳定状态的存储器单元的有效阈值电压的不利影响。
图4E到4F描绘(例如)在建立形成于字线202与半导体柱340的相交点处的存储器单元的负本体电位之后处于不同可能瞬时状态中的离子464。图4E到4F可表示针对其中存储器单元的数据存储结构234存储对应于比图4C到4D的实例低的阈值电压范围的数据值的情形的可能瞬时状态。在此情形中，在较少电子存储于数据存储结构234中的情况下，离子464远离半导体柱340的移动可为较少的。然而，仍可减轻对图4A到4B中所描绘的稳定状态的存储器单元的有效阈值电压的不利影响，尽管可能达到比图4C到4D中所描绘的情形小的程度。
图5A到5B是描绘根据实施例的存储器的操作的方法的时序图。图5A到5B描绘在图3A中所描绘的类型的结构的存储器单元的本体中建立负电位的方法的两个实例。可通过将类似(例如，相同)电压电平施加到选择线217(如针对施加到图5A到5B中的选择线214及215所展示)而针对图3B中所描绘的类型的结构获得类似结果。应注意，图5A到5B中所描绘的方法可在形成于字线202与多个柱340(其可包含连接到源极216的所有柱340)的相交点处的存储器单元的本体上建立负电位。
在图5A中，字线202以及选择线214及215可维持初始电压电平。举例来说，字线202以及选择线214及215的初始电压电平可为参考电位，例如接地、0V或Vss。字线202以及选择线214及215可表示位线204与源极216之间的所有字线及选择线。源极216的初始电压电平在时间t0处转变为较低。举例来说，源极216的初始电压电平可为参考电位，例如接地、0V或Vss。电压电平570可为某一负电压电平。负电压电平570的较高量值可提供移动离子远离存储器单元的本体的较多移动，但还伴随着经增加的电力需求。虽然对负电压电平570的量值的选择可为电力使用与移动离子的阈值电压影响的减轻水平之间的折衷，但-2V到-3V的电压电平570可产生足以达成本文中所描述的类型的结构内的适当减轻的离子迁移率。
响应于源极216的电压电平在时间t0处的转变，柱340的电压电平可由于电容耦合而从初始电压电平(例如，参考电位)减小达电压差572。电压差572可为某一负电压电平。电压差572可进一步具有比电压电平570小的量值，例如，这是因为柱340与源极216之间的导电部分342的p-n结。针对多晶硅结构，此差可为0.7V，使得如果电压电平570为-2V到-3V，那么电压电平572可为-1.2V到-2.3V。可在感测选择性地连接到源极216的存储器单元之前(例如，紧接在感测所述存储器单元之前，或在周期性基础上)执行图5A中所描绘的方法。针对一些实施例，在柱340的电压电平为负的时起始对选择性地连接到源极216的存储器单元的感测。尽管图5A的实例将相同电压电平施加到字线202以及选择线214及215，但可使用不同的电压电平，前提是在源极216的电压电平于时间t1处转变(例如通过去除电压电平570)之后维持柱340上的负电压差572。
在图5B中，源极216及位线204可维持初始电压电平。举例来说，源极216及位线204的初始电压电平可为参考电位，例如接地、0V或Vss。字线202以及选择线214及215的初始电压电平在时间t0处转变为较高。举例来说，字线202以及选择线214及215的初始电压电平可为参考电位，例如接地、0V或Vss。电压差574可为某一正电压电平。针对一些实施例，在初始电压电平为参考电位的情况下，字线202以及选择线214及215的电压电平可转变到供应电压Vcc。作为现有标准的一个实例，供应电压Vcc可具有3.3V的标称电平，及2.7V到3.6V的范围。正电压差574的较高量值可提供移动离子远离存储器单元的本体的较多移动，但还伴随经增加电力需求。
响应于字线202以及选择线214及215的电压电平在时间t0处的转变，柱340的电压电平可由于电容耦合而从初始电压电平(例如，参考电位)增加达电压差576。电压差576可为某一正电压电平。电压差576可进一步具有比电压差574小的量值，例如，这是因为柱340与源极216之间的导电部分342的p-n结。针对多晶硅结构，此差可为0.7V。
在时间t1处，字线202以及选择线214及215的电压电平转变为较低(例如，施加参考电位)。响应于字线202以及选择线214及215的电压电平在时间t1处的转变，柱340的电压电平可由于电容耦合而降低达电压差576与电压差578的和的电压差。电压差578可为某一负电压电平。电压差578可进一步具有比电压差574小的量值，例如，这是因为柱340与源极216之间的导电部分342的p-n结。针对多晶硅结构，此差可为0.7V，使得如果电压差574为3.3V，那么电压差578可为-2.6V。可在感测选择性地连接到源极216的存储器单元之前(例如，紧接在感测所述存储器单元之前、在周期性基础上或在对其它存储器单元进行存取操作期间)执行图5B中所描绘的方法。针对一些实施例，可在柱340的电压电平为负的时起始对选择性地连接到源极216的存储器单元的感测。尽管图5B的实例将相同电压电平施加到源极216及位线204，但可使用不同的电压电平，前提是在字线202以及选择线214及215的电压电平于时间t1处转变之后维持柱340上的负电压差578。
图6A到6B是根据实施例的操作存储器的方法的流程图。参考图6A，在680处，在存储器单元的本体中建立负电位。举例来说，可如参考图5A到5B所描述而在柱340中建立负电位。在682处，对存储器单元起始感测操作(例如，读取操作)以确定由存储器单元存储的数据值。可在存储器单元的本体仍处于负电位时起始感测操作。可响应于来自外部装置(例如，外部控制器)的命令而执行图6A的方法。举例来说，第一命令可起始过程680，而第二命令可起始682处的感测操作。替代地，可响应于如关于图6B较详细地论述的计时器或结合如关于图7及8较详细地论述的对另一存储器单元进行的存取操作(例如，擦除操作)而执行过程680。
NAND存储器中的感测操作通常涉及将电压电平(例如，读取电压)施加到连接到串联连接存储器单元串中的所选择存储器单元的所选择存取线，且将不同电压电平(例如，通过电压)施加到连接到串联连接存储器单元串中的每一剩余存储器单元的存取线。举例来说，如果读取电压具有对应于一或多个可能数据状态的阈值电压，那么所述读取电压可足以激活所选择存储器单元，且如果读取电压具有对应于可能数据状态中的至少一者的阈值电压，那么所述读取电压不足以激活所选择存储器单元，而通过电压可各自足以激活串联连接存储器单元串中的任何存储器单元，而不管那些存储器单元已经编程以存储可能数据状态中的哪一者。
参考图6B，在684处使计时器进展。在686处，做出关于计时器是否具有所要值的确定。举例来说，在计时器输出表示逝去时间的计数值的情况下，所要值可表示计数的特定值。使计时器进展可包含使计数器进展，此可包含将计数的值递增或递减。替代地，在计时器输出信号且于特定时间间隔已逝去时将所述输出信号的逻辑电平从第一值双态切换到第二值的情况下，所要值可表示逻辑电平的第二值。在此类实施例中，使计时器进展可包含将逝去时间递增或递减。
如果在686处计时器具有所要值，那么在680处在存储器单元的本体中建立负电位。针对其中计时器与存储器外部的装置(例如，外部控制器)进行通信的实施例，可响应于来自外部装置的命令而起始过程680。如果在686处计时器不具有所要值，那么过程返回到684以继续使计时器进展。针对其中计时器的所要值表示计数值的实施例，可在返回到684处的使计时器进展之前在688处将计时器复位到初始值。图6B的实施例可用于促进将移动离子维持处于瞬时状态中，(例如)从而抑制移动离子获得稳定状态。作为实例，对应于10分钟的计时器值可促进将移动离子维持处于瞬时状态中。可将所要值存储于存储器中，例如存储于存储器的一或多个存储器单元中，或者当计时器在存储器外部时存储于外部装置中。另外，可利用温度传感器来修改计时器的所要值。举例来说，如果温度传感器指示高于上限阈值的温度，那么所要值可经改变以表示经增加时间量，且如果温度传感器指示低于下限阈值的温度，那么所要值可经改变以表示经降低时间量。针对一些实施例，上限阈值及下限阈值可具有相同值。
图7是描绘根据一实施例的操作存储器的方法的时序图。举例来说，图7的方法可表示对所选择存储器单元块(例如，图2C的存储器单元块2500)进行的擦除操作。未被选择用于擦除操作的一或多个存储器单元块可与所选择存储器单元块(例如，图2C的存储器单元块2501)共享源极216。
参考图7，可将所选择存储器单元块的字线202(例如，所选择字线202)的电压电平维持处于初始电压电平。举例来说，所选择字线202的初始电压电平可为参考电位，例如接地、0V或Vss。源极216及位线204的初始电压电平在时间t0处转变为较高电压电平。举例来说，源极216及位线204的初始电压电平可为参考电位，例如接地、0V或Vss。电压差770可为某一正电压电平，将预期所述正电压电平会在所选择字线202维持处于所述所选择字线的电压电平的同时使连接到所述所选择字线的存储器单元的阈值电压降低(例如，从所述存储器单元的数据存储结构移除电子)。举例来说，在所选择字线202接收参考电位的情况下，电压差770可为大约20V到25V。虽然图7中未展示，但施加到所选择存储器单元块的选择线(例如，214及215)的电压电平可为适合于产生到所选择存储器单元块的柱340中的栅极诱发的漏极泄漏(GIDL)的某一或某些值。另外，不同字线202可维持不同电压电平。举例来说，一或多个边缘字线202(例如，图2C的字线2020、2021、202N-1及/或202N)可维持比其它字线202高的电压电平。此外，尽管将源极216及位线204描绘为施加相同电压电平，但也可使用不同的电压电平。
可准许未被选择用于擦除操作的存储器单元块的字线202(例如，未选择字线202)在时间t0处进行电浮动。由于施加到源极216及位线204的电压电平，因此所选择存储器单元块及未选择存储器单元块的柱340可从初始电压电平(例如，参考电位)增加达电压差776。电压差776可具有比电压差770小的量值，例如，这是因为柱340与源极216之间的导电部分342的p-n结。针对多晶硅结构，此差可为0.7V。在未选择字线202进行电浮动的情况下，所述未选择字线还可由于与其相应柱340的电容耦合而从其初始电压电平增加达电压差772。电压差772可由于字线202与柱340之间的耦合比率而具有比电压差776小的量值。
在时间t1处，源极216及位线204的电压电平的放电可开始。在源极216及位线204被放电的同时，所选择存储器单元块及未选择存储器单元块两者的浮动未选择字线202及柱340也可对应地经历电压电平的减小。
在时间t2处，当源极216达到特定电压电平时，柱340达到其对应电压电平，及/或未选择字线202达到其对应电压电平774，可将有源电压偏置施加到未选择字线202。举例来说，在未选择字线202从时间t0直到时间t2进行电浮动时，未选择字线202的有源偏置可在时间t2处开始。可在时间t2处将特定电压电平施加到未选择字线202以导致未选择字线202的电压电平大体上等于(例如，等于)电压电平774。此所施加电压电平可小于电压电平774，其中与未选择字线202的相应柱340的电容耦合使所述未选择字线的有效电压电平达到电压电平774。
在时间t2与时间t3之间，准许源极216及位线204继续进行放电，从而也导致柱340的继续放电。在未选择字线202被有源偏置的同时，所述未选择字线还可由于与其相应柱340的电容耦合而经历其有效电压电平的减小。在时间t3处，例如当源极216返回到其初始电压电平时，未选择字线202的所施加电压电平减小(例如，减小到未选择字线202的初始电压电平)。在与所选择字线202相关联的柱340可在时间t3处保持处于其初始电压电平(描绘为实线)的同时，与未选择字线202相关联的柱340可在时间t3处经历电压电平的减小(描绘为虚线)。举例来说，由于与柱340(其与未选择字线202相关联)的相关联未选择字线202的电容耦合，因此所述柱的电压电平可经历达电压电平778的减小。
图8是根据实施例的操作存储器的方法的流程图。在880处，将第一电压电平施加到源极(例如，共同源极216)。在882处，将第二电压电平施加到所选择存取线(例如，字线202)。预期第一电压电平与第二电压电平之间的差会使连接到所选择存取线的存储器单元(例如，存储器单元208)的阈值电压电平降低(例如，通过从存储器单元的数据存储节点移除电子)。举例来说，第一电压电平可为20V到25V的擦除电压。第二电压电平可为参考电位，例如接地、0V或Vss。
在884处，可使未选择存取线(例如，另一字线202)电浮动。连接到所选择存取线的存储器单元及连接到未选择存取线的存储器单元各自选择性地连接到源极。连接到所选择存取线的所有存储器单元及连接到未选择存取线的所有存储器单元可各自选择性地连接到源极。此类存储器单元邻近于其而形成的半导体柱(例如，柱340)可(例如)通过p-n结或其它触点而电连接到源极。
在886处，起始将源极放电到低于第一电压电平的第三电压电平。当在888处未选择存取线的电压电平达到特定电压电平(例如，介于第一电压电平与第三电压电平之间的特定电压电平)时，可将高于第三电压电平的第四电压电平施加到未选择存取线。举例来说，特定电压电平可高于或等于第四电压电平。举例来说，确定未选择存取线的电压电平何时达到特定电压电平可包含：测量未选择存取线的电压电平、在起始源极的放电之后等待某一预定时间长度、测量源极的电压电平或测量选择性地连接到存储器单元(其连接到未选择存取线)的数据线(例如，位线204)的电压电平。
在890处，在将源极放电到第三电压电平之后，可将未选择存取线放电到小于第四电压电平的第五电压电平。作为实例，第五电压电平可为参考电位，例如接地、0V或Vss。第四电压电平与第五电压电平之间的差的量值可经选择以在与未选择存取线相关联的半导体柱中产生足以在所述半导体柱中产生负电位的电压降(例如，通过电容耦合)。举例来说，从第四电压电平到第五电压电平的差可为大约-2V到-4V。针对一些实施例，第四电压电平可表示供应电压Vcc。
例如参考图7到8所描述的方法可在未被选择用于擦除操作的存储器单元块的存储器单元中建立负本体电位。此可用于减轻此类未选择存储器单元块可在现有技术的擦除操作期间经历的大的正本体电位(类似于图7中从时间t0到时间t1所展示)的影响。此大的正本体电位可使移动离子移动到稳定状态，例如参考图4A到4B所展示及描述。通过在未选择存储器单元块中建立负本体电位，可获得移动离子的瞬时状态(例如参考图4C到4D或图4E到4F所展示及描述)，此可在感测未被选择用于擦除操作的存储器单元块的存储器单元时促进误差的减少。
结论
虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。

Claims (24)

1.一种操作存储器的方法，其包括：
使计时器进展；
通过响应于所述计时器的值具有所要值而在存储器单元的本体中建立负电位，来将移动离子移动远离所述存储器单元的所述本体；及
对所述存储器单元起始感测操作；
其中所述所要值经配置以将所述移动离子维持处于瞬时状态中。
2.根据权利要求1所述的方法，其中对所述存储器单元起始所述感测操作在所述存储器单元的所述本体具有所述负电位时发生。
3.根据权利要求1所述的方法，其中在所述存储器单元的所述本体中建立所述负电位包括将负电压电平施加到连接到所述存储器单元的所述本体的源极。
4.根据权利要求1所述的方法，其中所述存储器单元是串联连接存储器单元串中的特定存储器单元，且其中在所述存储器单元的所述本体中建立所述负电位包括将相同正电压电平施加到多个存取线中的每一存取线，其中所述多个存取线中的每一存取线连接到所述串联连接存储器单元串中的相应存储器单元。
5.根据权利要求1所述的方法，其中所述计时器经配置以输出计数值，且其中在所述存储器单元的所述本体中建立所述负电位包括响应于所述计数值具有所述所要值而在所述存储器单元的所述本体中建立所述负电位。
6.根据权利要求5所述的方法，其进一步包括：
将所述计时器复位到初始值。
7.根据权利要求5所述的方法，其进一步包括：
响应于温度的指示而修改所述计时器的所述所要值。
8.根据权利要求1所述的方法，其中所述计时器经配置而以某一特定逝去时间为间隔来双态切换输出信号的逻辑电平，且其中在所述存储器单元的所述本体中建立所述负电位包括响应于所述输出信号具有特定逻辑电平而在所述存储器单元的所述本体中建立所述负电位。
9.根据权利要求8所述的方法，其进一步包括：
响应于温度的指示而修改所述间隔的长度。
10.一种操作设备的方法，其包括：
使计时器进展；及
通过响应于所述计时器的值具有所要值而在存储器的存储器单元的本体中建立负电位，来将移动离子移动远离所述存储器单元的所述本体；
其中所述所要值经配置以将所述移动离子维持处于瞬时状态中。
11.根据权利要求10所述的方法，其中所述计时器在所述存储器外部，且其中响应于由所述存储器从在所述存储器外部与所述计时器进行通信的装置接收的命令而执行在所述存储器单元的所述本体中建立所述负电位。
12.根据权利要求10所述的方法，其中所述计时器包括对时钟信号做出响应的计数器，且其中在所述存储器单元的所述本体中建立所述负电位包括响应于所述计数器的计数值具有所述所要值而在所述存储器单元的所述本体中建立所述负电位。
13.根据权利要求12所述的方法，其进一步包括：
在所述计数值具有所述所要值之后将所述计数器复位到初始值。
14.根据权利要求12所述的方法，其进一步包括：
响应于温度传感器指示高于预定义上限阈值或低于预定义下限阈值的温度而修改所述计数值的所述所要值。
15.根据权利要求10所述的方法，其中所述计时器经配置而以某一特定逝去时间为间隔来将输出信号的逻辑电平从第一逻辑电平周期性地双态切换到第二逻辑电平，且其中在所述存储器单元的所述本体中建立所述负电位包括响应于所述输出信号具有所述第二逻辑电平而在所述存储器单元的所述本体中建立所述负电位。
16.根据权利要求15所述的方法，其进一步包括：
响应于温度传感器指示高于预定义上限阈值的温度而增加所述间隔的长度；及
响应于温度传感器指示低于预定义下限阈值的温度而降低所述间隔的长度。
17.一种操作存储器的方法，其包括：
将第一电压电平施加到源极；
将第二电压电平施加到所选择存取线，其中预期所述第一电压电平与所述第二电压电平之间的差会使连接到所述所选择存取线的存储器单元的阈值电压电平降低；
在将所述第一电压电平施加到所述源极时使未选择存取线电浮动，其中连接到所述所选择存取线的所述存储器单元及连接到所述未选择存取线的存储器单元各自选择性地连接到所述源极；
将所述源极放电到低于所述第一电压电平的第三电压电平；
当在将所述源极放电到所述第三电压电平时所述未选择存取线的电压电平达到特定电压电平时，将高于所述第三电压电平的第四电压电平施加到所述未选择存取线；及
在将所述源极放电到所述第三电压电平之后，将所述未选择存取线放电到低于所述第四电压电平的第五电压电平。
18.根据权利要求17所述的方法，其中将所述未选择存取线放电到低于所述第四电压电平的所述第五电压电平包括将所述未选择存取线放电到等于所述第三电压电平的所述第五电压电平。
19.根据权利要求18所述的方法，其中将所述源极放电到低于所述第一电压电平的所述第三电压电平包括将所述源极放电到等于所述第二电压电平的所述第三电压电平。
20.根据权利要求19所述的方法，其中将所述第二电压电平施加到所述所选择存取线包括将参考电位施加到所述所选择存取线。
21.根据权利要求17所述的方法，其中所述方法包括所述存储器的擦除操作。
22.一种设备，其包括：
存储器单元阵列；及
控制器，其用以对所述存储器单元阵列执行存取操作；
其中所述控制器经配置以致使所述设备执行权利要求1-16中的任一者所述的方法。
23.一种设备，其包括：
存储器单元阵列，其布置成串联连接存储器单元串；及
控制器，其用以对所述存储器单元阵列执行存取操作；
其中在对所述存储器单元阵列中被选择用于擦除操作的所选择串联连接存储器单元串进行所述擦除操作期间，所述控制器经配置以：
将第一电压电平施加到源极；
将第二电压电平施加到连接到所述所选择串联连接存储器单元串中的存储器单元的所选择存取线，其中预期所述第一电压电平与所述第二电压电平之间的差会使连接到所述所选择存取线的存储器单元的阈值电压电平降低；
在将所述第一电压电平施加到所述源极时使连接到未选择串联连接存储器单元串中的存储器单元的未选择存取线电浮动，其中连接到所述所选择存取线的所述存储器单元及连接到所述未选择存取线的所述存储器单元各自选择性地连接到所述源极；
将所述源极放电到低于所述第一电压电平的第三电压电平；
当在将所述源极放电到所述第三电压电平时所述未选择存取线的电压电平达到特定电压电平时，将高于所述第三电压电平的第四电压电平施加到所述未选择存取线；及
在将所述源极放电到所述第三电压电平之后，将所述未选择存取线放电到低于所述第四电压电平的第五电压电平。
24.一种设备，其包括：
存储器单元阵列；及
控制器，其用以对所述存储器单元阵列执行存取操作；
其中在对所述存储器单元阵列中被选择用于擦除操作的所选择串联连接存储器单元串进行所述擦除操作期间，所述控制器经配置以致使所述设备执行权利要求17-20中的任一者所述的方法。
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