TWI640010B - 分段記憶體及操作 - Google Patents

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TWI640010B TW106128099A TW106128099A TWI640010B TW I640010 B TWI640010 B TW I640010B TW 106128099 A TW106128099 A TW 106128099A TW 106128099 A TW106128099 A TW 106128099A TW I640010 B TWI640010 B TW I640010B
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Abstract

本發明揭示具有串聯連接之記憶體胞之複數個串之設備及其等之操作方法，其中該複數個串之各串透過一對應各自第一選擇閘極選擇性地連接至一共同資料線，且透過一對應各自第二選擇閘極選擇性地連接至一共同源極。一第一存取線耦合至該複數個串之各串之一第一位置之一各自記憶體胞。一第二存取線耦合至該複數個串之一第一子集之各串之一第二位置之一各自記憶體胞，且一第三存取線耦合至該複數個串之一第二子集之各串之該第二位置之一各自記憶體胞。

Description

分段記憶體及操作
本發明大體上係關於記憶體，且特定言之，在一或多項實施例中，本發明係關於操作具有記憶體分段之記憶體之設備及方法。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部、半導體、積體電路裝置。存在諸多不同類型之記憶體，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。 針對一廣泛範圍之電子應用，已將快閃記憶體開發成一種流行之非揮發性記憶體源。快閃記憶體通常使用容許高記憶體密度、高可靠性及低電力消耗之一個電晶體記憶體胞。透過對電荷儲存結構(例如，浮動閘極或電荷陷阱)或其他物理現象(例如，相變或極化)進行程式化(其通常稱為寫入)，記憶體胞之臨限電壓(Vt)之變化判定各記憶體胞之資料狀態(例如，資料值)。快閃記憶體及其他非揮發性記憶體之常見用途包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放機、數位記錄器、遊戲機、家用電器、車輛、無線裝置、行動電話及可裝卸記憶體模組，且非揮發性記憶體之用途在繼續擴展。 一NAND快閃記憶體係一常見類型之快閃記憶體裝置，其因配置基本記憶體胞組態之邏輯形式而如此命名。通常，NAND快閃記憶體之記憶體胞陣列經配置使得該陣列之一列中之各記憶體胞之控制閘極連接在一起以形成一存取線，諸如一字線。該陣列之行包含一起串聯連接於一對選擇閘極(例如，一源極選擇電晶體與一汲極選擇電晶體)之間之記憶體胞之串(通常稱為NAND串)。各源極選擇閘極連接至一源極線，而各汲極選擇閘極連接至以資料線，諸如行位元線。 為了滿足更高容量記憶體之需求，設計者繼續爭取增加記憶體密度(例如，在一積體電路晶粒之一給定區域中之記憶體胞之數目)。增加記憶體密度之一種方式係：形成堆疊式記憶體陣列，例如，通常稱為三維記憶體陣列。具有堆疊式記憶體陣列之此類記憶體之操作可帶來在以一單一層級形成之記憶體陣列中未遇到之挑戰。
在以下詳細描述中，參考形成具體實施例之一部分且藉助圖解來展示之附隨圖式。在圖示中，相似元件符號描述貫穿若干圖示之實質上類似組件。可利用其他實施例，且可在不脫離本發明之範疇之情況下，做出結構、邏輯及電改變。因此，不應以一限制意義來看待以下詳細描述。 圖1係根據一實施例之呈與一處理器130之形式之一第二設備(其作為呈一電子系統之形式之一第三設備之部分)通信之記憶體(例如，記憶體裝置) 100之形式之一第一設備之一簡化方塊圖。電子系統之一些實例包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放機、數位記錄器、遊戲機、家用電器、車輛、無線裝置、行動電話、可裝卸記憶體模組及類似物。處理器130，例如記憶體裝置100外部之一控制器，可係一記憶體控制器或其他外部主機裝置。 記憶體裝置100包含以邏輯方式佈置於列及行中之一記憶體胞陣列104。一邏輯列之記憶體胞通常連接至相同存取線(統稱為一字線)，而一邏輯行之記憶體胞通常選擇性地連接至相同資料線(統稱為一位元線)。一單一存取線可與記憶體胞之多於一個邏輯列相關聯，且一單一資料線可與多於一個邏輯行相關聯。記憶體胞陣列104之至少一部分之記憶體胞(圖1中未展示)配置於串聯連接之記憶體胞之串中。記憶體胞之區塊(圖1中未展示)大體上包含共用一組共同存取線且亦可共用一共同資料線及一共同源極之記憶體胞。記憶體胞陣列104之至少一部分之記憶體胞之區塊以如本文描述之一方式進行分段。 提供一列解碼電路108及一行解碼電路110以解碼位址信號。接收位址信號並進行解碼以對記憶體胞陣列104進行存取。記憶體裝置100亦包含輸入/輸出(I/O)控制電路112以管理將命令、位址及資料輸入至記憶體裝置100，而且亦管理自記憶體裝置100輸出資料及狀態資訊。一位址暫存器114與I/O控制電路112及列解碼電路108及行解碼電路110通信以在解碼之前鎖存位址信號。一命令暫存器124與I/O控制電路112及控制邏輯116通信以鎖存傳入命令。 一控制器，諸如一內部控制器(例如，控制邏輯116)，回應於命令控制對記憶體胞陣列104之存取，並向外部處理器130產生狀態資訊，即，控制邏輯116可經組態以根據本文描述之實施例執行存取操作(例如，讀取操作)。控制邏輯116與列解碼電路108及行解碼電路110通信以回應於位址控制列解碼電路108及行解碼電路110。 控制邏輯116亦與一快取暫存器118及資料暫存器120通信。分別地，快取暫存器118如受控制邏輯116之指示鎖存傳入或傳出之資料，以臨時儲存資料，同時記憶體胞陣列104正忙著寫入或讀取其他資料。在以程式化操作(例如，通常稱為一寫入操作)期間，資料自快取暫存器118傳遞至資料暫存器120以供傳送至記憶體胞陣列104；接著，將來自I/O控制電路112之新資料鎖存於快取暫存器118中。在一讀取操作期間，資料自快取暫存器118傳遞至I/O控制電路112以供輸出至外部處理器130；接著，新資料自資料暫存器120傳遞至快取暫存器118。一狀態暫存器122與I/O控制電路112及控制邏輯116通信以鎖存狀態資訊以供輸出至處理器130。 記憶體裝置100經由一控制鏈路132在控制邏輯116處自處理器130接收控制信號。該等控制信號可至少包含一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。可取決於記憶體裝置100之性質經由控制鏈路132進一步接收額外控制信號(圖中未展示)。記憶體裝置100經由一多工輸入/輸出(I/O)匯流排134自處理器130接收命令信號(其表示命令)、位址信號(其表示位址)及資料信號(其表示資料)，並經由I/O匯流排134將資料輸出至處理器130。 舉例而言，在I/O控制電路112處經由I/O匯流排134之輸入/輸出(I/O)接腳[7:0]接收命令，並將該等命令寫入至命令暫存器124中。在I/O控制電路112處經由匯流排134之輸入/輸出(I/O)接腳[7:0]接收位址，並將該等位址寫入至位址暫存器114中。在I/O控制電路112處經由一8位元裝置之輸入/輸出(I/O)接腳[7:0]或一16位元裝置之輸入/輸出(I/O)接腳[15:0]接收資料，並將該等資料寫入至快取暫存器118中。隨後，將資料寫入至資料暫存器120中以用於程式化記憶體胞陣列104。對於另一實施例，可省略快取暫存器118，且將資料直接寫入至資料暫存器120中。亦經由一8位元裝置之輸入/輸出(I/O)接腳[7:0]或一16位元裝置之輸入/輸出(I/O)接腳[15:0]輸出資料。 熟習此項技術者應瞭解，可提供額外電路及信號，且已簡化了圖1之記憶體裝置100。應認識到，可能不一定使參考圖1描述之各種區塊組件之功能性隔離以區分一積體電路裝置之組件或組件部分。舉例而言，一積體電路裝置之一單一組件或組件部分可經調適以執行圖1中之多於一個區塊組件之功能性。替代地，可組合一積體電路裝置之一或多個組件或組件部分以執行圖1之一單一區塊組件之功能性。 另外，雖然根據一般慣例描述了用於接收及輸出各種信號之具體I/O接腳，但應注意，在各項實施例中可使用I/O接腳之其他組合或其他數目個I/O接腳。 圖2A係如可用於參考圖1描述之類型之一記憶體中(例如，作為記憶體胞陣列104之一部分)之一記憶體胞陣列200A之一部分之一示意圖。記憶體陣列200A包含存取線(諸如字線2020 至202N )及一資料線(諸如位元線204)。字線202可以一多對一關係連接至圖2A中未展示之全域存取線(例如，全域字線)。對於一些實施例，可在例如可經導電地摻雜以具有一導電類型(諸如一p型導電性，例如以形成一p井，或一n型導電性，例如以形成一n井)之一半導體之上形成記憶體陣列200A。 記憶體陣列200A可包含串聯連接之記憶體胞之串，諸如NAND串2060 至206M 中之一者。各NAND串206可連接(例如，選擇性地連接)至一共同源極(SRC)216，且可包含記憶體胞2080 至208N 。記憶體胞208可表示用於儲存資料之非揮發性記憶體胞。記憶體胞208可進一步表示非揮發性「虛設」記憶體胞。可在NAND串206之邊緣處，例如在字線2020 及202N 處，提供虛設記憶體胞，且該等胞可用於減小對NAND串206中之剩餘記憶體胞208之干擾效應，且用於支援連接至位元線204及/或源極216或與位元線204及/或源極216隔離。虛設記憶體胞通常不用於儲存記憶體之一使用者可存取之資料。分別地，在邊緣字線2020 及202N 與其等最近之選擇閘極210或212之間可能不存在中間記憶體胞208。 各NAND串206之記憶體胞208可串聯連接於一選擇閘極210 (例如，一場效應電晶體)(諸如，選擇閘極2100 至210M 中之一者)(例如，其可為源極選擇電晶體，統稱為選擇閘極源極)與一選擇閘極212 (例如，一場效應電晶體)(諸如選擇閘極2120 至212M 中之一者)(例如，其可為汲極選擇電晶體，統稱為選擇閘極汲極)之間。選擇閘極2120 至212M 可共同連接至一選擇線(SGS)214，諸如一源極選擇線，且選擇閘極2120 至212M 可連接至各自選擇線(SGD)2150 至215M ，諸如汲極選擇線。儘管將選擇閘極210及212描繪為傳統場效應電晶體，然選擇閘極210及212可利用類似於(例如，相同於)記憶體胞208之一結構。 各選擇閘極210之一源極可連接至共同源極216。各選擇閘極210之汲極可連接至對應NAND串206之一記憶體胞2080 。舉例而言，選擇閘極2100 之汲極可連接至對應NAND串2060 之記憶體胞2080 。因此，各選擇閘極210可經組態以選擇性地將一對應NAND串206連接至共同源極216。各選擇閘極210之一控制閘極可連接至選擇線214。 各選擇閘極212之汲極可連接至對應NAND串206之位元線204。舉例而言，選擇閘極2120 之汲極可連接至對應NAND串2060 之位元線2040 。各選擇閘極212之源極可連接至對應NAND串206之一記憶體胞208N 。舉例而言，選擇閘極2120 之源極可連接至對應NAND串2060 之記憶體胞208N 。因此，各選擇閘極212可經組態以選擇性地將一對應NAND串206連接至共同位元線204。各選擇閘極212之一控制閘極可連接至一各自選擇線215。 圖2A中之記憶體陣列可為一三維記憶體陣列，例如，其中NAND串206可實質上垂直於含有共同源極216之一平面延伸且到達含有複數個位元線204之可實質上平行於含有共同源極216之平面之一平面。 記憶體胞208之典型構造包含可(例如，透過臨限電壓之變化)判定記憶體胞之一資料狀態之一資料儲存結構234 (例如，一浮動閘極、電荷陷阱等等)及一控制閘極236，如圖2A中展示。資料儲存結構234可包含導電及介電結構兩者，而控制閘極236通常由一或多種導電材料形成。在一些情況中，記憶體胞208可進一步具有一經定義源極230及一經定義汲極232。記憶體胞208使其等之控制閘極236連接至一字線202 (且在一些情況中，形成字線202)。 記憶體胞陣列200A之部分可表示一記憶體片段218。記憶體片段218可包含記憶體胞之一區塊之一子集(圖2A中未展示)，其包含複數個記憶體子區塊207，其共用不與記憶體胞之區塊之其他子區塊共用之至少一個字線202 (例如，字線2020 及/或字線202N )，且共用與記憶體胞之區塊之其他子區塊共用之至少一個字線202 (例如，字線2021 至202N-1 中之任一者)。記憶體子區塊207可各包含一NAND串206及一共同位元線204與一共同源極216之間之其對應選擇閘極210及212。貫穿剩餘圖，相似編號之元件對應於如關於圖2A提供之描述。 圖2B係如可用於參考圖1描述之類型之一記憶體中(例如，作為記憶體胞陣列104之一部分)之一記憶體胞陣列200B之一部分之另一示意圖。圖2B提供一三維NAND記憶體陣列結構之一個實例之額外細節。三維NAND記憶體陣列200B可併入垂直結構，其等可包含半導體柱，其中該等柱之一部分可用作NAND串206之記憶體胞之一通道區域。NAND串206可各由一選擇閘極212 (例如，其可為汲極選擇電晶體，統稱為選擇閘極汲極)選擇性地連接至一位元線2040 至204L ，且由一選擇閘極210 (例如，其可為源極選擇電晶體，統稱為選擇閘極源極)連接至一共同源極216。各字線202可連接至記憶體陣列200B中之記憶體胞之多個列。由一特定字線202共同連接至彼此之記憶體胞之列可統稱為層級。 圖2C係如可用於參考圖1描述之類型之一記憶體中(例如，作為記憶體胞陣列104之一部分)之一記憶體胞陣列200C之一部分之另一示意圖。圖2C描繪包含複數個記憶體片段218 (例如，218A及218B)之記憶體胞220之一區塊。儘管在圖2C中僅描繪兩個記憶體片段218，但可使用其他數目個記憶體片段218。 記憶體片段218A包含複數個記憶體子區塊，其共用不與記憶體片段218B之子區塊或記憶體胞220之區塊之其他子區塊共用之至少一個字線202 (例如，字線202A0 及/或字線202AN )。類似地，記憶體片段218B包含複數個記憶體子區塊，其共用不與記憶體片段218A之子區塊或記憶體胞220之區塊之其他子區塊共用之至少一個字線202 (例如，字線202B0 及/或字線202BN )。 記憶體片段218A之記憶體子區塊進一步共用與記憶體片段218B之子區塊以及記憶體胞220之區塊之其他子區塊共用之至少一個字線202 (例如，字線2021 至202N-1 中之任一者)。類似地，記憶體片段218B之記憶體子區塊進一步共用與記憶體片段218A之子區塊以及記憶體胞220之區塊之其他子區塊共用之至少一個字線202 (例如，字線2021 至202N-1 中之任一者)。 換言之，記憶體胞220之區塊包含串聯連接之記憶體胞208之複數個串，其中記憶體胞220之區塊之串聯連接之記憶體胞208之各串透過一對應各自選擇閘極212選擇性地連接至一共同位元線204，且透過一對應各自選擇閘極210選擇性地連接至一共同源極216。記憶體胞220之區塊之串聯連接之記憶體胞208之各串可包含對應於記憶體胞208之其數目之數個位置。可將各位置想像為在記憶體胞220之區塊形成於其中之實體空間之一各自層級處存在。記憶體胞之區塊之串聯連接之記憶體胞208之各串之一特定位置可包含耦合至一特定字線202之其對應記憶體胞208。舉例而言，耦合至字線202A0 及202B0 之記憶體胞208在串聯連接之記憶體胞208之其等各自串內可具有相同位置(且可在相同實體層級處形成)，耦合至字線2021 之記憶體胞208在串聯連接之記憶體胞208之其等各自串內可具有相同位置(且可在相同實體層級處形成)，耦合至字線2022 之記憶體胞208在串聯連接之記憶體胞208之其等各自串內可具有相同位置(且可在相同實體層級處形成)，等等。 記憶體胞220之區塊包含耦合至串聯連接之記憶體胞208之複數個串之串聯連接之記憶體胞208之各串之一特定位置之一各自記憶體胞208之一字線202。舉例而言，字線2021 至202N-1 各耦合至記憶體胞220之區塊之串聯連接之記憶體胞208之串中之各者之其等對應位置之記憶體胞208。另外，記憶體胞220之區塊包含耦合至記憶體胞220之區塊之串聯連接之記憶體胞208之串之一子集之串聯連接之記憶體胞208之各串之一不同位置之一各自記憶體胞208之一字線202。舉例而言，字線202A0 及202AN 各耦合至記憶體片段218A之串聯連接之記憶體胞208之串中之各者之其等對應位置之記憶體胞208，而字線202B0 及202BN 各耦合至記憶體片段218B之串聯連接之記憶體胞208之串中之各者之其等對應位置之記憶體胞208。 在圖2C之實例中，記憶體片段218A及218B之記憶體子區塊經由一各別選擇閘極212(例如212A0 、212A1 、212B0 及212B1 )各獨立地選擇性地連接至共同位元線204，而記憶體片段218A之記憶體子區塊回應於來自選擇線214A之一單一控制信號經由一各別選擇閘極210(例如210A0 及210A1 )選擇性地連接至共同源極216，且記憶體片段218B之記憶體子區塊回應於來自選擇線214B之一單一控制信號經由一各別選擇閘極210(例如210B0 及210B1 )選擇性地連接至共同源極216。以此方式，片段可促進減小字線202在操作期間之電容。舉例而言，當對記憶體片段218A (例如，記憶體胞2081 )中之一目標記憶體胞進行存取(例如，讀取該目標記憶體胞)時，可啟動源極選擇閘極210A0 及210A1 以將記憶體片段218A之記憶體子區塊連接至源極216，同時可撤銷啟動源極選擇閘極210B0 及210B1 以使記憶體片段218B之記憶體子區塊(以及記憶體胞220之區塊之任一其他記憶體片段218)與源極216隔離。 雖然隔離了不含有用於目標存取之一記憶體胞之記憶體片段218之記憶體子區塊可促進減小用於存取操作之字線202之電容，但此舉亦可提升邊緣字線之記憶體胞中之熱電子注入。因此，藉由獨立於其他字線來操作未經選擇之記憶體片段218之且不耦合至目標記憶體胞之字線(例如，直接連接至一選擇閘極之彼等字線，諸如虛設字線)，可減輕提升熱電子注入之狀況。 圖3A至圖3C描繪具有記憶體片段218之各種組態之共用一共同位元線(BL)204及共同源極(SRC)216之記憶體胞220之概念區塊。雖然在圖3A至圖3C中之各者中描繪了記憶體胞220之兩個區塊，且雖然針對記憶體胞220中之各區塊描繪了兩個記憶體片段218，然記憶體胞220之其他數目個區塊可共用一共同位元線204，且記憶體胞220之區塊可含有其他數目個記憶體片段218。類似地，雖然針對圖3A至圖3C中之各者中之記憶體胞220中之各區塊描繪了四個字線(WL)202(例如2020 -2023 /WL0-WL3)，然可使用其他數目個字線202。已簡化了圖式，但應理解，一記憶體胞可存在於一字線202與一通道222之各相交點處，且一選擇閘極可存在於一選擇線214(SGS)或215(SGD)與一通道222之各相交點處。 圖3A至圖3C各描繪一各自實例，其中記憶體胞220 (例如，2200 及2201 )中之各區塊包含四個記憶體子區塊，且各記憶體片段218 (例如，218A及218B)包含彼等四個記憶體子區塊之一各自子集(例如，在各者中有兩個記憶體子區塊)。在圖3A之實例中，各記憶體片段218之選擇線214及字線2020 及2023 (例如，邊緣字線)耦合至其等各自記憶體片段218之相同記憶體子區塊。 在圖3B之實例中，各記憶體片段218之選擇線214及字線2020 耦合至其等各自記憶體片段218之相同記憶體子區塊，而各記憶體片段218之字線2023 各耦合至其等各自記憶體片段218之彼等記憶體子區塊之各自子集(例如，字線2023 中之各者耦合至一記憶體片段218中之一個記憶體子區塊)。在圖3B之實例中，對應於字線2023 之位置處之記憶體胞之結構與對應於字線2020 之位置處之記憶體胞之結構可交換，其中一記憶體片段218中之兩個字線2020 各耦合至一單一記憶體子區塊，且其中一記憶體片段218中之兩個字線2020 各耦合至一單一記憶體子區塊，且其中一記憶體片段218中之一個字線2023 各耦合至兩個記憶體子區塊。替代地，對應於字線2020 之位置處之記憶體胞之結構可利用對應於字線2023 之位置處之記憶體胞之結構，其中一記憶體片段218中之兩個字線2020 各耦合至一單一記憶體子區塊。 在圖3C之實例中，各記憶體片段218之字線2020 及2023 耦合至其等各自記憶體片段218之相同記憶體子區塊，而各記憶體片段218之選擇線214各耦合至其等各自記憶體片段218之彼等記憶體子區塊之一各自子集(例如，選擇線214中之各者耦合至一記憶體片段218中之一個記憶體子區塊)。 雖然圖3A至圖3C之實例描繪了橫跨多個子區塊之字線202，及在位元線204與源極216之間具有線性通道222之子區塊，然其他結構係可行的。圖4A描繪具有一結構之記憶體胞之一區塊，其中各字線202耦合至一單一記憶體子區塊(且因此耦合至串聯連接之記憶體胞之一串)，且各選擇線214及215耦合至一單一記憶體子區塊。然而，字線202及選擇線214及215可延伸至圖中之面中，從而容許其等例如在記憶體胞陣列外連接，以提供先前所描述之類型之連接。舉例而言，圖5A至圖5D係圖4A之結構之俯視圖，其等展示各種字線202及選擇線214及215之延伸，且以類似於圖3A展示之一方式在記憶體片段218內提供連接。 如圖5A中所展示，各選擇線215 (例如，215A0 、215A1 、215B0 及215B1 )可耦合至如圖3A中展示之一單一記憶體子區塊。如圖5B中所展示，各記憶體片段218中之各對邊緣字線202 (例如，202A0-0 與202A0-1 ；202A3-0 與202A3-1 ；202B0-0 與202B0-1 ；及202B3-0 與202B3-1 )可連接在一起以各用作各耦合至兩個記憶體子區塊之一單一邊緣字線202 (例如，分別是202A0 、202A3 、202B0 及202B3 )。類似地，各記憶體片段218中之各對選擇線214 (例如，214A0 與214A1 ；及214B0 與214B1 )可連接在一起以各用作各耦合至兩個記憶體子區塊之一單一選擇線214 (例如，分別是214A及214B)。串聯連接之記憶體胞之其等各自串之一特定位置之所有其他字線202 (例如202A1-0 與202A1-1 ；202A2-0 與202A2-1 ；202B1-0 與202B1-1 ；及202B2-0 及202B2-1 )可連接在一起以各用作各耦合至所有四個記憶體子區塊之一單一字線202 (例如，分別是2021 及2022 )。應清楚，可使用其他連接產生與其他實例中展示之彼等電路(例如圖3B及圖3C中之電路)等效之電路。 圖4B描繪形成於一基板226之上且具有一結構之記憶體胞之一區塊，其中串聯連接之記憶體胞之各串在一源極216 (例如，源極216A或216B)與一位元線204之間具有一U形通道222。如同圖4A之結構，字線202及選擇線214及215可延伸至圖之面中，從而容許其等例如在記憶體胞陣列外連接以提供先前所描述之類型之連接。圖6A至圖6D係圖4B之結構之俯視圖，其等展示各種字線202及選擇線214及215之延伸，且以類似於圖3A展示之方式之一方式在記憶體片段218內提供連接。分別地，圖6D中之值Y可表示值1、2或3，而圖6D中之值Z可表示值6、5或4。 如圖6A中所展示，各源極216 (例如，216A及216B)可連接在一起以用作記憶體胞220之區塊之一單一共同源極216。如圖6B中所展示，各選擇線215 (例如，215A0 、215A1 、215B0及215B1 )可耦合至一單一記憶體子區塊，如圖3A中所展示。另外，各選擇線214 (例如，214A及214B)可耦合至兩個記憶體子區塊，如圖3A中所展示。如圖6C中所展示，最靠近各記憶體片段218 (且因此，最靠近位元線204)之選擇線215之各對邊緣字線202 (例如，202A7-0 與202A7-1 ；及202B7-0 與202B7-1 )可連接在一起以各用作各耦合至兩個記憶體子區塊之一單一邊緣字線202 (例如，分別是202A7 及202B7 )。類似地，最靠近各記憶體片段218 (且因此，最靠近源極216)之選擇線214之邊緣字線202中之各者(例如，202A0 及202B0 )可各耦合至兩個記憶體子區塊。串聯連接之記憶體胞之其等各自串之一特定位置之所有其他字線202 (例如，202A1 與202B1 ；202A2 與202B2 ；202A3 與202B3 ；202A4-0 、202A4-1 、202B4-0 與202B4-1 ；202A5-0 、202A5-1 、202B5-0 與202B5-1 ；及202A6-0 、202A6-1 、202B6-0 與202B6-1 )可連接在一起以各用作各耦合至所有四個記憶體子區塊之一單一字線202 (例如，分別是2021 、2022 、2023 、2024 、2025 及2026 )。應清楚，可使用其他連接產生與其他實例中展示之彼等電路(諸如圖3B之電路，且若圖4B之選擇線214類似於選擇線215般耦合至之個別記憶體子區塊，則係3C之實例)等效之電路。 圖7描繪根據一實施例之一存取操作之一時序圖。舉例而言，圖7之時序圖可表示一讀取操作。跡線740可表示施加至耦合至針對讀取操作選擇之一記憶體胞(例如，一目標記憶體胞)之一字線之電壓位準。以下論述將參考至少圖2C進行，且將假定針對讀取操作選擇之記憶體胞係NAND串2060 之記憶體胞208X ，使得跡線740可表示施加至字線202X 之電壓位準。字線202X 可稱為所選擇之字線，因為其含有目標記憶體胞，而剩餘字線202可稱為未經選擇之字線。NAND串2060 可稱為串聯連接之記憶體胞之所選擇之串，因為其含有目標記憶體胞。記憶體片段218A可稱為所選擇之記憶體片段，因為其含有目標記憶體胞，而記憶體胞220之區塊中之剩餘記憶體片段218 (例如，圖2C之實例中之記憶體218B)可稱為未經選擇之記憶體片段。 跡線742可表示施加至所選擇之記憶體片段218A之未經選擇之字線202 (例如，字線202A0 、2021 至202X-1 、202X+1 至202N-1 及202AN )之電壓位準。跡線744可表示施加至未經選擇之記憶體片段218之未經選擇之邊緣字線(例如，字線202B0 及202BN )之電壓位準。跡線746可表示施加至耦合至含有目標記憶體胞之記憶體子區塊之選擇線215之電壓位準及施加至所選擇之記憶體片段218A之(若干)選擇線214 (例如，選擇線215A0 及選擇線214A)之電壓位準。跡線748可表示施加至耦合至所選擇之記憶體片段中不含有目標記憶體胞之記憶體子區塊之(若干)選擇線215 (例如，選擇線215A1 )之電壓位準。且跡線750可表示施加至未經選擇之記憶體片段218之選擇線214及215 (例如，214B、215B0 及215B1 )之電壓位準。 在時間t0處，一預充電階段可開始。如圖7之實例中所展示，使所選擇之記憶體片段218A之所有字線202初始地達到一電壓位準758。電壓位準758可足以啟動耦合至字線202中之一者之各記憶體胞，無論其等之資料狀態為何。舉一個實例，電壓位準758可係大約8 V。使所選擇之記憶體片段218之全部字線202以此方式提高可促進改進任一字線202至平穩狀態之速度，字線202之所期望電壓位準係電壓位準758。亦可使所選擇之記憶體片段218A中且不耦合至含有目標記憶體胞之記憶體子區塊之選擇線215達到小於或等於電壓位準758之一電壓位準。可使耦合至含有目標記憶體胞之記憶體子區塊之選擇線215及所選擇之記憶體片段218A之(若干)選擇線214達到一電壓位準762。可使未經選擇之記憶體片段218B之邊緣字線達到一電壓位準760，且可使未經選擇之記憶體片段218B之選擇線214及215達到一電壓位準768。可將電壓位準768選擇為小於電壓位準758且大於電壓位準752。可選擇電壓位準768以藉由使未經選擇之記憶體片段218與源極216分離並減小未經選擇之記憶體片段之邊緣字線202之記憶體胞之熱電子注入來使減小字線電容之利益衝突平衡，其中電壓位準768之低位準趨向於減小字線電容，而電壓位準768之較高位準趨向於減小熱電子注入問題。舉一個實例，電壓位準768可係大約3 V。 在時間t1處或大約在時間t1處，可將所選擇之字線202X 放電至一電壓位準754，同時將所選擇之記憶體片段218A中且不耦合至含有目標記憶體胞之記憶體子區塊之選擇線215、及未經選擇之記憶體片段218之選擇線214及215放電至電壓位準752。電壓位準752可表示一參考電位，例如Vss或接地。電壓位準754可表示希望區分於所選擇之記憶體胞之可能資料狀態之間之一讀取電壓。舉例而言，若在將電壓位準754施加至字線202X 、且因此施加至目標記憶體胞之控制閘極時啟動目標記憶體胞，則可認為具有對應於低於電壓位準754之一臨限電壓範圍之一資料狀態。若在將電壓位準754施加至字線202X 時啟動目標記憶體胞，則可認為具有對應於高於電壓位準754之一臨限電壓範圍之一資料狀態。可在施加電壓位準754時執行一感測操作，如此項技術中能很好地理解。舉一個實例，電壓位準754可係大約1 V。 當在時間t2處將電壓位準754施加至所選擇之字線202X 時，電壓位準758被施加至未經選擇之字線202A0 、2021 至202X-1 、202X+1 至202N-1 及202AN 。電壓位準758足以啟動耦合至此等未經選擇之字線之記憶體胞，無論其等之資料狀態為何。另外，當在時間t2處將電壓位準754施加至所選擇之字線202X 時，電壓位準762被施加至耦合至含有目標記憶體胞之記憶體子區塊之選擇線215及所選擇之記憶體片段218A之(若干)選擇線214。電壓位準762足以啟動耦合至此等選擇線之選擇閘極。以此方式，可在啟動了目標記憶體胞之情況下，透過串聯連接之記憶體胞之串建立電流流動，從而准許感測其資料狀態。舉一個實例，電壓位準762可係大約5 V。 另外，當在時間t2處將電壓位準754施加至所選擇之字線202X 時，一電壓位準(例如，電壓位準752)被施加至所選擇之記憶體片段218A中未耦合至含有目標記憶體胞之記憶體子區塊之選擇線215。此外加電壓位準應足以撤銷啟動耦合至此等選擇線215之選擇閘極，使得僅一個記憶體子區塊連接至個別位元線204，同時電壓位準754被施加至所選擇之字線202X 。類似地，將一電壓位準(例如，電壓位準752)施加至未經選擇之記憶體片段218B之選擇線214及215。此外加電壓位準應足以撤銷啟動耦合至此等選擇線之選擇閘極。此外，當在時間t2處將電壓位準754施加至所選擇之字線202X 時，一電壓位準762被施加至未經選擇之記憶體片段218B之邊緣字線202。可將電壓位準762選擇為小於電壓位準758且大於電壓位準752。可選擇電壓位準768以減小跨耦合至此等字線之記憶體胞之電場，且因此減小熱電子注入問題。舉例而言，可將電壓位準760選擇為大約在電壓位準758與電壓位準752之中間。舉一個實例，電壓位準760可係大約4 V。 在時間t3處，可使施加至所選擇之字線202X 之電壓位準增加至電壓位準756，同時維持其他跡線742至750之電壓位準。電壓位準756可表示希望區分於所選擇之記憶體胞之不同可能資料狀態之間之一不同讀取電壓。當施加電壓位準756時執行一感測操作，如此項技術中很好地理解。舉一個實例，電壓位準756可係大約4 V。雖然在圖7中僅描繪了兩個讀取電壓，然可使用其他數目個讀取電壓。一般言之，對於一記憶體胞之每K個可能資料狀態，可使用K-1個讀取電壓以區分於K個可能資料狀態中之各者之間。在時間t4處，可將全部線放電至電壓位準752。 圖8係根據一實施例之操作一記憶體之一方法之一流程圖。舉例而言，圖8之方法可係圖2C之NAND串2060 之一目標記憶體胞上之一存取操作(例如，一讀取操作)之部分。在870處，將一第一電壓位準施加至耦合至串聯連接之記憶體胞之複數個串之串聯連接之記憶體胞之各串之一第一位置之一各自記憶體胞之一第一存取線，該第一電壓位準足以啟動該第一存取線之各自記憶體胞中之各者。舉一實例，參考圖2C，可將第一電壓位準施加至不含有針對存取選擇(例如，針對讀取選擇)之一記憶體胞之字線2020 至202N 中之任一者。 在872處，將一第二電壓位準施加至耦合至串聯連接之記憶體胞之複數個串之串聯連接之記憶體胞之一所選擇之串之一第二位置之一目標記憶體胞之一第二存取線，該第二電壓位準經組態以取決於其資料狀態選擇性地啟動目標記憶體胞。舉一實例，參考圖2C，可將第二電壓位準施加至字線2020 至202N 中含有針對讀取選擇之記憶體胞之字線。 在874處，將一第三電壓位準施加至耦合至串聯連接之記憶體胞之複數個串之一第一子集之串聯連接記憶體胞之各串之一第三位置之一各自記憶體胞之一第三存取線，該第三電壓位準足以啟動其各自記憶體胞中之各者。舉一實例，參考圖2C，可將第三電壓位準施加至字線202A0 或202AN 中之任一者。串聯連接之記憶體胞之複數個串之第一子集可係記憶體片段218A之串聯連接之記憶體胞之彼等串。串聯連接之記憶體胞之複數個串可為記憶體胞220之區塊之串聯連接之記憶體胞之彼等串(例如，全部串)。 在876處，將低於第三電壓位準之一第四電壓位準施加至耦合至串聯連接之記憶體胞之複數個串之一第二子集之串聯連接之記憶體胞之各串之第三位置之一各自記憶體胞之一第四存取線。舉一實例，參考圖2C，可將第四電壓施加至字線202B0 或202BN 中之任一者，且在記憶體胞220之區塊之其他記憶體片段218 (圖中未直接描寫)之情況下，將第四電壓施加至相同位置之任何字線。串聯連接之記憶體胞之複數個串之第二子集可係未包含於記憶體片段218A中之記憶體胞220之區塊之串聯連接之記憶體胞之彼等串。串聯連接之記憶體胞之複數個串之第一子集與串聯連接之記憶體胞之複數個串之第二子集可互斥。串聯連接之記憶體胞之複數個串之第一子集與串聯連接之記憶體胞之複數個串之第二子集之一聯集可包含複數個串聯連接之記憶體胞中之串聯連接之記憶體胞之各串。替代地，串聯連接之記憶體胞之複數個串之第一子集與串聯連接之記憶體胞之複數個串之第二子集之一聯集可包含少於複數個串聯連接之記憶體胞中之串聯連接之記憶體胞之全部串。 結論 儘管本文已繪示並描述了具體實施例，然熟習此項技術者應瞭解，經計算以達成相同目的之任一配置可代替所展示之具體實施例。熟習此項技術者將明白實施例之諸多調適。因此，本申請案意欲涵蓋該等實施例之任何調適或變動。
100‧‧‧記憶體裝置
104‧‧‧記憶體胞陣列
108‧‧‧列解碼電路
110‧‧‧行解碼電路
112‧‧‧I/O控制電路
114‧‧‧位址暫存器
116‧‧‧控制邏輯
118‧‧‧快取暫存器
120‧‧‧資料暫存器
122‧‧‧狀態暫存器
124‧‧‧命令暫存器
130‧‧‧處理器
132‧‧‧控制鏈路
134‧‧‧輸入/輸出(I/O)匯流排
200A‧‧‧記憶體胞陣列
200B‧‧‧記憶體胞陣列
200C‧‧‧記憶體胞陣列
2020-202N‧‧‧ 字線
202A0-202AN‧‧‧字線
202B0-202BN‧‧‧字線
202A0-0‧‧‧字線
202A0-1‧‧‧字線
202A3-0‧‧‧字線
202A3-1‧‧‧字線
202B0-0‧‧‧字線
202B0-1‧‧‧字線
202B3-0‧‧‧字線
202B3-1‧‧‧字線
202A1-0‧‧‧字線
202A1-1‧‧‧字線
202A2-0‧‧‧字線
202A2-1‧‧‧字線
202B1-0‧‧‧字線
202B1-1‧‧‧字線
202B2-0‧‧‧字線
202B2-1‧‧‧字線
202A7-0‧‧‧字線
202A7- 1‧‧‧字線
202B7-0‧‧‧字線
202B7-1‧‧‧字線
202A4-0‧‧‧字線
202B4-0‧‧‧字線
202B4-1‧‧‧字線
202A5-0‧‧‧字線
202B5-0‧‧‧字線
202B5-1‧‧‧字線
202A6-0‧‧‧字線
202B6-0‧‧‧字線
202B6-1‧‧‧字線
204‧‧‧位元線
2040-204L‧‧‧位元線
206‧‧‧NAND串
2060-206M‧‧‧NAND串
207‧‧‧記憶體子區塊
2080-208N‧‧‧記憶體胞
210‧‧‧選擇閘極
210A0‧‧‧選擇閘極
210A1‧‧‧選擇閘極
210B0‧‧‧選擇閘極
210B1‧‧‧選擇閘極
2100-210M‧‧‧選擇閘極
212‧‧‧選擇閘極
212A0‧‧‧選擇閘極
212A1‧‧‧選擇閘極
212B0‧‧‧選擇閘極
212B1‧‧‧選擇閘極
2120-212M‧‧‧選擇閘極
214‧‧‧選擇線
214A‧‧‧選擇線
214B‧‧‧選擇線
214A0‧‧‧選擇線
214A1‧‧‧選擇線
214B0‧‧‧選擇線
214B1‧‧‧選擇線
215‧‧‧選擇線
2150-215M‧‧‧選擇線
215A0‧‧‧選擇線
215A1‧‧‧選擇線
215B0‧‧‧選擇線
215B1‧‧‧選擇線
216‧‧‧源極
216A‧‧‧源極
216B‧‧‧源極
218‧‧‧記憶體片段
218A‧‧‧記憶體片段
218B‧‧‧記憶體片段
220‧‧‧記憶體胞
2200‧‧‧記憶體胞
2201‧‧‧記憶體胞
222‧‧‧通道
226‧‧‧基板
230‧‧‧源極
232‧‧‧汲極
234‧‧‧資料儲存結構
236‧‧‧控制閘極
740‧‧‧跡線
742‧‧‧跡線
744‧‧‧跡線
746‧‧‧跡線
748‧‧‧跡線
750‧‧‧跡線
752‧‧‧電壓位準
754‧‧‧電壓位準
756‧‧‧電壓位準
758‧‧‧電壓位準
760‧‧‧電壓位準
762‧‧‧電壓位準
768‧‧‧電壓位準
870‧‧‧步驟
872‧‧‧步驟
874‧‧‧步驟
876‧‧‧步驟
BL‧‧‧位元線
SRC‧‧‧源極
SGD‧‧‧選擇線
SGS‧‧‧選擇線
t0-t4‧‧‧時間
WL‧‧‧字線
WL0-WL3‧‧‧字線
圖1係根據一實施例之與作為一電子系統之部分之一處理器通信之一記憶體之一簡化方塊圖。 圖2A係如可用於參考圖1描述之類型之一記憶體中之一記憶體胞陣列之一部分之一示意圖。 圖2B係如可用於參考圖1描述之類型之一記憶體中之一記憶體胞陣列之一部分之另一示意圖。 圖2C係如可用於參考圖1描述之類型之一記憶體中之一記憶體胞陣列之一部分之另一示意圖。 圖3A至圖3C係如可用於參考圖1描述之類型之一記憶體中之一記憶體胞陣列中之記憶體胞之區塊之概念描繪。 圖4A至圖4B係如可用於參考圖1描述之類型之一記憶體中之一記憶體胞陣列中之記憶體胞之區塊之概念描繪。 圖5A至圖5D係展示根據一實施例之連接之圖4A之結構之俯視圖。 圖6A至圖6D係展示根據一實施例之連接之圖4B之結構之俯視圖。 圖7描繪根據一實施例之一存取操作之一時序圖。 圖8係根據一實施例之操作一記憶體之一方法之一流程圖。

Claims (27)

  1. 一種設備，其包括：串聯連接之記憶體胞之複數個串，串聯連接之記憶體胞之該複數個串中之串聯連接之記憶體胞之各串透過一對應各自第一選擇閘極選擇性地連接至一共同資料線且透過一對應各自第二選擇閘極選擇性地連接至一共同源極；一第一存取線，其耦合至串聯連接之記憶體胞之該複數個串中之串聯連接之記憶體胞之各串之一第一位置之一各自記憶體胞；一第二存取線，其耦合至串聯連接之記憶體胞之該複數個串中之一第一子集之串聯連接之記憶體胞之各串之一第二位置之一各自記憶體胞；及一第三存取線，其與該第二存取線隔離且耦合至串聯連接之記憶體胞之該複數個串中之一第二子集之串聯連接之記憶體胞之各串之該第二位置之一各自記憶體胞。
  2. 如請求項1之設備，其中該第二位置之一記憶體胞在該第一位置之一記憶體胞與自由其各自第一選擇閘極及其各自第二選擇閘極組成之一群組選擇之一特定選擇閘極之間。
  3. 如請求項2之設備，其中在該第二位置之該記憶體胞與該特定選擇閘極之間不存在中間記憶體胞。
  4. 如請求項1之設備，其中在與該第二選擇閘極相同之一實體層級處形成該第二位置之一記憶體胞。
  5. 如請求項1之設備，其進一步包括：一第四存取線，其耦合至串聯連接之記憶體胞之該複數個串之一第三子集之串聯連接之記憶體胞之各串之一第三位置之一記憶體胞；及一第五存取線，其耦合至串聯連接之記憶體胞之該複數個串之一第四子集之串聯連接之記憶體胞之各串之該第三位置之一記憶體胞。
  6. 如請求項5之設備，其中串聯連接之記憶體胞之該複數個串之該第三子集與串聯連接之記憶體胞之該複數個串之該第一子集係串聯連接之記憶體胞之該複數個串之一相同子集，且串聯連接之記憶體胞之該複數個串之該第四子集與串聯連接之記憶體胞之該複數個串之該第二子集係串聯連接之記憶體胞之該複數個串之一相同子集。
  7. 如請求項5之設備，其中串聯連接之記憶體胞之該複數個串之該第三子集含有與串聯連接之記憶體胞之該複數個串之該第一子集不同數目個串聯連接之記憶體胞之串，且串聯連接之記憶體胞之該複數個串之該第四子集含有與串聯連接之記憶體胞之該複數個串之該第二子集不同數目個串聯連接之記憶體胞之串。
  8. 如請求項7之設備，其中串聯連接之記憶體胞之該複數個串之該第三子集及串聯連接之記憶體胞之該複數個串之該第四子集各分別含有比串聯連接之記憶體胞之該複數個串之該第一子集及串聯連接之記憶體胞之該複數個串之該第二子集更高數目個串聯連接之記憶體胞之串。
  9. 如請求項5之設備，其進一步包括：一第六存取線，其耦合至串聯連接之記憶體胞之該複數個串之串聯連接之記憶體胞之各串之一第四位置之一記憶體胞。
  10. 如請求項1之設備，其中串聯連接之記憶體胞之該複數個串之該第一子集與串聯連接之記憶體胞之該複數個串之該第二子集係串聯連接之記憶體胞之該複數個串之互斥子集。
  11. 如請求項10之設備，其中串聯連接之記憶體胞之該複數個串之該第一子集與串聯連接之記憶體胞之該複數個串之該第二子集之一聯集含有串聯連接之記憶體胞之該複數個串之串聯連接之記憶體胞之各串。
  12. 如請求項10之設備，其中串聯連接之記憶體胞之該複數個串之該第一子集與串聯連接之記憶體胞之該複數個串之該第二子集之一聯集含有少於串聯連接之記憶體胞之該複數個串之串聯連接之記憶體胞之所有串。
  13. 如請求項1之設備，其中該第二位置之一記憶體胞在其各自第一選擇閘極與該第一位置之一記憶體胞之間，且該第三位置之一記憶體胞在其各自第二選擇閘極與該第一位置之一記憶體胞之間。
  14. 如請求項1之設備，其中選擇性地啟動對應於串聯連接之記憶體胞之該複數個串之串聯連接之記憶體胞之一串之該各自第一選擇閘極，而獨立於對應於串聯連接之記憶體胞之該複數個串之串聯連接之記憶體胞之各剩餘串之該等各自第一選擇閘極。
  15. 如請求項1之設備，其中回應於一第一控制信號而選擇性地啟動對應於串聯連接之記憶體胞之該複數個串之該第一子集之串聯連接之記憶體胞之各串之該等各自第二選擇閘極。
  16. 如請求項15之設備，其中回應於獨立於該第一控制信號之一第二控制信號，而選擇性地啟動對應於串聯連接之記憶體胞之該複數個串之該第二子集之串聯連接之記憶體胞之各串之該等各自第二選擇閘極。
  17. 一種操作一記憶體之方法，其包括：將一第一電壓位準施加至耦合至串聯連接之記憶體胞之複數個串中之串聯連接之記憶體胞之各串之一第一位置處之一各自記憶體胞之一第一存取線，該第一電壓位準足以啟動該第一存取線之各自記憶體胞中之各者；將一第二電壓位準施加至耦合至串聯連接之記憶體胞之該複數個串中之串聯連接之記憶體胞之一所選擇串之一第二位置處之一目標記憶體胞之一第二存取線，該第二電壓位準經組態以取決於該目標記憶體胞之資料狀態而選擇性地啟動該目標記憶體胞；將一第三電壓位準施加至耦合至串聯連接之記憶體胞之該複數個串之一第一子集之串聯連接之記憶體胞之各串之一第三位置處之一各自記憶體胞之一第三存取線，該第三電壓位準足以啟動該第三存取線之各自記憶體胞中之各者；及將小於該第三電壓位準之一第四電壓位準施加至一第四存取線，該第四存取線耦合至串聯連接之記憶體胞之該複數個串之一第二子集之串聯連接之記憶體胞之各串之該第三位置處之一各自記憶體胞。
  18. 如請求項17之方法，其中將該第二電壓位準施加至耦合至該目標記憶體胞之該第二存取線包括：將該第二電壓位準施加至耦合至針對一存取操作選擇之該目標記憶體胞之該第二存取線。
  19. 如請求項17之方法，其中將該第三電壓位準施加至耦合至串聯連接之記憶體胞之該複數個串之該第一子集之串聯連接之記憶體胞之各串之該第三位置處之一各自記憶體胞之該第三存取線包括：將該第三電壓位準施加至耦合至串聯連接之記憶體胞之該所選擇串之該第三位置處之一各自記憶體胞之該第三存取線。
  20. 如請求項17之方法，其中將該第四電壓位準施加至該第四存取線包括：將介於該第三電壓位準與一參考電位之間之一電壓位準施加至該第四存取線。
  21. 如請求項20之方法，其中將該第四電壓位準施加至該第四存取線包括：將介於該第三電壓位準與該參考電位中間之一電壓位準施加至該第四存取線。
  22. 如請求項17之方法，其中串聯連接之記憶體胞之該複數個串之該第一子集包括串聯連接之記憶體胞之該所選擇串。
  23. 如請求項22之方法，其進一步包括：在將該第二電壓位準施加至該第二存取線時，將串聯連接之記憶體胞之該複數個串之該第一子集之串聯連接之記憶體胞之各串連接至一源極；及在將該第二電壓位準施加至該第二存取線時，將串聯連接之記憶體胞之該複數個串之該第二子集之串聯連接之記憶體胞之各串自該源極斷開。
  24. 如請求項23之方法，其進一步包括：在將該第二電壓位準施加至該第二存取線時，將串聯連接之記憶體胞之該所選擇串連接至一資料線；在將該第二電壓位準施加至該第二存取線時，將除了串聯連接之記憶體胞之該所選擇串之外之串聯連接之記憶體胞之該複數個串之該第一子集之串聯連接之記憶體胞之各串自該資料線斷開；及在將該第二電壓位準施加至該第二存取線時，將串聯連接之記憶體胞之該複數個串之該第二子集之串聯連接之記憶體胞之各串自該資料線斷開。
  25. 一種設備，其包括：一記憶體胞陣列，其包括一記憶體胞區塊；及一控制器，其用於對該記憶體胞陣列中之記憶體胞進行存取；其中該等記憶體胞區塊包括：串聯連接之記憶體胞之複數個串，其中串聯連接之記憶體胞之該複數個串中之串聯連接之記憶體胞之各串由一各自第一選擇閘極選擇性地連接至一共同資料線，且由一各自第二選擇閘極選擇性地連接至一共同源極；一第一存取線，其耦合至串聯連接之記憶體胞之該複數個串中之串聯連接之記憶體胞之各串之一第一位置處之一各自記憶體胞；一第二存取線，其耦合至串聯連接之記憶體胞之該複數個串之一第一子集中之串聯連接之記憶體胞之各串之一第二位置處之一各自記憶體胞；及一第三存取線，其與該第二存取線隔離且耦合至串聯連接之記憶體胞之該複數個串之一第二子集中之串聯連接之記憶體胞之各串之該第二位置處之一各自記憶體胞；其中串聯連接之記憶體胞之該複數個串之該第一子集與串聯連接之記憶體胞之該複數個串之該第二子集係串聯連接之記憶體胞之該複數個串之互斥子集。
  26. 如請求項25之設備，其中該記憶體胞區塊係該記憶體胞陣列中之複數個記憶體胞區塊中之一特定記憶體胞區塊。
  27. 如請求項26之設備，其中該複數個記憶體胞區塊中之各記憶體胞區塊具有該特定記憶體胞區塊之一組態。
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