CN107767905B - 分段式存储器及操作 - Google Patents

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Abstract

本申请案涉及分段式存储器及操作。揭示具有串联连接的存储器单元的多个串的设备及其操作方法，其中所述多个串中的每一串通过对应相应第一选择栅极选择性地连接到共同数据线，且通过对应相应第二选择栅极选择性地连接到共同源极。第一存取线耦合到所述多个串中的每一串的第一位置的相应存储器单元。第二存取线耦合到所述多个串的第一子集中的每一串的第二位置的相应存储器单元，且第三存取线耦合到所述多个串的第二子集中的每一串的所述第二位置的相应存储器单元。

Description

分段式存储器及操作
技术领域
本发明大体上涉及存储器，且特定来说，在一或多个实施例中，本发明涉及具有含存储器分段的存储器的设备及操作具有存储器分段的存储器的方法。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部、半导体、集成电路装置。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
针对广泛范围的电子应用，已将快闪存储器开发成一种流行的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的一个晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷俘获)或其它物理现象(例如，相变或极化)进行编程(其通常称为写入)，存储器单元的阈值电压(Vt)的变化确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见使用包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字录音机、游戏机、家用电器、车辆、无线装置、移动电话及可装卸存储器模块，且非易失性存储器的使用在继续扩展。
NAND快闪存储器是常见类型的快闪存储器装置，所以需要基本存储器单元配置布置于其中的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得所述阵列的行中的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。所述阵列的列包含一起串联连接于一对选择栅极(例如，源极选择晶体管与漏极选择晶体管)之间的存储器单元的串(通常称为NAND串)。每一源极选择栅极连接到源极线，而每一漏极选择栅极连接到数据线，例如列位线。
为了满足更高容量存储器的需求，设计者继续争取增加存储器密度(例如，在集成电路裸片的给定区域中的存储器单元的数目)。增加存储器密度的一种方式是：形成堆叠式存储器阵列，例如，通常称为三维存储器阵列。具有堆叠式存储器阵列的此类存储器的操作可带来在以单个层级形成的存储器阵列中未遇到的挑战。
发明内容
本申请案的一个实施例涉及一种设备，其包括：串联连接的存储器单元的多个串，串联连接的存储器单元的所述多个串中的串联连接的存储器单元的每一串通过对应相应第一选择栅极选择性地连接到共同数据线且通过对应相应第二选择栅极选择性地连接到共同源极；第一存取线，其耦合到串联连接的存储器单元的所述多个串中的串联连接的存储器单元的每一串的第一位置的相应存储器单元；第二存取线，其耦合到串联连接的存储器单元的所述多个串中的第一子集的串联连接的存储器单元的每一串的第二位置的相应存储器单元；及第三存取线，其耦合到串联连接的存储器单元的所述多个串中的第二子集的串联连接的存储器单元的每一串的所述第二位置的相应存储器单元。
本申请案的另一实施例涉及一种操作存储器的方法，其包括：将第一电压电平施加到耦合到串联连接的存储器单元的多个串中的串联连接的存储器单元的每一串的第一位置处的相应存储器单元的第一存取线，所述第一电压电平足以激活所述第一存取线的相应存储器单元中的每一者；将第二电压电平施加到耦合到串联连接的存储器单元的所述多个串中的串联连接的存储器单元的所选择串的第二位置处的目标存储器单元的第二存取线，所述第二电压电平经配置以取决于所述目标存储器单元的数据状态选择性地激活所述目标存储器单元；将第三电压电平施加到耦合到串联连接的存储器单元的所述多个串的第一子集的串联连接的存储器单元的每一串的第三位置处的相应存储器单元的第三存取线，所述第三电压电平足以激活所述第三存取线的相应存储器单元中的每一者；及将小于所述第三电压电平的第四电压电平施加到第四存取线，所述第四存取线耦合到串联连接的存储器单元的所述多个串的第二子集的串联连接的存储器单元的每一串的所述第三位置处的相应存储器单元。
本申请案的另一实施例涉及一种设备，其包括：存储器单元阵列，其包括存储器单元块；及控制器，其用于对所述存储器单元阵列中的存储器单元进行存取；其中所述存储器单元块包括：串联连接的存储器单元的多个串，其中串联连接的存储器单元的所述多个串中的串联连接的存储器单元的每一串由相应第一选择栅极选择性地连接到共同数据线，且由相应第二选择栅极选择性地连接到共同源极；第一存取线，其耦合到串联连接的存储器单元的所述多个串中的串联连接的存储器单元的每一串的第一位置处的相应存储器单元；第二存取线，其耦合到串联连接的存储器单元的所述多个串的第一子集中的串联连接的存储器单元的每一串的第二位置处的相应存储器单元；及第三存取线，其耦合到串联连接的存储器单元的所述多个串的第二子集中的串联连接的存储器单元的每一串的所述第二位置处的相应存储器单元；其中串联连接的存储器单元的所述多个串的所述第一子集与串联连接的存储器单元的所述多个串的所述第二子集是串联连接的存储器单元的所述多个串的互斥子集。
附图说明
图1是根据实施例的与作为电子系统的部分的处理器通信的存储器的简化框图。
图2A是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。
图2B是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的另一示意图。
图2C是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的另一示意图。
图3A到3C是如可用于参考图1描述的类型的存储器中的存储器单元阵列中的存储器单元的块的概念描绘。
图4A到4B是如可用于参考图1描述的类型的存储器中的存储器单元阵列中的存储器单元的块的概念描绘。
图5A到5D是展示根据实施例的连接的图4A的结构的俯视图。
图6A到6D是展示根据实施例的连接的图4B的结构的俯视图。
图7描绘根据实施例的存取操作的时序图。
图8是根据实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成具体实施例的一部分且通过说明来展示的附图。在图示中，相似元件符号描述贯穿若干图示的基本上类似组件。可利用其它实施例，且可在不脱离本发明的范围的情况下，做出结构、逻辑及电改变。因此，不应以限制意义来看待以下详细描述。
图1是根据实施例的呈与呈电子系统的形式的处理器130的形式的第二设备(其作为第三设备的部分)通信的存储器(例如，存储器装置)100的形式的第一设备的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字录音机、游戏机、家用电器、车辆、无线装置、移动电话、可装卸存储器模块及类似物。处理器130，例如存储器装置100外部的控制器，可为存储器控制器或其它外部主机装置。
存储器装置100包含以逻辑方式布置于行及列中的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(统称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(统称为位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)布置于串联连接的存储器单元的串中。存储器单元的块(图1中未展示)大体上包含共享一组共同存取线且也可共享共同数据线及共同源极的存储器单元。存储器单元阵列104的至少一部分的存储器单元的块以如本文描述的方式进行分段。
提供行解码电路108及列解码电路110以解码地址信号。接收地址信号并进行解码以对存储器单元阵列104进行存取。存储器装置100还包含输入/输出(I/O)控制电路112以管理将命令、地址及数据输入到存储器装置100，而且还管理从存储器装置100输出数据及状态信息。地址寄存器114与I/O控制电路112及行解码电路108及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑106通信以锁存传入的命令。
控制器，例如内部控制器(例如，控制逻辑116)，响应于命令控制对存储器单元阵列104的存取，并向外部处理器130生成状态信息，即，控制逻辑116可经配置以根据本文描述的实施例执行存取操作(例如，读取操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址控制行解码电路108及列解码电路110。
控制逻辑116还与缓存寄存器118及数据寄存器120通信。分别地，缓存寄存器118如受控制逻辑116的指示锁存传入或传出的数据，以临时存储数据，同时存储器单元阵列104正忙着写入或读取其它数据。在编程操作(例如，通常称为写入操作)期间，数据从缓存寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着，将来自I/O控制电路112的新数据锁存于缓存寄存器118中。在读取操作期间，数据从缓存寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着，新数据从数据寄存器120传递到缓存寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可至少包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#。可取决于存储器装置100的性质经由控制链路132进一步接收额外控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)，并经由I/O总线134将数据输出到处理器130。
举例来说，经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，并将所述命令写入到命令寄存器124中。经由I/O控制电路112处的总线134的输入/输出(I/O)引脚[7:0]接收地址，并将所述地址写入到地址寄存器114中。经由I/O控制电路112处的8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]接收数据，并将所述数据写入到缓存寄存器118中。随后，将数据写入到数据寄存器120中以用于对存储器阵列104进行编程。对于另一实施例，可省略缓存寄存器118，且将数据直接写入到数据寄存器120中。还经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。
所属领域的技术人员应了解，可提供额外电路及信号，且已简化了图1的存储器装置100。应认识到，可能不一定使参考图1描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可经调适以执行图1中的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，虽然根据接收及输出各种信号的一般惯例描述了具体I/O引脚，但应注意，在各种实施例中可使用I/O引脚的其它组合或其它数目个I/O引脚。
图2A是如可用于参考图1描述的类型的存储器中(例如，作为存储器单元阵列104的部分)的存储器单元阵列200A的部分的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线204)。字线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，可在例如可经导电地掺杂以具有导电类型(例如p型导电性，例如以形成p阱，或n型导电性，例如以形成n阱)的半导体之上形成存储器阵列200A。
存储器阵列200A可包含串联连接的存储器单元的串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极216，且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元208可进一步表示非易失性“虚设”存储器单元。可在NAND串206的边缘处，例如在字线2020及202N处，提供虚设存储器单元，且所述单元可用于减小对NAND串206中的剩余存储器单元208的干扰效应，且用于支持连接到位线204及/或源极216或与位线204及/或源极216隔离。虚设存储器单元通常不用于存储存储器的用户可存取的数据。分别地，在边缘字线2020及202N与其最近的选择栅极210或212之间可能不存在中间存储器单元208。
每一NAND串206的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如，选择栅极2100到210M中的一者)(例如，其可为源极选择晶体管，统称为选择栅极源极)与选择栅极212(例如，场效应晶体管)(例如选择栅极2120到212M中的一者)(例如，其可为漏极选择晶体管，统称为选择栅极漏极)之间。选择栅极2120到212M可共同连接到选择线214，例如源极选择线，且选择栅极2120到212M可连接到相应选择线2150到215M，例如漏极选择线。尽管将选择栅极210及212描绘为传统场效应晶体管，但选择栅极210及212可利用类似于结(例如，相同于)存储器单元208的结构。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应NAND串206连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以选择性地将对应NAND串206连接到共同位线204。每一选择栅极212的控制栅极可连接到相应选择线215。
图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面延伸且到达含有多个位线204的可基本上平行于含有共同源极216的平面的平面。
存储器单元208的典型构造包含可(例如，通过阈值电压的变化)确定存储器单元的数据状态的数据存储结构234(例如，浮动栅极、电荷俘获等等)及控制栅极236，如图2A中展示。数据存储结构234可包含导电及电介质结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况中，存储器单元208可进一步具有经定义源极230及经定义漏极232。存储器单元208使其控制栅极236连接到字线202(且在一些情况中，形成字线202)。
存储器单元阵列200A的部分可表示存储器片段218。存储器片段218可包含存储器单元的块的子集(图2A中未展示)，其包含多个存储器子块207，其共享不与存储器单元的块的其它子块共享的至少一个字线202(例如，字线2020及/或字线202N)，且共享与存储器单元的块的其它子块共享的至少一个字线202(例如，字线2021到202N-1中的任何者)。存储器子块207可各自包含NAND串206及共同位线204与共同源极216之间的其对应选择栅极210及212。贯穿剩余图，相似编号的元件对应于如关于图2A提供的描述。
图2B是如可用于参考图1描述的类型的存储器中(例如，作为存储器单元阵列104的部分)的存储器单元阵列200B的部分的另一示意图。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入垂直结构，其可包含半导体柱，其中柱的部分可用作NAND串206的存储器单元的通道区域。NAND串206可各自由选择栅极212(例如，其可为漏极选择晶体管，统称为选择栅极漏极)选择性地连接到位线2040到204L，且由选择栅极210(例如，其可为源极选择晶体管，统称为选择栅极源极)连接到共同源极216。每一字线202可连接到存储器阵列200B中的存储器单元的多个行。由特定字线202共同连接到彼此的存储器单元的行可统称为层级。
图2C是如可用于参考图1描述的类型的存储器中(例如，作为存储器单元阵列104的部分)的存储器单元阵列200C的部分的另一示意图。图2C描绘包含多个存储器片段218(例如，218A及218B)的存储器单元220的块。尽管在图2C中仅描绘两个存储器片段218，但可使用其它数目个存储器片段218。
存储器片段218A包含多个存储器子块，其共享不与存储器片段218B的子块或存储器单元220的块的其它子块共享的至少一个字线202(例如，字线202A0及/或字线202AN)。类似地，存储器片段218B包含多个存储器子块，其共享不与存储器片段218A的子块或存储器单元220的块的子块共享的至少一个字线202(例如，字线202B0及/或字线202BN)。
存储器片段218A的存储器子块进一步共享与存储器片段218B的子块以及存储器单元220的块的其它子块共享的至少一个字线202(例如，字线2021到202N-1中的任何者)。类似地，存储器片段218B的存储器子块进一步共享与存储器片段218A的子块以及存储器单元220的块的其它子块共享的至少一个字线202(例如，字线2021到202N-1中的任何者)。
换句话来说，存储器单元220的块包含串联连接的存储器单元208的多个串，其中存储器单元220的块的串联连接的存储器单元208中的每一串通过对应相应选择栅极212选择性地连接到共同位线204，且通过对应相应选择栅极210选择性地连接到共同源极216。存储器单元220的块的串联连接的存储器单元208中的每一串可包含对应于存储器单元208的其数目的数个位置。可将每一位置想象为在存储器单元220的块形成于其中的物理空间的相应层级处存在。存储器单元的块的串联连接的存储器单元208中的每一串的特定位置可包含耦合到特定字线202的其对应存储器单元208。举例来说，耦合到字线202A0及202B0的存储器单元208在串联连接的存储器单元208的其相应串内可具有相同位置(且可在相同物理层级处形成)，耦合到字线2021的存储器单元208在串联连接的存储器单元208的其相应串内可具有相同位置(且可在相同物理层级处形成)，耦合到字线2022的存储器单元208在串联连接的存储器单元208的其相应串内可具有相同位置(且可在相同物理层级处形成)，等等。
存储器单元220的块包含耦合到串联连接的存储器单元208的多个串的串联连接的存储器单元208中的每一串的特定位置的相应存储器单元208的字线202。举例来说，字线2021到202N-1各自耦合到存储器单元220的块的串联连接的存储器单元208的串中的每一者的其对应位置的存储器单元208。另外，存储器单元220的块包含耦合到存储器单元220的块的串联连接的存储器单元208的串的子集的串联连接的存储器单元208中的每一串的不同位置的相应存储器单元208的字线202。举例来说，字线202A0及202AN各自耦合到存储器片段218A的串联连接的存储器单元208的串中的每一者的其对应位置的存储器单元208，而字线202B0及202BN各自耦合到存储器片段218B的串联连接的存储器单元208的串中的每一者的其对应位置的存储器单元208。
在图2C的实例中，存储器片段218A及218B的存储器子块各自独立地选择性地连接到共同位线204，而存储器片段218A的存储器子块响应于来自选择线214A的单个控制信号选择性地连接到共同源极216，且存储器片段218B的存储器子块响应于来自选择线214B的单个控制信号选择性地连接到共同源极216。以此方式，片段可促进减小操作期间字线202的电容。举例来说，当对存储器片段218A(例如，存储器单元2081)中的目标存储器单元进行存取(例如，读取所述目标存储器单元)时，可激活源极选择栅极210A0及210A1以将存储器片段218A的存储器子块连接到源极216，同时可取消激活源极选择栅极210B0及210B1以使存储器片段218B的存储器子块(以及存储器单元220的块的任何其它存储器片段218)与源极216隔离。
虽然隔离了不含有用于目标存取的存储器单元的存储器片段218的存储器子块可促进减小用于存取操作的字线202的电容，但此举也可提升边缘字线的存储器单元中的热电子注入。因此，通过操作未经选择的存储器片段218中的且独立于其它字线不耦合到目标存储器单元的字线(例如，直接连接到选择栅极的那些字线，例如虚设字线)，可减轻提升热电子注入的状况。
图3A到3C描绘共享共同字线204及具有存储器片段218的各种配置的共同源极216的存储器单元220的概念块。虽然在图3A到3C中的每一者中描绘了存储器单元220的两个块，且虽然针对存储器单元220中的每一块描绘了两个存储器片段218，但存储器单元220的其它数目个块可共享共同位线204，且存储器单元220的块可含有其它数目个存储器片段218。类似地，虽然针对图3A到3C中的每一者中的存储器单元220中的每一块描绘了四个字线202，但可使用其它数目个字线202。已简化了图式，但应理解，存储器单元可在字线202与通道222的每一相交点处存在，且选择栅极可在选择线214或215与通道222的每一相交点处存在。
图3A到3C各自描绘相应实例，其中存储器单元220(例如，2200及2201)中的每一块包含四个存储器子块，且每一存储器片段218(例如，218A及218B)包含那四个存储器子块的相应子集(例如，在每一者中有两个存储器子块)。在图3A的实例中，每一存储器片段218的选择线214及字线2020及2023(例如，边缘字线)耦合到其相应存储器片段218的相同存储器子块。
在图3B的实例中，每一存储器片段218的选择线214及字线2020耦合到其相应存储器片段218的相同存储器子块，而每一存储器片段218的字线2023各自耦合到其相应存储器片段218的那些存储器子块的相应子集(例如，字线2023中的每一者耦合到存储器片段218中的一个存储器子块)。在图3B的实例中，对应于字线2023的位置处的存储器单元的结构与对应于字线2020的位置处的存储器单元的结构可交换，其中存储器片段218中的两个字线2020各自耦合到单个存储器子块，且其中存储器片段218中的两个字线2020各自耦合到单个存储器子块，且其中存储器片段218中的一个字线2023各自耦合到两个存储器子块。替代地，对应于字线2020的位置处的存储器单元的结构可利用对应于字线2023的位置处的存储器单元的结构，其中存储器片段218中的两个字线2020各自耦合到单个存储器子块。
在图3C的实例中，每一存储器片段218的字线2020及2023耦合到其相应存储器片段218的相同存储器子块，而每一存储器片段218的选择线214各自耦合到其相应存储器片段218的那些存储器子块的相应子集(例如，选择线214中的每一者耦合到存储器片段218中的一个存储器子块)。
虽然图3A到3C的实例描绘了横跨多个子块的字线202，及在位线204与源极216之间具有线性通道222的子块，但其它结构是可能的。图4A描绘具有一结构的存储器单元的块，其中每一字线202耦合到单个存储器子块(且因此耦合到串联连接的存储器单元的串)，且每一选择线214及215耦合到单个存储器子块。然而，字线202及选择线214及215可延伸到图中的面中，从而允许其例如在存储器单元阵列外连接，以提供先前所描述的类型的连接。举例来说，图5A到5D是图4A的结构的俯视图，其展示各种字线202及选择线214及215的延伸，且以类似于图3A展示的方式在存储器片段218内提供连接。
如图5A中所展示，每一选择线215(例如，215A0、215A1、215B0及215B1)可耦合到如图3A中展示的单个存储器子块。如图5B中所展示，每一存储器片段218中的每一对边缘字线202(例如，202A0-0与202A0-1；202A3-0与202A3-1；202B0-0与202B0-1；及202B3-0与202B3-1)可连接在一起以各自用作各自耦合到两个存储器子块的单个边缘字线202(例如，分别是202A0、202A3、202B0及202B3)。类似地，每一存储器片段218中的每一对选择线214(例如，214A0与214A1；及214B0与214B1)可连接在一起以各自用作各自耦合到两个存储器子块的单个选择线214(例如，分别是214A及214B)。串联连接的存储器单元的其相应串的特定位置的所有其它字线202(例如202A1-0与202A1-1；202A2-0与202A2-1；202B1-0与202B1-1；及202B2-0及202B2-1)可连接在一起以各自用作各自耦合到所有四个存储器子块的单个字线202(例如，分别是2021及2022)。应清楚，可使用其它连接产生与其它实例中展示的电路(例如图3B及3C中的电路)等效的电路。
图4B描绘形成于衬底226之上且具有一结构的存储器单元的块，其中串联连接的存储器单元中的每一串在源极216(例如，源极216A或216B)与位线204之间具有U形通道222。如同图4A的结构，字线202及选择线214及215可延伸到图的面中，从而允许其例如在存储器单元阵列外连接以提供先前所描述的类型的连接。图6A到6D是图4B的结构的俯视图，其展示各种字线202及选择线214及215的延伸，且以类似于图3A展示的方式的方式在存储器片段218内提供连接。分别地，图6D中的值Y可表示值1、2或3，而图6D中的值Z可表示值6、5或4。
如图6A中所展示，每一源极216(例如，216A及216B)可连接在一起以用作存储器单元220的块的单个共同源极216。如图6B中所展示，每一选择线215(例如，215A0、215A1、215B0及215B1)可耦合到单个存储器子块，如图3A中所展示。另外，每一选择线214(例如，214A及214B)可耦合到两个存储器子块，如图3A中所展示。如图6C中所展示，最靠近每一存储器片段218(且因此，最靠近位线204)的选择线215的每一对边缘字线202(例如，202A7-0与202A7-1；及202B7-0与202B7-1)可连接在一起以各自用作各自耦合到两个存储器子块的单个边缘字线202(例如，分别是202A7及202B7)。类似地，最靠近每一存储器片段218(且因此，最靠近源极216)的选择线214的边缘字线202中的每一者(例如，202A0及202B0)可各自耦合到两个存储器子块。串联连接的存储器单元的其相应串的特定位置的所有其它字线202(例如，202A1与202B1；202A2与202B2；202A3与202B3；202A4-0、202A4-1、202B4-0与202B4-1；202A5-0、202A5-1、202B5-0与202B5-1；及202A6-0、202A6-1、202B6-0与202B6-1)可连接在一起以各自用作各自耦合到所有四个存储器子块的单个字线202(例如，分别是2021、2022、2023、2024、2025及2026)。应清楚，可使用其它连接产生与其它实例中展示的电路(例如图3B的电路，且如果图4B的选择线214类似于选择线215那样耦合到的个别存储器子块，那么是3C的实例)等效的电路。
图7描绘根据实施例的存取操作的时序图。举例来说，图7的时序图可表示读取操作。迹线740可表示施加到耦合到针对读取操作选择的存储器单元(例如，目标存储器单元)的字线的电压电平。以下论述将参考至少图2C进行，且将假定针对读取操作选择的存储器单元是NAND串2060的存储器单元208X，使得迹线740可表示施加到字线202X的电压电平。字线202X可称为所选择的字线，因为其含有目标存储器单元，而剩余字线202可称为未经选择的字线。NAND串2060可称为串联连接的存储器单元的所选择的串，因为其含有目标存储器单元。存储器片段218A可称为所选择的存储器片段，因为其含有目标存储器单元，而存储器单元220的块中的剩余存储器片段218(例如，图2C的实例中的存储器218B)可称为未经选择的存储器片段。
迹线742可表示施加到所选择的存储器片段218A的未经选择的字线202(例如，字线202A0、2021到202X-1、202X+1到202N-1及202AN)的电压电平。迹线744可表示施加到未经选择的存储器片段218的未经选择的边缘字线(例如，字线202B0及202BN)的电压电平。迹线746可表示施加到耦合到含有目标存储器单元的存储器子块的选择线215的电压电平及施加到所选择的存储器片段218A的选择线214(例如，选择线215A0及选择线214A)的电压电平。迹线748可表示施加到耦合到所选择的存储器片段中不含有目标存储器单元的存储器子块的选择线215(例如，选择线215A1)的电压电平。且迹线750可表示施加到未经选择的存储器片段218的选择线214及215(例如，214B、215B0及215B1)的电压电平。
在时间t0处，预充电阶段可开始。如图7的实例中所展示，使所选择的存储器片段218A的所有字线202初始地达到电压电平758。电压电平758可足以激活耦合到字线202中的一者的每一存储器单元，无论其数据状态为何。举一个实例，电压电平758可为大约8V。使所选择的存储器片段218的全部字线202以此方式提高可促进改进任何字线202到平稳状态的速度，字线202的所期望电压电平是电压电平758。也可使所选择的存储器片段218A中且不耦合到含有目标存储器单元的存储器子块的选择线215达到小于或等于电压电平758的电压电平。可使耦合到含有目标存储器单元的存储器子块的选择线215及所选择的存储器片段218A的选择线214达到电压电平762。可使未经选择的存储器片段218B的边缘字线达到电压电平760，且可使未经选择的存储器片段218B的选择线214及215达到电压电平768。可将电压电平768选择为小于电压电平758且大于电压电平752。可选择电压电平768以通过使未经选择的存储器片段218与源极216分离并减小未经选择的存储器片段的边缘字线202的存储器单元的热电子注入来使减小字线电容的利益冲突平衡，其中电压电平768的低电平趋向于减小字线电容，而电压电平768的较高电平趋向于减小热电子注入问题。举一个实例，电压电平768可为大约3V。
在时间t1处或大约在时间t1处，可将所选择的字线202X放电到电压电平754，同时将所选择的存储器片段218A中且不耦合到含有目标存储器单元的存储器子块的选择线215、及未经选择的存储器片段218的选择线214及215放电到电压电平752。电压电平752可表示参考电势，例如Vss或接地。电压电平754可表示希望区分于所选择的存储器单元的可能数据状态之间的读取电压。举例来说，如果在将电压电平754施加到字线202X、且因此施加到目标存储器单元的控制栅极时激活目标存储器单元，那么可认为具有对应于低于电压电平754的阈值电压范围的数据状态。如果在将电压电平754施加到字线202X时激活目标存储器单元，那么可认为具有对应于高于电压电平754的阈值电压范围的数据状态。可在施加电压电平754时执行感测操作，如所属领域中能很好地理解。举一个实例，电压电平754可为大约1V。
当在时间t2处将电压电平754施加到所选择的字线202X时，电压电平758被施加到未经选择的字线202A0、2021到202X-1、202X+1到202N-1及202AN。电压电平758足以激活耦合到这些未经选择的字线的存储器单元，无论其数据状态为何。另外，当在时间t2处将电压电平754施加到所选择的字线202X时，电压电平762被施加到耦合到含有目标存储器单元的存储器子块的选择线215及所选择的存储器片段218A的选择线214。电压电平762足以激活耦合到这些选择线的选择栅极。以此方式，可在激活了目标存储器单元的情况下，通过串联连接的存储器单元的串建立电流流动，从而准许感测器数据状态。举一个实例，电压电平762可为大约5V。
另外，当在时间t2处将电压电平754施加到所选择的字线202X时，电压电平(例如，电压电平752)被施加到所选择的存储器片段218A中未耦合到含有目标存储器单元的存储器子块的选择线215。此外加电压电平应足以取消激活耦合到这些选择线215的选择栅极，使得仅一个存储器子块连接到个别位线204，同时电压电平754被施加到所选择的字线202X。类似地，将电压电平(例如，电压电平752)施加到未经选择的存储器片段218B的选择线214及215。此外加电压电平应足以取消激活耦合到这些选择线的选择栅极。此外，当在时间t2处将电压电平754施加到所选择的字线202X时，电压电平762被施加到未经选择的存储器片段218B的边缘字线202。可将电压电平762选择为小于电压电平758且大于电压电平752。可选择电压电平768以减小跨越耦合到这些字线的存储器单元的电场，且因此减小热电子注入问题。举例来说，可将电压电平760选择为大约在电压电平758与电压电平752的中间。举一个实例，电压电平760可为大约4V。
在时间t3处，可使施加到所选择的字线202X的电压电平增加到电压电平756，同时维持其它迹线742到750的电压电平。电压电平756可表示希望区分于所选择的存储器单元的不同可能数据状态之间的不同读取电压。当施加电压电平756时执行感测操作，如所属领域中很好地理解。举一个实例，电压电平756可为大约4V。虽然在图7中仅描绘了两个读取电压，但可使用其它数目个读取电压。一般来说，对于存储器单元的每K个可能数据状态，可使用K-1个读取电压以区分于K个可能数据状态中的每一者之间。在时间t4处，可将全部线放电到电压电平752。
图8是根据实施例的操作存储器的方法的流程图。举例来说，图8的方法可为图2C的NAND串2060的目标存储器单元上的存取操作(例如，读取操作)的部分。在870处，将足以激活其相应存储器单元中的每一者的第一电压电平施加到在串联连接的存储器单元的多个串的串联连接的存储器单元中的每一串的第一位置处耦合到相应存储器单元的第一存取线。举一实例，参考图2C，可将第一电压电平施加到不含有针对存取选择(例如，针对读取选择)的存储器单元的字线2020到202N中的任何者。
在872处，将经配置以取决于其数据状态选择性地激活目标存储器单元的第二电压电平施加到在串联连接的存储器单元的多个串的串联连接的存储器单元的所选择的串的第二位置处耦合到目标存储器单元的第二存取线。举一实例，参考图2C，可将第二电压电平施加到字线2020到202N中含有针对读取选择的存储器单元的字线。
在874处，将足以激活其相应存储器单元中的每一者的第三电压电平施加到在串联连接的存储器单元的多个串的第一子集的串联连接存储器单元中的每一串的第三位置处耦合到相应存储器单元的第三存取线。举一实例，参考图2C，可将第三电压电平施加到字线202A0或202AN中的任一者。串联连接的存储器单元的多个串的第一子集可为存储器片段218A的串联连接的存储器单元的那些串。串联连接的存储器单元的多个串可为存储器单元220的块的串联连接的存储器单元的那些串(例如，全部串)。
在876处，将低于第三电压电平的第四电压电平施加到在串联连接的存储器单元的多个串的第二子集的串联连接的存储器单元中的每一串的第三位置处耦合到相应存储器单元的第四存取线。举一实例，参考图2C，可将第四电压施加到字线202B0或202BN中的任一者，且在存储器单元220的块的其它存储器片段218(未直接描写)的情况下，将第四电压施加到相同位置的任何字线。串联连接的存储器单元的多个串的第二子集可为未包含于存储器片段218A中的存储器单元220的块的串联连接的存储器单元的那些串。串联连接的存储器单元的多个串的第一子集与串联连接的存储器单元的多个串的第二子集可互斥。串联连接的存储器单元的多个串的第一子集与串联连接的存储器单元的多个串的第二子集的并可包含多个串联连接的存储器单元中的串联连接的存储器单元中的每一串。替代地，串联连接的存储器单元的多个串的第一子集与串联连接的存储器单元的多个串的第二子集的并可包含少于多个串联连接的存储器单元中的串联连接的存储器单元的全部串。
结论
尽管本文已说明并描述了具体实施例，但所属领域的一般技术人员应了解，经计算以实现相同的目的的任何布置可代替所展示的具体实施例。所属领域的一般技术人员将明白实施例的许多调适。因此，本申请案希望涵盖所述实施例的任何调适或变体。

Claims (27)

1.一种存储器，其包括：
串联连接的存储器单元的多个串，串联连接的存储器单元的所述多个串中的串联连接的存储器单元的每一串通过对应相应第一选择栅极选择性地连接到共同数据线且通过对应相应第二选择栅极选择性地连接到共同源极；
第一存取线，其耦合到串联连接的存储器单元的所述多个串中的串联连接的存储器单元的每一串的第一位置的相应存储器单元；
第二存取线，其耦合到串联连接的存储器单元的所述多个串中的第一子集的串联连接的存储器单元的每一串的第二位置的相应存储器单元；及
第三存取线，其耦合到串联连接的存储器单元的所述多个串中的第二子集的串联连接的存储器单元的每一串的所述第二位置的相应存储器单元。
2.根据权利要求1所述的存储器，其中所述第二位置的存储器单元在所述第一位置的存储器单元与从由其相应第一选择栅极及其相应第二选择栅极组成的群组选择的特定选择栅极之间。
3.根据权利要求2所述的存储器，其中在所述第二位置的所述存储器单元与所述特定选择栅极之间不存在中间存储器单元。
4.根据权利要求1所述的存储器，其中在与所述第二选择栅极相同的物理层级处形成所述第二位置的存储器单元。
5.根据权利要求1所述的存储器，其进一步包括：
第四存取线，其耦合到串联连接的存储器单元的所述多个串的第三子集的串联连接的存储器单元的每一串的第三位置的存储器单元；及
第五存取线，其耦合到串联连接的存储器单元的所述多个串的第四子集的串联连接的存储器单元的每一串的所述第三位置的存储器单元。
6.根据权利要求5所述的存储器，其中串联连接的存储器单元的所述多个串的所述第三子集与串联连接的存储器单元的所述多个串的所述第一子集是串联连接的存储器单元的所述多个串的相同子集，且串联连接的存储器单元的所述多个串的所述第四子集与串联连接的存储器单元的所述多个串的所述第二子集是串联连接的存储器单元的所述多个串的相同子集。
7.根据权利要求5所述的存储器，其中串联连接的存储器单元的所述多个串的所述第三子集含有与串联连接的存储器单元的所述多个串的所述第一子集不同数目个串联连接的存储器单元的串，且串联连接的存储器单元的所述多个串的所述第四子集含有与串联连接的存储器单元的所述多个串的所述第二子集不同数目个串联连接的存储器单元的串。
8.根据权利要求7所述的存储器，其中串联连接的存储器单元的所述多个串的所述第三子集及串联连接的存储器单元的所述多个串的所述第四子集各自分别含有比串联连接的所述多个串的所述第一子集及串联连接的存储器单元的所述多个串的所述第二子集更高数目个串联连接的存储器单元的串。
9.根据权利要求5所述的存储器，其进一步包括：
第六存取线，其耦合到串联连接的存储器单元的所述多个串的串联连接的存储器单元的每一串的第四位置的存储器单元。
10.根据权利要求1所述的存储器，其中串联连接的存储器单元的所述多个串的所述第一子集与串联连接的存储器单元的所述多个串的所述第二子集是串联连接的存储器单元的所述多个串的互斥子集。
11.根据权利要求10所述的存储器，其中串联连接的存储器单元的所述多个串的所述第一子集与串联连接的存储器单元的所述多个串的所述第二子集的并集含有串联连接的存储器单元的所述多个串的串联连接的存储器单元的每一串。
12.根据权利要求10所述的存储器，其中串联连接的存储器单元的所述多个串的所述第一子集与串联连接的存储器单元的所述多个串的所述第二子集的并集含有少于串联连接的存储器单元的所述多个串的串联连接的存储器单元的所有串。
13.根据权利要求5所述的存储器，其中所述第二位置的存储器单元在相应第一选择栅极与第一位置的存储器单元之间，且所述第三位置的存储器单元在相应第二选择栅极与所述第一位置的存储器单元之间。
14.根据权利要求1所述的存储器，其中对应于串联连接的存储器单元的所述多个串的串联连接的存储器单元的串的所述相应第一选择栅极独立于对应于串联连接的存储器单元的所述多个串的串联连接的存储器单元的每一剩余串的所述相应第一选择栅极选择性地激活。
15.根据权利要求1所述的存储器，其中对应于串联连接的存储器单元的所述多个串的所述第一子集的串联连接的存储器单元的每一串的所述相应第二选择栅极响应于第一控制信号选择性地激活。
16.根据权利要求15所述的存储器，其中对应于串联连接的存储器单元的所述多个串的所述第二子集的串联连接的存储器单元的每一串的所述相应第二选择栅极响应于独立于所述第一控制信号的第二控制信号选择性地激活。
17.一种操作存储器的方法，其包括：
将第一电压电平施加到耦合到串联连接的存储器单元的多个串中的串联连接的存储器单元的每一串的第一位置处的相应存储器单元的第一存取线，所述第一电压电平足以激活所述第一存取线的相应存储器单元中的每一者；
将第二电压电平施加到耦合到串联连接的存储器单元的所述多个串中的串联连接的存储器单元的所选择串的第二位置处的目标存储器单元的第二存取线，所述第二电压电平经配置以取决于所述目标存储器单元的数据状态选择性地激活所述目标存储器单元；
将第三电压电平施加到耦合到串联连接的存储器单元的所述多个串的第一子集的串联连接的存储器单元的每一串的第三位置处的相应存储器单元的第三存取线，所述第三电压电平足以激活所述第三存取线的相应存储器单元中的每一者；及
将小于所述第三电压电平的第四电压电平施加到第四存取线，所述第四存取线耦合到串联连接的存储器单元的所述多个串的第二子集的串联连接的存储器单元的每一串的所述第三位置处的相应存储器单元。
18.根据权利要求17所述的方法，其中将所述第二电压电平施加到耦合到所述目标存储器单元的所述第二存取线包括：将所述第二电压电平施加到耦合到针对存取操作选择的所述目标存储器单元的所述第二存取线。
19.根据权利要求17所述的方法，其中将所述第三电压电平施加到耦合到串联连接的存储器单元的所述多个串的所述第一子集的串联连接的存储器单元的每一串的所述第三位置处的相应存储器单元的所述第三存取线包括：将所述第三电压电平施加到耦合到串联连接的存储器单元的所述所选择串的所述第三位置处的相应存储器单元的所述第三存取线。
20.根据权利要求17所述的方法，其中将所述第四电压电平施加到所述第四存取线包括：将介于所述第三电压电平与参考电势之间的电压电平施加到所述第四存取线。
21.根据权利要求20所述的方法，其中将所述第四电压电平施加到所述第四存取线包括：将介于所述第三电压电平与所述参考电势中间的电压电平施加到所述第四存取线。
22.根据权利要求17所述的方法，其中串联连接的存储器单元的所述多个串的所述第一子集包括串联连接的存储器单元的所述所选择串。
23.根据权利要求22所述的方法，其进一步包括：
在将所述第二电压电平施加到所述第二存取线时将串联连接的存储器单元的所述多个串的所述第一子集的串联连接的存储器单元的每一串连接到源极；及
在将所述第二电压电平施加到所述第二存取线时将串联连接的存储器单元的所述多个串的所述第二子集的串联连接的存储器单元的每一串从所述源极断开。
24.根据权利要求23所述的方法，其进一步包括：
在将所述第二电压电平施加到所述第二存取线时将串联连接的存储器单元的所述所选择串连接到数据线；及
在将所述第二电压电平施加到所述第二存取线时将除了串联连接的存储器单元的所述所选择串之外的串联连接的存储器单元的所述多个串的所述第一子集的串联连接的存储器单元的每一串从所述数据线断开；及
在将所述第二电压电平施加到所述第二存取线时将串联连接的存储器单元的所述多个串的所述第二子集的串联连接的存储器单元的每一串从所述数据线断开。
25.一种存储器，其包括：
存储器单元阵列，其包括存储器单元块；及
控制器，其用于对所述存储器单元阵列中的存储器单元进行存取；
其中所述存储器单元块包括：
串联连接的存储器单元的多个串，其中串联连接的存储器单元的所述多个串中的串联连接的存储器单元的每一串由相应第一选择栅极选择性地连接到共同数据线，且由相应第二选择栅极选择性地连接到共同源极；
第一存取线，其耦合到串联连接的存储器单元的所述多个串中的串联连接的存储器单元的每一串的第一位置处的相应存储器单元；
第二存取线，其耦合到串联连接的存储器单元的所述多个串的第一子集中的串联连接的存储器单元的每一串的第二位置处的相应存储器单元；及
第三存取线，其耦合到串联连接的存储器单元的所述多个串的第二子集中的串联连接的存储器单元的每一串的所述第二位置处的相应存储器单元；
其中串联连接的存储器单元的所述多个串的所述第一子集与串联连接的存储器单元的所述多个串的所述第二子集是串联连接的存储器单元的所述多个串的互斥子集。
26.根据权利要求25所述的存储器，其中所述存储器单元块是所述存储器单元阵列中的多个存储器单元块中的特定存储器单元块。
27.根据权利要求26所述的存储器，其中所述多个存储器单元块中的每一存储器单元块具有所述特定存储器单元块的配置。
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