CN101506896A - 用于并入有用于存储器阵列区块选择的两个数据总线的存储器阵列的方法和设备 - Google Patents

Abstract

本发明描述用于对可编程且可重写的无源元件存储器单元的示范性存储器阵列(374、375)进行解码的电路和方法(370)，所述电路和方法尤其对具有一个以上存储器平面的极为密集的三维存储器阵列有用。另外，本发明描述用于选择此存储器阵列的一个或一个以上阵列区块(374、375)、用于选择选定阵列区块(374、375)内的一个或一个以上字线(377)和位线、用于向选定阵列区块内的选定存储器单元传递数据信息和从其传递数据信息以及用于向未选定阵列区块传递未选定偏置条件的电路和方法(370)。

Description

用于并入有用于存储器阵列区块选择的两个数据总线的存储器阵列的方法和设备

技术领域

本发明涉及可编程存储器阵列，且明确地说，涉及并入有无源元件存储器单元的半导体集成电路存储器阵列，且更明确地说，涉及并入有此类存储器单元的三维存储器阵列。

背景技术

某些无源元件存储器单元展现可重写特征。举例来说，在某些存储器单元中，可通过以大约6到8V的电压正向偏置存储器单元(例如，参考其中二极管的极性)来实现编程，而可通过以大约10到14V的电压反向偏置存储器单元来实现擦除。这些高电压需要在字线和位线解码器内使用特高电压CMOS晶体管。这些高电压晶体管并不会完全随存储器单元字线和位线间距减小而缩放。这对于3D存储器技术来说尤其成问题，其中离开阵列且必须与字线和位线驱动器介接的字线和位线的高密度使得提供与不断变小的阵列线间距兼容且能够在选定存储器单元上外加充分高电压的解码器和I/O电路(尤其是字线和位线驱动器电路)的能力更为重要。

发明内容

一般来说，本发明针对一种并入有用于存储器阵列区块选择的两个数据总线的存储器阵列，且针对一种用于使用用于存储器阵列区块选择的两个数据总线的方法。然而，本发明由所附权利要求书界定，且本部分中的任何内容均不应视为限制所述权利要求书。

在一个方面中，本发明提供一种集成电路，其包含具有第一多个阵列区块的存储器阵列，每一阵列区块包括多个字线和位线。所述存储器阵列包含第一数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第一群组中的每一者与所述第一数据总线相关联。所述存储器阵列包含第二数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第二群组中的每一者与所述第二数据总线相关联。所述存储器阵列包含行选择电路，其在第一操作模式中经配置以同时选择所述第一群组内的第一阵列区块中的字线和所述第二群组内的第二阵列区块中的字线。所述存储器阵列还包含列选择电路，其在所述第一操作模式中经配置以同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线。

在另一方面中，本发明提供一种集成电路，其包含具有第一多个阵列区块的存储器阵列，每一阵列区块包括多个字线和位线。所述集成电路包含选择构件，其用于在第一操作模式中同时选择第一群组的阵列区块内的第一阵列区块中的字线和第二群组的阵列区块内的第二阵列区块中的字线。所述集成电路还包含耦合构件，其用于在所述第一操作模式中同时将所述第一阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第二数据总线的对应线。

在另一方面中，本发明提供一种有用于包含第一多个阵列区块的无源元件存储器单元阵列的方法，每一阵列区块包括多个字线和位线。所述方法包含在第一操作模式中同时选择第一群组的阵列区块内的第一阵列区块中的字线和第二群组的阵列区块内的第二阵列区块中的字线。所述方法还包含在所述第一操作模式中同时将所述第一阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第二数据总线的对应线。

在另一方面中，本发明提供一种用于制作存储器产品的方法。所述方法包含形成包含第一多个阵列区块的存储器阵列，每一阵列区块包括多个字线和位线。所述方法还包含形成第一数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第一群组中的每一者与所述第一数据总线相关联。所述方法还包含形成第二数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第二群组中的每一者与所述第二数据总线相关联。所述方法还包含形成行选择电路，其在第一操作模式中经配置以同时选择所述第一群组内的第一阵列区块中的字线和所述第二群组内的第二阵列区块中的字线。所述方法还包含形成列选择电路，其在所述第一操作模式中经配置以同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线。

本发明在若干方面中适用于具有存储器阵列的集成电路，适用于操作此类集成电路和存储器阵列的方法，适用于制作并入有此类阵列的存储器产品的方法，且适用于此类集成电路、产品或存储器阵列的计算机可读媒体编码，以上全部在本文中更详细描述且在所附权利要求书中陈述。所描述的技术、结构和方法可单独使用或彼此组合使用。

上述内容是概要且因此必定含有对细节的简化、概括和省略。因此，所属领域的技术人员将了解，上述概要只是说明性的，且不希望其以任何方式限制本发明。从下文陈述的具体实施方式将明了由权利要求书单独界定的本发明的其它方面、创造性特征和优点。

附图说明

通过参看附图，所属领域的技术人员可更好理解本发明，且可明了其许多目的、特征和优点。

图1是存储器阵列的示意图，其说明选定与未选定字线和位线以及正向偏置操作模式中的示范性偏置条件。

图2是图1描绘的存储器阵列的示意图，但其说明反向偏置操作模式中的示范性偏置条件。

图3是字线解码器电路的示意图，其包含正向偏置操作模式中的示范性条件。

图4是字线解码器电路的示意图，其包含反向偏置操作模式中的示范性条件。

图5是位线解码器电路的示意图，其包含正向偏置操作模式中的示范性条件。

图6是位线解码器电路的示意图，其包含反向偏置操作模式中的示范性条件。

图7是字线解码器电路的示意图，其包含针对某些其它实施例的反向偏置操作模式中的示范性条件。

图8是位线解码器电路的示意图，其包含针对某些其它实施例的反向偏置操作模式中的示范性条件。

图9是具有双经解码源极选择总线的字线解码器电路的示意图，其包含有用于复位编程的反向偏置操作模式中的示范性条件。

图10是具有双数据相依源极选择总线的位线解码器电路的示意图，其包含有用于复位编程的反向偏置操作模式中的示范性条件。

图11是描绘包含三维存储器阵列的示范性集成电路的方框图，且所述集成电路包含位于阵列一侧上的全局行解码器以及位于阵列顶部与底部的一对列解码器。

图12是表示根据本发明某些实施例的三维存储器阵列的字线层和位线层的俯视图，其展示2:1交错字线段，其中到用于一区块的字线段的一半的垂直连接在所述区块的左侧，且到用于所述区块的字线段的另一半的垂直连接在所述区块的右侧。另外，来自两个相邻区块的字线段共享每一垂直连接。

图13是描绘与图12说明的存储器阵列的某些实施例一致的三维存储器阵列的一部分的三维视图，且说明借助于垂直连接而耦合到两个相邻阵列区块的每一者中的相应字线段且在两个或两个以上字线层的每一者上的字线驱动器电路。

图14是存储器阵列的方框图，其说明两个存储器条带，每一条带具有两个(或两个以上)存储器间格，且每一间格包含多个存储器阵列区块。两个阵列区块经展示为被同时选定，其每一者将其相应位线耦合到与存储器间格相关联的两个数据总线中的相应一者。

图15是存储器间格的方框图，其说明另一布置，其中两个阵列区块经展示为被同时选定，其每一者将其相应位线耦合到与存储器间格相关联的两个数据总线中的相应一者。

图16是存储器间格的方框图，其说明另一布置，其中两个阵列区块经展示为被同时选定，其每一者将其相应位线耦合到与存储器间格相关联的两个数据总线中的相应一者。

图17是存储器间格的方框图，其说明另一布置，其中两个阵列区块经展示为被同时选定，其每一者将其相应位线耦合到与存储器间格相关联的两个数据总线中的相应一者，所述总线设置在存储器阵列区块的同一侧上。

图18是存储器间格的方框图，其说明另一布置，其中两个非相邻阵列区块经展示为被同时选定，其每一者将其相应位线耦合到与存储器间格相关联的两个数据总线中的相应一者。

图19是存储器间格的一部分的方框图，其说明用于在用于选定和未选定阵列区块的源极选择总线上提供适当条件的示范性分级解码布置。

图20是存储器间格的一部分的方框图，其说明用于在用于选定和未选定阵列区块的源极选择总线上提供适当条件的另一示范性分级解码布置。

图21是存储器间格的一部分的方框图，其说明用于在用于选定和未选定阵列区块的源极选择总线上提供适当条件的另一示范性分级解码布置。

图22是存储器间格的一部分的方框图，其说明用于在用于选定和未选定阵列区块的源极选择总线上提供适当条件的另一示范性分级解码布置。

图23是数据电路的方框图，其包含有用于本文所描述的各种实施例的读取感测放大器、设定驱动器以及复位驱动器。

图24是示范性复位电路的方框图，其包含对通过选定存储器单元的复位路径以及字线和位线选择路径的描述。

不同图式中相同参考符号的使用指示类似或相同项目。

具体实施方式

图1是示范性无源元件存储器阵列100的示意图。展示两个字线102、104以及两个位线106、108。字线102假定为选定字线(SWL)，且字线104假定为未选定字线(UWL)。类似地，位线106假定为选定位线(SBL)，且位线108假定为未选定位线(UBL)。展示四个无源元件存储器单元101、103、105、107，其每一者耦合于相关联字线与相关联位线之间。

存储器单元101与选定字线102和选定位线106相关联，且可视为“S”单元(即，“选定”单元)。存储器单元103与未选定字线104和选定位线106相关联，且可视为“F”单元(即，“断开”单元)。存储器单元105与选定字线102和未选定位线108相关联，且可视为“H”单元(即，“半选定”单元)。最后，存储器单元107与未选定字线104和未选定位线108相关联，且可视为“U”单元(即，“未选定”单元)。

图1中还说明用于正向偏置操作模式的示范性偏置条件。如本文其它地方描述，此正向偏置模式可用于编程模式、区块擦除模式以及读取模式(但通常针对此类不同模式具有不同的电压电平或条件)。如所展示，偏置条件可视为适用于针对选定阵列区块的编程操作模式，且将如此进行描述。

将选定字线102偏置于VSX电压(例如，接地)，将选定位线106偏置于VSB电压(例如，+8伏)，将未选定字线104偏置于VUX电压(例如，+7.3伏)，且将未选定位线108偏置于VUB电压(例如，+0.7伏)。选定位线偏置电压VSB可视为编程电压VPP，在大致上将此整个电压外加于选定存储器单元101上时(因为选定字线经偏置于接地)，总线和阵列线本身中存在较不确定的电阻性下降。未选定位线偏置电压VUB也优选设定于对应于每一存储器单元的正向偏置方向中的表观“阈值电压”的值，且因此经展示为正外加于未选定位线108上的电压VT。类似地，未选定字线偏置电压VUX也优选设定于值VPP-VT。

在这些偏置条件下，S单元101接收等于VPP(例如，+8伏)的正向偏置电压，F单元103接收等于VT(例如，+0.7伏)的正向偏置电压，H单元105接收等于VT(例如，+0.7伏)的正向偏置电压，且U单元107接收等于VPP-2VT(例如，-6.6伏)的反向偏置电压。存在若干示范性存储器单元技术，其当在这些条件下偏置时，选定单元将改变为较低电阻值，而F、H和U单元将不会可观地改变电阻。下文描述示范性单元。

现参看图2，针对反向偏置操作模式展示示范性偏置条件200。如本文其它地方所述，此反向偏置模式可用于编程模式或区块擦除模式(但通常对于此些不同模式具有不同条件)。如所展示，偏置条件可视为适用于选定阵列区块的编程操作模式或擦除操作模式，且将如此进行描述。

现针对适用于当前操作模式的值重新界定偏置条件VSX、VUX、VSB和VUB中的每一者。将选定字线102偏置于为VRR/2(例如，+5伏)的VSX电压，且将选定位线106偏置于为-VRR/2(例如，-5伏)的VSB电压。未选定字线电压VUX和未选定位线电压VUB两者均为接地。

在这些偏置条件下，S单元101接收量值等于VRR(例如，-10伏)的反向偏置电压，F单元103接收等于VRR/2(例如，-5伏)的反向偏置电压，且H单元105接收等于VRR/2(例如，-5伏)的反向偏置电压。请注意，U单元107在单元上不接收偏置。

存在若干示范性存储器单元技术(下文提及)，其当在这些条件下偏置时，选定单元将从较低电阻值改变为较高电阻值，而F、H和U单元将不会可观地改变电阻。还应注意，原本在单元上以若干伏偏置时可支持相当量的泄漏电流的未选定U存储器单元不具有偏置且因此不具有泄漏电流。如将进一步详细描述，许多通常的存储器阵列实施例包含比F单元的H单元多得多数目的U单元，且此些阵列将在阵列的未选定存储器单元中具有显著较少的泄漏电流，且因此具有比其它偏置方案少得多的功率耗散。

通过在此反向模式中“分裂”VRR电压且将SBL偏置于等于编程电压的一半的负电压并将SWL偏置于等于编程电压的一半的正电压，位线解码器和字线解码器两者的电压要求得到显著减轻。因此，与阵列线(例如，字线和位线)的小间距一致，阵列线驱动器电路中的高电压晶体管占据较少的面积，因为其可针对相对较低的“分裂”电压而设计。

其它存储器技术已面临关于并不以与存储器单元间距相同速率缩放的编程和擦除电压(以及此些高电压晶体管所需的面积)的类似问题。举例来说，快闪存储器中此问题的影响由于基于快闪的典型存储器阵列的较大扇出而略微减小。对于高电压晶体管的较多空间消耗设计规则在一些较新的技术中可通过增加存储器区块大小而得到缓和。然而，在基于二极管的无源元件存储器阵列中，较大区块大小的代价是通过属于选定阵列的未选定存储器单元的泄漏增加。通过如图2描述偏置此些未选定存储器单元，此泄漏分量可减小到几乎为零，且以极少的有害功率耗散实现较大的区块大小。

现参看图3，展示示范性字线解码器电路，其包含展示适用于正向偏置操作模式的偏置条件(如图1所述)。行解码器电路展示于页面的左侧，其展示两个经解码输出158、162。经解码输出158对应于选定经解码输出，而经解码输出162对应于未选定经解码输出。可使用多种众所周知技术中的任一者实施的行解码器152产生多个经解码输出，例如输出155、159，其由多路复用器157、161和反相器156、160有条件反转。由于节点158上的大电容性负载(即，这里在多路复用器157将节点155导引到输出158的情况下)，在NAND栅极之后并入反转缓冲器以驱动节点155。行解码器152在此操作模式中以等于耦合到电源节点153的VPP的上限电源电压以及等于耦合到电源节点154的接地的下限电源电压进行操作。在此操作模式中，行解码器是“高有效”解码器，意味着例如经解码输出节点158等选定输出(或数个输出)被驱动到两个可用电压状态中的较高电压状态(在此情况下为VPP)。例如经解码输出节点162等未选定经解码输出被驱动到所述两个可用电压状态中的较低电压状态(在此情况下为接地)。随后的描述将初始假定一次仅选择一个此经解码输出节点(例如，“高”)。

每一经解码输出耦合到一个或一个以上字线驱动器电路。举例来说，经解码输出节点158耦合到一字线驱动器电路，其包含PMOS晶体管171和NMOS晶体管172。晶体管171、172的相应漏极端子均耦合到一字线，在此情况下所述字线表示选定字线102。尽管本发明的某些实施例预期除多头解码器以外的解码器，但图3描绘同样耦合到经解码输出节点158的第二字线驱动器电路，其表示与此特定经解码输出节点158相关联的一个或一个以上其余字线驱动器电路。此第二字线驱动器电路包含PMOS晶体管173和NMOS晶体管174，其输出驱动表示一个或一个以上半选定字线的字线181。

这些字线驱动器电路的每一者中的NMOS晶体管的相应源极端子耦合到源极选择总线XSEL的相应总线线路。在此操作模式中，基于地址信息而解码源极选择总线，使得一个此类总线线路被偏置于针对此操作模式适用于字线的有效状态，而其余总线线路被偏置于针对此操作模式适用于字线的无效状态。在某些实施例中，一个以上此类源极选择总线线路可为有效的，但现应假定总线线路167为有效的且被偏置于接地，而由总线线路168表示的一个或一个以上其余总线线路为无效的且被驱动到未选定字线电压VUX(经展示为VPP-VT)。

由于经解码输出节点158上的电压(VPP)高于总线线路167、168的电压，所以NMOS晶体管172、174两者均接通，因此将选定字线102驱动为接地且将半选定字线181驱动为VPP-VT。这两个传导路径由空心箭头线指示。

这些字线驱动器电路的每一者中的PMOS晶体管的相应源极端子耦合到未选定偏置线UXL，其也标记为节点164。在此操作模式中，UXL偏置线传递未选定字线电压VUX。由于经解码输出节点158上的电压(VPP)高于UXL偏置线的电压，因此PMOS晶体管171、173两者均断开。

经解码输出节点162耦合到一字线驱动器电路，其包含PMOS晶体管175和NMOS晶体管176。晶体管175、176的相应漏极端子均耦合到一字线，在此情况下所述字线表示未选定字线104。也耦合到经解码输出节点162的第二字线驱动器电路表示与经解码输出节点162相关联的一个或一个以上其余字线驱动器电路，且包含PMOS晶体管177和NMOS晶体管178，其输出驱动未选定字线183。

如前，这些字线驱动器电路的每一者中的NMOS晶体管的相应源极端子耦合到源极选择总线XSEL的相应总线线路。由于经解码输出节点162上的电压(接地)处于或低于总线线路167、168的电压，所以NMOS晶体管176、178两者均断开。这些字线驱动器电路的每一者中的PMOS晶体管的相应源极端子耦合到未选定偏置线UXL节点164。由于经解码输出节点162上的电压(接地)低于UXL偏置线164的电压(低超过PMOS阈值电压)，所以PMOS晶体管175、177两者均接通，因此将未选定字线104、183驱动到VUX(例如，VPP-VT)。这两个传导路径由空心箭头线指示。

现参看图4，展示此相同示范性字线解码器电路，其包含适用于反向偏置操作模式的偏置条件(如图2所述)。行解码器电路的经解码输出158仍对应于选定经解码输出，而经解码输出162对应于未选定经解码输出。行解码器152在此操作模式中以等于耦合到电源节点153的VRR/2的上限电源电压以及等于耦合到电源节点154的接地的下限电源电压进行操作。在此操作模式中，行解码器是“低有效”解码器，且有效(选定)经解码输出158通过使用反相器156和多路复用器157而被驱动到两个可用电压状态中的较低电压状态(在此情况下为GND(接地))。例如经解码输出节点162等未选定经解码输出现通过使用反相器160和多路复用器161而被驱动到两个可用电压状态中的较高电压状态(在此情况下为VRR/2)。

在此操作模式中，对于所描述的示范性实施例，源极选择总线XSEL的各个总线线路被全部驱动到相同偏置条件(接地)，且“未选定”偏置线UXL传递等于VRR/2(例如，+5伏)的偏置电压。在此反向操作模式中，偏置线UXL实际传递适用于字线的有效状态，而不是无效或未选定偏置条件。由于经解码输出节点158上的电压(GND)相当低于偏置线UXL的电压(即，低超过PMOS阈值电压)，所以PMOS晶体管171、173两者均接通，因此将选定字线102驱动到VRR/2且将原本将成为半选定字线的字线(这里展示为选定字线181)也驱动到VRR/2。这两个传导路径由空心箭头线指示。

在此操作模式中，源极选择总线XSEL未经解码，且每一此类总线线路被偏置于适用于字线的无效状态(例如，接地)。由于经解码输出节点158上的电压(接地)不高于总线线路167、168的电压，所以NMOS晶体管172、174两者均断开。

作为未选定输出的经解码输出节点162由反相器160和多路复用器161驱动到VRR/2。由于经解码输出节点162上的电压高于总线线路167、168的电压，所以NMOS晶体管176、178两者均接通，因此将未选定字线104、183驱动到接地。这两个传导路径由空心箭头线指示。由于经解码输出节点162上的电压与UXL偏置线164上传递的电压相同，所以PMOS晶体管175、177两者均断开。

现参看图5，展示示范性位线解码器电路，其包含展示适用于正向偏置操作模式的偏置条件(如图1描述)。列解码器电路展示于页面的左侧，其展示两个经解码输出208、212。经解码输出208对应于选定经解码输出，而经解码输出212对应于未选定经解码输出。可使用多种众所周知技术中的任一者实施的列解码器202产生多个经解码输出，例如输出205、209，其由多路复用器207、211和反相器206、210有条件反转。不同于行解码器，在NAND栅极之后不存在反转缓冲器用于驱动节点205，因为节点208上的电容性负载比对于行解码器输出来说低得多。列解码器202在此操作模式中以等于耦合到电源节点203的VPP的上限电源电压以及等于耦合到电源节点204的接地的下限电源电压操作。在此操作模式中，列解码器是“低有效”解码器。例如经解码输出节点212等未选定经解码输出被驱动到两个可用电压状态中的较高电压状态(在此情况下为VPP)。随后的描述将初始假定一次仅选择一个此类经解码输出节点208(例如，“低”)。

经解码输出中的每一者耦合到一个或一个以上位线驱动器电路。举例来说，经解码输出节点208耦合到一位线驱动器电路，其包含PMOS晶体管221和NMOS晶体管222。晶体管221、222的相应漏极端子均耦合到一位线，在此情况下所述位线表示选定位线106。尽管本发明的某些实施例预期除多头解码器以外的解码器，但图5描绘同样耦合到经解码输出节点208的第二位线驱动器电路，其表示与此特定经解码输出节点208相关联的一个或一个以上其余位线驱动器电路。此第二位线驱动器电路包含PMOS晶体管223和NMOS晶体管224，其输出驱动表示一个或一个以上半选定位线的位线231。与字线解码器相反，此半选定位线可表示正维持在无效状态中的选定位线。

这些位线驱动器电路的每一者中的PMOS晶体管的相应源极端子耦合到源极选择总线SELB的相应总线线路。在此操作模式中，源极选择总线SELB是数据相依性的，且可进一步基于地址信息而解码，使得一个或一个以上此类总线线路被偏置于针对此操作模式适用于位线的有效状态，而其余总线线路被偏置于针对此操作模式适用于位线的无效状态。在某些实施例中，一个以上此类源极选择总线线路可为有效的，但现应假定总线线路217是有效的且被偏置于VPP，而由总线线路218表示的一个或一个以上其余总线线路是无效的且被驱动到未选定位线电压VUB(经展示为VT)。

由于经解码输出节点208上的电压(接地)低于总线线路217、218的电压，所以PMOS晶体管221、223两者均接通，因此将选定位线106驱动到VPP且将半选定位线231驱动到VT。这两个传导路径由空心箭头线指示。

这些位线驱动器电路的每一者中的NMOS晶体管的相应源极端子耦合到一未选定偏置线UYL，其也标记为节点214。在此操作模式中，UYL偏置线传递未选定位线电压VUB。由于经解码输出节点208上的电压(接地)低于UYL偏置线的电压，所以NMOS晶体管222、224两者均断开。

经解码输出节点212耦合到一位线驱动器电路，其包含PMOS晶体管225和NMOS晶体管226。晶体管225、226的相应漏极端子均耦合到一位线，在此情况下所述位线表示未选定位线108。也耦合到经解码输出节点212的第二位线驱动器电路表示与经解码输出节点212相关联的一个或一个以上其余位线驱动器电路，且包含PMOS晶体管227和NMOS晶体管228，其输出驱动未选定位线233。

如前，这些位线驱动器电路的每一者中的PMOS晶体管的相应源极端子耦合到源极选择总线SELB的相应总线线路。由于经解码输出节点212上的电压(VPP)处于或高于总线线路217、218的电压，所以PMOS晶体管225、227两者均断开。这些位线驱动器电路的每一者中的NMOS晶体管的相应源极端子耦合到未选定偏置线UYL节点214。由于经解码输出节点212上的电压是VPP，所以NMOS晶体管226、228两者均接通，因此将未选定位线108、233驱动到VUB(例如，VT)。这两个传导路径由空心箭头线指示。

现参看图6，展示位线解码器电路，其包含适用于反向偏置操作模式的偏置条件(如图2所述)。列解码器电路的经解码输出208仍对应于选定经解码输出，而经解码输出212对应于未选定经解码输出。列解码器202在此操作模式中以等于耦合到电源节点203的GND的上限电源电压以及等于耦合到电源节点204的-VRR/2的下限电源电压进行操作。在此操作模式中，列解码器是“高有效”解码器，且有效(选定)经解码输出208由反相器206和多路复用器207驱动到两个可用电压状态中的较高电压状态(在此情况下为GND(接地))。例如经解码输出节点212等未选定经解码输出现由反相器210和多路复用器211驱动到两个可用电压状态中的较低电压状态(在此情况下为-VRR/2)。

在此操作模式中，对于所描述的示范性实施例，源极选择总线SELB的各个总线线路被全部驱动到相同偏置条件(接地)，且“未选定”偏置线UYL传递等于-VRR/2(例如，-5伏)的偏置电压。在此反向操作模式中，偏置线UYL实际传递适用于位线的有效状态，而不是无效或未选定偏置条件。由于经解码输出节点208上的电压(接地)相当高于偏置线UYL的电压(即，高超过NMOS阈值电压)，所以NMOS晶体管222、224两者均接通，因此将选定位线106驱动到-VRR/2且将原本将成为半选定位线的位线(这里经展示为选定位线231)也驱动到-VRR/2。这两个传导路径由空心箭头线指示。

在此操作模式中，源极选择总线SELB并非数据相依性的且未经解码(至少在给定区块内)，且每一此类总线线路被偏置于适用于位线的无效状态(例如，接地)。PMOS晶体管221、223两者均断开。

经解码输出节点212为未选定输出且被驱动到-VRR/2。PMOS晶体管225、227两者均接通，因此将未选定位线108、233驱动到接地。这两个传导路径由空心箭头线指示。NMOS晶体管226、228两者均断开

应注意，在正向模式中，列解码器是低有效的且位线是高有效的。但在反向模式中，列解码器颠倒其极性且变为高有效的，而位线本身也颠倒极性且变为低有效的。相反，在正向模式中，行解码器是高有效的且字线是低有效的。但在反向模式中，行解码器颠倒其极性且变为低有效的，而字线本身也颠倒极性且变为高有效的。还应注意，列解码器输出电平在正向模式(即，GND到VPP)与反向模式(即，-VRR/2到GND)之间的平均电压中移动。

当视为非多头解码器(在图3、4、5和6中，只有非虚线阵列线驱动器电路)时，解码器电路的操作可非常简单地描述。在反向模式中，字线解码器颠倒其极性且将一个选定字线带到高(～5V)并将所有其它字线保持于接地。相反情况发生于位线选择侧上，其中选择一个位线并将其带到-5V且所有其它位线接地。最终结果是选定存储器单元上的10V反向偏置以及其它存储器单元上的零偏置。字线和位线驱动器电路中的晶体管仅须承受5V或最大电压的一半，而不是整个电压。

当考虑使用多头解码器的隐含情况(在图3、4、5和6中，包含虚线阵列线驱动器电路)时，应注意到目前为止所描述的电路利用正向方向上的经解码源极选择总线，其允许选择阵列线群组中的单一阵列线(而其余半选定阵列线仍被驱动到未选定偏置条件)。然而，在反向模式中，来自行和列解码器的选定经解码输出将每一阵列线耦合到单一未选定偏置线，例如UXL和UYL。在反向模式中实现半选定阵列线在单一偏置线的情况下是不可能的。因此，上述电路和技术在经布置以在反向模式中选择阵列线区块(例如，“区块擦除”)时极为有用。如图4和6中可见，在反向模式中同时选择选定字线区块和选定位线区块，而并没有独立可配置的半选定阵列线。此区块操作完全避免了对半选定线的任何需要。解码隐含情况可非常类似于罗伊·E.舒德雷恩(Roy E.Scheuerlein)的题为“具有用于三维存储器阵列的多层字线段的字线布置(Word Line ArrangementHaving Multi-Layer Word Line Segments for Three-Dimensional Memory Array)”的第6,879,505号美国专利中揭示的情况，所述专利的揭示内容的全文以引用的方式并入本文。此区块操作是否可配置(或多大的区块可配置)较大程度取决于单元复位电流的量值、同时传导此复位电流的单元的数目以及字线驱动器电路和位线驱动器电路内的PMOS和NMOS晶体管是否可以可接受的电压降支持此电流。

可通过使用其它技术在反向模式中提供半选定阵列线(除了正向模式中已经提供的之外)。在第一种此类技术中，可由过电压对行和列解码器供电，使得经解码输出节点横穿高于PMOS源极电压且低于NMOS源极电压。通过此做法，选定字线可通过NMOS晶体管向上驱动到+VRR/2电压，且选定位线可通过PMOS晶体管向下驱动到-VRR/2电压。这利用了与正向模式期间相同的晶体管来驱动选定字线和位线。

此技术在图7和8中说明。初始参看图7，说明字线解码器电路，其利用过驱动经解码输出来驱动阵列线驱动器，所述阵列线驱动器的源极保持于上述偏置条件。在此行解码器电路中，行解码器152由8伏上限电源电压和负1伏下限电源电压供电。经解码输出节点158、162的极性相对于图4所示的极性而颠倒，且现在是高有效解码器，其提供+8伏的选定输出158和-1伏的未选定经解码输出节点162。源极选择总线XSEL保持为经解码总线。其各个总线线路中的一者(或一者以上)被选择并驱动到+5伏，而未选定总线线路被驱动到接地。NMOS晶体管172接通，且传导选定字线102到相关联的XSEL总线线路电压(+5伏)。NMOS晶体管174也接通，且传导半选定字线181到接地。在未选定经解码输出节点162处于-1伏的情况下，PMOS晶体管175、177两者均接通，且传导未选定字线104、183到接地。在利用此技术的一些实施例中，不使用有条件的输出反相器156、160和多路复用器157、161(这里经展示为“虚线”)。

现在参看图8，说明位线解码器电路，其也利用过驱动经解码输出来驱动阵列线驱动器。在此列解码器电路中，列解码器202由+1伏上限电源电压和负8伏下限电源电压供电。经解码输出节点208、212的极性相对于图6所示的极性而颠倒，且现在是低有效解码器，其提供-8伏的选定输出208和+1伏的未选定经解码输出节点212。各个SELB总线线路217中的一者(或一者以上)被选择并驱动到-5伏，而未选定SELB总线线路218被驱动到接地。PMOS晶体管221接通，且传导选定位线106到相关联的SELB总线线路电压(-5伏)。PMOS晶体管223也接通，且传导半选定位线231到接地。在未选定经解码输出节点212处于+1伏的情况下，NMOS晶体管226、228两者均接通，且传导未选定位线108、233到接地。在利用此技术的一些实施例中，不使用有条件的输出反相器206、210和多路复用器207、211。

在另一技术中，可通过代替单一未选定偏置线UXL和UYL而并入相应的反向源极选择总线来在反向模式中提供半选定字线和位线。现在参看图9，说明字线解码器电路，其利用双经解码源极选择总线。已代替图4所示的未选定偏置线UXL而并入用于字线驱动器电路的PMOS晶体管的反向源极选择总线XSELP。此字线解码器电路的其余部分如前一样操作。

在反向模式中，选定经解码输出节点158是低有效的且被驱动到接地。反向源极选择总线XSELP的各个总线线路中的选定一者被偏置到适用于字线的反向操作模式的有效偏置条件。在此情况下，XSELP总线的选定总线线路243被驱动到VRR/2，且XSELP总线的未选定偏置线244被驱动到适合于字线的此操作模式的无效偏置条件，在此情况下是被驱动到接地。PMOS晶体管171通过耦合到其栅极的低电压而接通，并将选定字线102驱动到VRR/2电位。然而，半选定字线驱动器电路内的PMOS晶体管173保持断开，因为其栅极上的电压相对于其源极不是足够低，这是由于两者均处于接地。

由于NMOS晶体管174也断开，所以半选定字线驱动器电路内的晶体管也不接通。因此，半选定字线浮动于接地电位或其附近。此情况发生于NMOS下拉晶体管174大于PMOS上拉晶体管173(如同此示范性电路中的情况)时。较大晶体管具有远大于较小晶体管的向其衬底的泄漏量。因此，由于晶体管174具有连接到接地的衬底，所以到接地的泄漏电流支配由PMOS晶体管173引起的到VRR/2的衬底泄漏电流，且此净电流往往会将半选定字线181维持在接地电位或其附近。与未选定经解码输出节点162相关联的字线驱动器电路如前一样操作，其中NMOS晶体管176、178经接通以传导未选定字线104、183到接地。

在替代实施例中，经解码输出节点158、162的低电平可通过使用等于-VTP(或更低)的较低电源154操作行解码器152、反相器156、160以及多路复用器157、161而被驱动到低于接地(例如，驱动到处于或低于接地以下的PMOS阈值电压的电压，即-VTP)。因此，PMOS上拉晶体管173接通以将半选定字线181有效驱动到接地。

类似的情形发生于列解码器电路，其并入有双数据相依性源极选择总线。现在参看图10，说明位线解码器电路，其利用双经解码(在此情况下为数据相依性)源极选择总线。已代替图6所示的未选定偏置线UYL而并入用于位线驱动器电路的NMOS晶体管的反向源极选择总线SELN。此位线解码器电路的其余部分如前一样操作。

在反向模式中，选定经解码输出节点208是高有效的且被驱动到接地。反向源极选择总线SELN的各个总线线路中的选定一者被偏置到适用于位线的反向操作模式的有效偏置条件。在此情况下，SELN总线的选定总线线路247被驱动到-VRR/2，且SELN总线的未选定偏置线248被驱动到适合于位线的此操作模式的无效偏置条件，在此情况下是被驱动到接地。NMOS晶体管222通过耦合到其栅极的高电压而接通，并将选定位线106驱动到-VRR/2电位。然而，半选定位线驱动器电路内的NMOS晶体管224保持断开，因为其栅极上的电压相对于其源极不是足够高，这是由于两者均处于接地。

由于PMOS晶体管223也断开，所以半选定位线驱动器电路内的晶体管也不接通。因此，半选定位线浮动于接地电位或其附近。此情况发生于PMOS上拉晶体管223大于NMOS下拉晶体管224(如同此示范性电路中的情况)时。较大晶体管将具有远大于较小晶体管的向其衬底的泄漏量。因此，由于较大晶体管223具有连接到接地的衬底，所以到接地的泄漏电流支配由NMOS晶体管224引起的到-VRR/2的衬底泄漏电流，且此净电流往往会将半选定位线231维持在接地电位或其附近。与未选定经解码输出节点212相关联的位线驱动器电路如前一样操作，其中PMOS晶体管225、227经接通以传导未选定位线108、233到接地。

对于所述两种解码器电路，正向模式中的操作大致上如图4和6中所指示而前进。考虑行解码器情况，在正向模式中，解码源极选择总线，且所有未选定字线被驱动到未选定偏置线UXL。在使用双经解码行解码器电路的正向模式中，不解码反向源极选择总线，且所有其各个总线线路均被驱动到与UXL总线线路相同的电压。因此，字线驱动器电路相对于图4不改变地操作。事实上，单一偏置线UXL已由多个“偏置线”代替，所述偏置线每一者被驱动到与先前UXL偏置线相同且每一未选定字线被驱动到的电压。

在列解码器情况下，在正向模式中，解码源极选择总线SELB，且所有未选定字线被驱动到未选定偏置线UYL。在使用双经解码列解码器电路的正向模式中，不解码反向源极选择总线，且所有其各个总线线路均被驱动到与UYL总线线路相同的电压。因此，位线驱动器电路相对于图6不改变地操作。事实上，单一偏置线UYL已由多个“偏置线”代替，所述偏置线每一者被驱动到与先前UYL偏置线相同且每一未选定位线被驱动到的电压。

到目前为止所描述的解码器电路有用于实施其中存储器单元包含可逆电阻器加上二极管的存储器阵列。此些存储器单元可使用单元上施加的反向偏置来复位，且提供半选定字线和位线允许将各个字线和位线置于复位偏置条件中，因此提供在不必复位整个区块的情况下复位各个存储器单元的能力。

图7和8所描述的技术具有仅单一经解码源极选择总线的优点，但由于行解码器和列解码器由过电压供电，所以此些解码器电路的电压要求较高。图9和10所描述的技术通过不利用过电压为两个解码器电路供电而降低电压要求，其代价是额外的经解码(和/或数据相依性)反向源极选择总线以及用以使用两个经解码源极选择总线来并入阵列线驱动器的可能增加的面积。位线选择电路具有两倍数目的总线线路，且可能受到布线限制。字线选择电路也可能略微较大且受到布线限制(即，字线驱动器电路包含用于六头解码器的六个额外经解码线，且PMOS装置稍微大于早先的电路)。然而，任一种技术均可能针对特定实施例而比另一种技术更有用。

上文已在编程条件的上下文中描述了正向模式，其中施加于选定位线的电压是VPP。正向模式也适用于读取模式，其中选定位线被驱动到读取电压VRD，且选定字线再次被驱动到接地。此读取电压可以是比编程电压VPP低得多的电压，且未选定字线偏置电压VUX和未选定位线偏置电压VUB相应地减小而低于其用于编程模式的值。

某些存储器单元可使用正向偏置模式来“编程”，且使用反向模式来区块擦除。其它单元可使用初始正向偏置编程技术而预调节(例如在制造期间)，但随后使用反向模式来“编程”，并使用正向模式来“擦除”。为了避免与可编程技术中的历史用途混淆，且为了理解预期与到目前为止所描述的解码器电路一起使用的不同存储器技术，三种不同的操作模式有用于描述：读取、设定和复位。在读取模式中，在选定存储器单元上施加读取电压VRD。在设定模式中，在选定存储器单元上施加设定电压VPP。在到目前为止所描述的示范性实施例中，读取电压VRD和设定电压VPP两者均为正电压，且使用解码器操作的正向模式来实行此些模式。在复位模式中，在选定存储器单元上施加复位电压VRR。在到目前为止所描述的示范性实施例中，复位电压VRR经施加作为反向偏置电压，且使用解码器操作的反向模式来实行。

上文所描述的复位模式使用分裂电压技术来限制解码器电路的电压要求，且将选定位线驱动到负电压(即，使用三阱半导体结构)。或者，可用完全非负电压实行复位模式。在此情况下，将复位电压VRR传递到选定字线，且将接地传递到选定位线。VUX和VUB电压优选设定为大约VRR/2。

许多类型的存储器单元(下文描述)能够使用复位模式来编程。在这些存储器单元技术中的某些技术中，每一存储器单元内的反熔丝最初在正向方向上弹开。随后在反向偏置方向上“调谐”每一存储器单元的电阻以完成编程。这将是一次性可编程单元的情况。对于可重写单元，使用正向方向擦除单元，其可在各种大小的区块中执行，且随后使用反向模式来编程。

反向偏置用于复位选定存储器单元。编程电流通过二极管击穿来供应。另外，可谨慎控制与此编程相关联的偏置条件，包含控制选定字线和/或位线的电压斜坡。对有用的编程技术的额外研究可参见下文引用的第6,952,030号美国专利。可使用多个编程操作来编程各种电阻状态，如下文引用的023-0049和023-0055申请案中描述，且如下文引用的MA-163-1申请案中更详细描述。倾斜编程脉冲的使用在下文引用的SAND-01114USO和SAND-01114US1申请案中描述，且用于调整多个单元的电阻的技术在下文引用的SAND-01117USO和SAND-01117US1申请案中描述。

使用如上所述的复位编程(尤其在双经解码源极选择线的上下文中)来编程并入有可调整电阻性元件的无源元件存储器单元尤其对提供允许较大阵列区块大小的较大灵活性有用。即使在选定阵列区块中(如同所有以上描述所假定)，在复位模式中在未选定存储器单元上也不存在偏置，且因此没有浪费的功率耗散。通过单元的反向电流(Irev)对于区块大小不是问题。因此，可选择许多区块以增加写入带宽。另外，每一半选定存储器单元上的电压仅是编程电压的一半，且对于这些单元来说是安全的。

应注意在以上描述中，复位模式描述选定和半选定字线和位线。举例来说，在行选择的上下文中，此半选定字线可实际上“不”由给定地址“选定”，且此术语是多头字线驱动器结构的人为现象。然而，在位线的上下文中，只要列地址受到关注，此半选定位线便可实际上被选择，但可被偏置到针对位线的无效状态而不是有效状态，这是因为用于所述位线的特定数据不需要“编程”所述单元，或因为所述位线正“等待”编程。这发生于比位线解码器头数目少的位线被同时编程时。然而，应注意，编程带宽问题建议配置存储器阵列以同时编程尽可能多的位线。

三阱处理允许使选定位线处于负电压而选定字线处于正电压。在复位编程(即，反向模式)中，用于所有未选定阵列线(位线和字线)的参考电平是接地，此允许字线和位线两者的快速解码和选择。返回参看对浮动于接地(由于向两个驱动器晶体管中的较大者的阱电位的泄漏电流)的半选定字线和位线的描述，存储器单元的电阻性特性提供此些半选定阵列线与未选定阵列线之间的额外泄漏电流，所述未选定阵列线被有效地保持于未选定偏置电平。这进一步激励未选定阵列线保持浮动于未选定偏置电位或其附近。

二维存储器阵列是预期的，但解码器布置据信尤其有用于具有多个存储器平面的3D存储器阵列。在某些优选实施例中，存储器阵列经配置为每一字线在一个以上存储器平面中的每一平面上具有数个字线段，如下文所述。

图11是示范性存储器阵列300的方框图。双行解码器302、304产生用于所述阵列的行选择线，其每一者横穿阵列300，如本文将描述。在此实施例中，字线驱动器电路(未图示)在空间上分布于存储器阵列正下方，且在各个存储器阵列区块(其中两个标记为306、308)的交替侧上借助于垂直连接(其中一者标记为310)连接到字线。所示存储器阵列包含两个存储器“条带”318、320，且进一步包含四个列解码器和位线电路区块312、314、315、316，其分别位于阵列的顶部、中上部、中下部和底部。如本文描述，也可并入额外的条带，且每一条带可包含一个或一个以上存储器间格。每一区块内的位线还2:1交错以放宽对列相关电路的间距要求。举例来说，位线322与上部列电路区块312相关联(即，由其驱动和感测)，而位线324与底部列电路区块314相关联。

在示范性实施例中，存储器阵列300是形成于四个存储器平面中的每一平面上的无源元件存储器单元的三维存储器阵列。此些存储器单元优选并入有可调整电阻器元件，如本文所述，且也可包含反熔丝。每一逻辑字线连接到四个字线层(每一者与相应存储器平面相关联)中的每一者上的字线段。

存储器阵列300的每一条带被划分为大量区块，例如区块308。在本文所述的某些示范性实施例中，每一存储器间格包含16个阵列区块，但可实施其它数目的区块。在所描绘的示范性实施例中，每一区块在用于相应四个存储器平面的四个位线层中的每一层上包含288个位线，因此每区块总共1,152个位线。这些位线2∶1交错，使得位于阵列区块的顶部和底部的列解码器和数据I/O电路中的每一者介接到576个位线。还预期其它数目和布置的此些位线和阵列区块，包含较高数目。

在选定存储器阵列区块中，这些源极选择总线线路XSELN(或反向源极选择总线XSELP)中的一者经解码并由行偏置电路驱动到有效偏置条件，且其余总线线路(也称为“偏置线”)被驱动到无效条件(即，适用于未选定字线的电压)。因此，单一选定RSEL线(即，行选择线，其对应于图3中的经解码输出节点158)将选定存储器区块中的一个字线驱动为低，且将选定区块中的其它N-1个字线驱动到未选定偏置电平。在其它非选定存储器区块中，源极的各个总线线路和反向源极选择总线均不被驱动为有效的，使得没有字线由有效RSEL线选定。或者，未选定阵列区块中的源极和反向源极选择总线可保留为浮动，尤其在正向模式中。

每一行选择线横穿整个存储器条带中的所有存储器区块，且驱动位于所述条带的每一对区块(以及另外两个区块，每一者分别位于第一和最后一个区块“之外”)“之间”的相应四头字线驱动器。RSEL线也可称为“全局行线”，且也可对应于本文提到的行解码器输出节点。示范性电路、操作、偏置条件、浮动条件、包含读取与编程模式的操作模式等的额外细节在前述第6,879,505号美国专利中进一步描述，且在克里斯托夫·J.配第(Christopher J.Petti)等人的题为“用于紧密间距存储器阵列线的晶体管布局配置(Transistor Layout Configuration for Tight-Pitched MemoryArray Lines)”的第7,054,219号美国专利(其揭示内容的全文以引用的方式并入本文)中额外描述，并在罗伊·E.舒德雷恩(Roy E.Scheuerlein)等人于2005年6月7日申请的题为“用于存储器线驱动器的非二元群组的解码电路(Decoding Circuit for Non-Binary Groups ofMemory Line Drivers)”的第11/146,952号美国申请案(2006年10月5日公开为第2006-0221702号美国专利申请公开案，其揭示内容的全文以引用的方式并入本文)中进一步描述。

为了加速全局行线的选择时间，这些RSEL线在其两端处由两个分级行选择解码器302、304(也称为“全局行解码器302、304”)驱动，所述解码器每一者分别在阵列条带的左侧和右侧处位于阵列之外。通过使用分级解码器结构，全局行解码器302的大小得到减小，因此改进了阵列效率。另外，可方便地提供反向解码模式以获得改进的测试能力，如肯尼思·K.索(Kenneth K.So)等人于2004年12月30日申请的题为“双模式解码器电路、并入有所述电路的集成电路存储器阵列和相关操作方法(Dual-Mode DecoderCircuit，Integrated Circuit Memory Array IncorporatingS ame，and Related MethodsofOperation)”的第11/026,493号美国申请案(2006年7月6日公开为第2006-0145193号美国专利申请公开案，其揭示内容的全文以引用的方式并入本文)中进一步描述。用于此类分级解码器的示范性电路可参见芦卡·G.法索里(Luca G.Fasoli)等人的题为“使用多头解码器的多个电平对密集存储器阵列进行分级解码的设备和方法(Apparatus andMethod for Hierarchical Decoding of Dense Memory Arrays Using Multiple Levels ofMultiple-Headed Decoders)”的第2006-0146639A1号美国专利申请公开案，其揭示内容的全文以引用的方式并入本文中。

在并入本文中的某些材料中，示范性四头解码器电路包含四个“选定”偏置线和单一未选定偏置线。此名称的理由是因为如果对给定解码器头的输入被选定(即，驱动到有效电平)，则所述给定解码器头将其输出耦合到“选定”偏置线。然而，这决不意指所展示的所有四个头均将其相应输出驱动到反映所述输出被选定的电平，因为通常选定偏置线中仅一者实际上偏置于适用于选定输出的条件，且其余三个选定偏置线偏置于适用于未选定输出的条件。用于多头解码器的这些“选定”偏置线在本文中描述为“源极选择总线”，但以类似方式操作，除非注明。一些实施例还包含第二此类总线，其为“反向源极选择总线”而不是单一未选定偏置线。

相反，如果用于多头解码器的输入节点为无效或未选定，则所有此类头均将其相应输出驱动到相关联的“未选定”偏置线(或反向源极选择总线的相应总线线路)。对于许多有用的实施例，此些未选定偏置线可组合为由多头解码器的所有头共享的单一偏置线。

类似或相关的字线解码器结构和技术(包含此解码的额外分级层级、用于经解码总线(例如，XSELN和XSELP)的偏置电路组织以及相关支持电路)在罗伊·E.舒德雷恩(Roy E.Scheuerlein)和马修·P.克劳利(Matthew P Crowley)的题为“利用具有双用途驱动器装置的存储器阵列线驱动器的多头解码器结构(Multi-Headed Decoder StructureUtilizing Memory Array Line Driver with Dual Purpose Driver Device)”的第6,856,572号美国专利(其揭示内容的全文以引用的方式并入本文中)以及罗伊·E.舒德雷恩(Roy E.Scheuerlein)和马修·P.克劳利(Matthew P.Crowley)的题为“尤其非常适用于具有极小布局间距的介接阵列线的树解码器结构(Tree Decoder Structure Particularly Well-Suited toInterfacing Array Lines Having Extremely Small Layout Pitch)”的第6,859,410号美国专利(其揭示内容的全文以引用的方式并入本文中)中进一步描述。

图12是表示根据本发明某些实施例的三维存储器阵列的字线层和位线层的俯视图。其它字线层和位线层可用所展示的层来实施，且在一些实施例中将共享相同的垂直连接。存储器区块332、334分别展示为包含多个位线333、335且具有2:1交错的字线段。到用于一区块的字线段的一半的垂直连接在所述区块的左侧(例如，字线段337和垂直连接339)，且到用于所述区块的字线段的另一半的垂直连接在所述区块的右侧(例如，字线段336和垂直连接340)。另外，每一垂直连接用作两个相邻区块的每一者中的字线段。举例来说，垂直连接340连接到阵列区块332中的字线段336，且连接到阵列区块334中的字线段338。换句话说，每一垂直连接(例如垂直连接340)由两个相邻区块的每一者中的字线段共享。然而，如将预期，用于第一和最后一个阵列区块的相应“外部”垂直连接可仅服务第一和最后一个阵列区块中的字线段。举例来说，如果区块334是形成存储器阵列(或存储器间格)的多个区块中的最后一个区块，则其外部垂直连接(例如，垂直连接344)可仅服务区块334内的字线段342，且因此不会如在阵列的整个其余部分中由两个字线段共享。

通过如所展示交错字线段，垂直连接的间距是各个字线段本身的间距的两倍。这是尤其有利的，因为可针对许多无源元件存储器单元阵列实现的字线间距显著小于可针对可能用以形成垂直连接的许多通路结构实现的字线间距。此外，这也可能减小将在存储器阵列下方的半导体衬底中实施的字线驱动器电路的复杂性。

现在参看图13，展示表示根据本发明某些实施例的具有分段字线布置的三维存储器阵列的示意图。每一字线由位于存储器阵列的至少一个(且有利的是一个以上)字线层上的一个或一个以上字线段形成。举例来说，第一字线由设置在存储器阵列的一个字线层上的字线段360以及设置在另一字线层上的字线段362形成。字线段360、362由垂直连接358连接以形成第一字线。垂直连接358还提供到达设置在另一层中(例如，半导体衬底内)的驱动器装置171、172的连接路径。来自行解码器(未图示)的经解码输出352大致上平行于字线段360、362而横穿，且有时将字线段360、362通过装置172耦合到经解码偏置线167(例如，源极选择总线XSELN)，所述偏置线167大致上垂直于字线段而横穿，且在其它时候将字线段360、362通过装置171耦合到经解码偏置线203(例如，图9所示的反向源极选择总线XSELP)。

还展示字线段361、363，其由垂直连接359连接以形成第二字线且提供到达字线驱动器电路175、176的连接路径。来自行解码器的另一经解码输出353有时将这些字线段361、363通过装置176耦合到经解码源极选择线(即，“偏置线”)167，且在其它时候将字线段361、363通过装置175耦合到经解码偏置线203。尽管此图在概念上引入示范性阵列配置，但下文描述许多实施例，其包含对所示配置的变型且此外包含可适用于某些实施例但并非所有实施例均必要的细节。

在某些优选实施例中，利用六头字线驱动器。与此六头字线驱动器电路相关联的六个字线对于两个相邻存储器区块来说是共同的，如前述第7,054,219号美国专利中所描述。换句话说，给定的六头字线驱动器解码并驱动两个相邻区块的每一者中的六个字线。如图所意指，这些相邻区块可视为分别在相关联字线驱动器的左边和右边。然而，在优选实施例中，此些多头字线驱动器大致上设置在阵列区块正下方，且区块之间仅形成到字线的垂直连接。

预期具有非镜像型阵列(例如，一字线层仅与单一位线层相关联)的某些实施例，例如在芦卡·G.法索里(Luca G.Fasoli)等人于2005年3月31日申请的题为“用于在存储器阵列中并入区块冗余的方法和设备(Method and Apparatus for Incorporating BlockRedundancy in a Memory Array)”的第11/095,907号美国申请案中描述，所述申请案现为第7,142,471号美国专利且其全文以引用的方式并入本文中。明确地说，图15展示4个位线层，其中16头列解码器位于阵列区块的顶部侧和底部侧两者上。此图展示4个位线层的每一者上的4个位线由单一16头列解码器耦合到顶部数据总线(描述4个I/O层)，且同样地，相同4个位线层的每一者上的4个位线由单一16头列解码器耦合到底部数据总线(但在所述描述中，所述两组16个选定位线位于同一阵列区块内)。预期其它半镜像型实施例，例如与两个位线层共享一字线层以形成两个存储器平面的那些实施例。

在接下来的几张图中，描述利用复位编程(即，反向偏置编程)的各种实施例。因此，几个定义是用于本发明的此部分。术语“设定”应视为正向偏置单一(或一群组)存储器单元以造成通过每一存储器单元的较低电阻。术语“擦除”应视为正向偏置存储器单元区块以造成通过每一存储器单元的较低电阻。最后，术语“复位”应视为反向偏置存储器单元以造成通过每一此类单元的较高电阻。(关于本文所述的其它实施例，此些定义可能不适用。明确地说，术语“擦除”可能还指代用以增加单元电阻的在存储器单元上的反向偏置条件。)

现在参看图14，存储器阵列370包含第一条带371和第二条带372。第一条带371还标记为条带0，且第二条带372还标记为条带1。条带371包含两个存储器间格“间格_00”和“间格_01”。每一此类存储器间格包含多个阵列区块(例如，16个此类存储器阵列区块)。尽管此示范性存储器阵列370经展示为包含两个存储器条带，其每一者具有两个存储器间格，但也预期其它数目的条带和间格。

第一存储器间格“间格_00”代表其它存储器间格。呈现总共16个存储器阵列区块，其中两者标记为374和375，其每一者具有设置在存储器阵列下方(例如，在半导体衬底层中，而一个或一个以上存储器平面可形成在形成于衬底层上的介电层上方)的感测放大器。顶部列解码器电路380、顶部数据总线373以及顶部位线选择区块381跨越此间格的16个阵列区块，且与离开每一阵列区块的顶部侧的那些位线相关联。底部列解码器电路379、底部数据总线378以及底部位线选择区块382跨越此间格的16个阵列区块，且与离开每一阵列区块的底部侧的那些位线相关联。

应了解，顶部列解码器电路380可描述为在阵列区块“上方”，而底部列解码器电路379可描述为在阵列区块“下方”。此术语在视觉上反映电路区块的定向，如示意图中描绘。此些位置也可描述为在阵列区块的“一侧”和“相对侧”(但明显这隐含用于集成电路的上面构建此电路的水平衬底)。另外，方向性术语“北”和“南”是用于描述各种电路区块的位置关系的方便术语。

相反，在某些实施例中，存储器阵列可形成于衬底“上方”，且各种电路区块描述为在存储器阵列“下方”。如本文使用，在衬底或存储器阵列区块(其为具有大体平坦特征的实际物理结构)“上方”或“下方”是相对于垂直于此衬底或存储器平面的表面的方向。

在图14中，尽管底部列解码器可描述为在阵列区块“下方”，但此列解码器不一定在存储器阵列正下方(即，较靠近衬底)。相反，描绘为在阵列区块边界内且描述为在阵列区块“下方”或“正下方”的标记为SA的感测放大器区块可以假定为传递此物理位置和结构关系。在描述内容和各图的上下文中，“上方”和“下方”的使用应清楚。

在某些示范性实施例中，位线解码器是16头解码器，且同时选择选定存储器阵列区块的顶部侧上的16个位线。此“选择”是关于列解码，且不一定意指所有16个位线实际上同时被编程。16个选定位线优选布置为位于四个位线层的每一者上的四个相邻位线，其在顶部(或对于另一解码器来说在底部)离开阵列。

顶部数据总线373的16个I/O线水平横穿所有16个区块。此总线对应于上文描述的SELB总线。此数据总线373的各个总线线路中的每一者耦合到16个感测放大器电路中的相应一者，所述感测放大器电路分布于所展示的16个区块之中。16个数据总线线路中的每一者也可耦合到相关联的偏置电路(即，复位电路)，所述偏置电路可在特定操作模式期间使用以适当偏置“选定”16个位线内的相应位线。

举例来说，对于复位编程操作模式，此复位电路根据用于16个位线中的每一者的数据位且还根据允许同时编程的位线数目(当然，意指耦合到特定位线的待编程单元)，适当地偏置“选定”16个位线内待编程的那些位线和不待编程的那些位线。当选定位线借助于数据总线373(即，上文描述的SELB总线)耦合到相应感测放大器时，可在读取操作模式期间停用这些偏置电路并促使其展现高输出阻抗。

底部数据总线378的16个I/O线水平横穿所有16个区块。此总线对应于上文描述的另一SELB总线，此时是用于在阵列底部离开的位线(请记住，所述位线为2:1交错)。如前，此数据总线378的各个总线线路中的每一者耦合到如所展示分布于16个区块之中的16个感测放大器电路中的相应一者。在每一群组16个区块(即，间格)中，存在连接到32个选定位线的32个感测放大器。在读取模式中，所有选择位线可经布置以落在16个区块中的一者内，或可用另外方式布置，如此处将论述。感测放大器可在常规上实施于存储器阵列区块正下方，而数据总线线路373、378、16头列选择解码器(即，位线选择区块381、382)以及列解码器379、380的小部分优选实施于阵列区块外部。有用的列解码器布置的额外细节可参见前述第11/095,907号美国申请案(第7,142,471号美国专利)以及前述第2006-0146639A1号美国专利申请公开案。

在编程模式中，总编程电流的量值可限制同时编程的存储器单元的数目。另外，沿着单一选定位线或字线流动的编程电流的量值也可限制可同时可靠编程的存储器单元的数目。在所展示的示范性结构中，如果两个列解码器选择同一阵列区块中的位线，则将存在相对于一个阵列区块选定的总共32个位线。假定每一解码器从四个位线层中的每一者选择四个位线(即，来自每一相应存储器平面的四个位线)，则每一存储器平面上的选定字线段将必须支持用于总共八个选定存储器单元的编程电流。(参见图13以展示每层的各个字线段。)这些选定存储器单元中的四个单元与在北方离开的位线相关联，且其它四个选定存储器单元与在南方离开的位线相关联。所有32个选定存储器单元将由同一字线驱动器电路驱动，而选定存储器单元中的每一者由其自身的位线驱动器电路驱动。

如上文意指，即使用于32个单元的总编程电流可由集成电路供应，用于8个选定存储器单元的编程电流也可能引起沿着每一层上的选定字线段的不可接受的电压降。另外，选定字线驱动器电路可能不能够以可接受的电压降来驱动此电流。

在复位编程模式中，将反向偏置施加于每一选定无源元件单元，借此可修改的电阻材料被复位为高电阻状态以编程用户数据。可选择一区块中的一个或一个以上位线以用于同时编程，且在一些位被复位为较高电阻状态时，从选定位线流动到选定字线的电流显著减小，且其余的位由于减小的字线IR降而经历稍微较高的电压。因此，较容易编程的位首先改变状态，这允许较“顽固”的位经历稍微较高的电压以帮助编程此些位。

然而，使所有32个选定存储器单元驻留在同一阵列区块中可能出于上文陈述的任一原因而不可接受。因此，可选择两个不同阵列区块用于编程，其每一者使用两个数据总线中的相应一者。在图中，阵列区块374为交叉影线以表示其选择以用于复位编程。用于区块374的顶部列解码器380输出中的一者是有效的，因此将16个选定位线耦合到顶部数据总线373(由从阵列区块374到数据总线373的箭头表示)。另外，阵列区块375为交叉影线以表示其选择以用于复位编程。用于区块375的底部列解码器379输出中的一者也是有效的，因此将16个选定位线耦合到底部数据总线378(由从阵列区块375到数据总线378的箭头表示)。

单一行377由存储器阵列的任一侧上的全局行解码器(未图示)选择，所述全局行解码器驱动越过整个条带371的全局行选择线。此全局行选择线对应于图9所示的行解码器电路的经解码输出158。多头字线驱动器电路经启用(通过其源极选择总线和反向源极选择总线上的适当偏置条件)以驱动区块374中的选定字线376以及区块375中的选定字线。由于此示范性实施例中的字线是共享的，所以一个此类选定字线驱动器电路驱动两个区块374、375中的字线。整个编程电流仍通过这一个选定字线驱动器电路发源，但现在沿着每一选定字线段的电流减少一半，因为每一字线段现在仅支持4个选定存储器单元。请注意，区块374和375中的下一较高或较低字线是由两个单独的字线驱动器装置驱动，且字线驱动器装置的任一者中的峰值电流将大约是一半。通过选择以对应于奇数或偶数字线的更复杂的区块布置来布置数据页，可完全避免共享的字线驱动器。举例来说，假定偶数字线是从给定阵列区块的左侧驱动，且奇数字线是从给定阵列区块的右侧驱动。当在给定阵列区块中选择偶数字线时，其左侧的区块可被同时选择，且当在给定阵列区块中选择奇数字线时，其右侧的区块可被同时选择。在此情况下，没有选定字线出现在未选定阵列区块中。在替代实施例中，待写入的数据页可经布置以避免共享的字线驱动器。

在上述双数据总线实例中，每一存储器区块与两个数据总线373、378相关联。在不同的存储器循环中，与阵列区块374相关联的其它位线将耦合到底部数据总线378，且与阵列区块375相关联的其它位线将耦合到顶部数据总线373。在此实施例和其它实施例中，为了优化性能，给定间格中经选择用于读取的区块不同于经选择用于复位的区块。一次选择单一区块用于读取，但选择两个区块用于复位。两个数据总线均对于读取为有效的但存取单一区块，不同于上文所述的复位存取。

存在多种其它提供类似益处的双数据总线布置。图15展示存储器间格400，其中奇数存储器区块仅与第一数据总线相关联，且偶数存储器区块仅与第二数据总线相关联。奇数阵列区块406与由位线选择区块408表示的第一数据总线402相关联，且偶数阵列区块407与第二数据总线404相关联。同时选择两个存储器阵列区块(例如，阵列区块406、407)，其每一者将其选定位线耦合到所述数据总线中的一者(由相应黑体箭头410、412表示)。

图16展示存储器间格420，其中每一存储器区块与第一数据总线422和第二数据总线424两者相关联。在一个所描绘存储器循环中，第一阵列区块426被选择且将其选定位线耦合(黑体箭头430)到第一数据总线422，而第二阵列区块427同时被选择且将其选定位线耦合(黑体箭头432)到第二数据总线424。在另一存储器循环中，第一阵列区块426可被选择且将其选定位线耦合到第二数据总线424，而第二阵列区块427被同时选择且将其选定位线耦合到第一数据总线422。

图17展示存储器间格440，其中每一存储器区块与第一数据总线442和第二数据总线444两者相关联，所述数据总线均位于阵列区块的同一侧上。第一阵列区块446借助于第一位线选择区块449而与第一数据总线442相关联，且还借助于第二位线选择区块448而与第二数据总线444相关联。在所展示的示范性存储器循环中，同时选择两个存储器阵列区块(例如，阵列区块447、446)，其每一者分别将其选定位线耦合到第一和第二数据总线442、444(由相应黑体箭头450、454表示)。

现在参看图18，描绘存储器间格460，其类似于上文所示的存储器间格“间格_00”，不同之处是在此示范性实施例中，两个同时选定的阵列区块462、464并不相邻。在一个所描绘存储器循环中，阵列区块462被选定且将其选定位线耦合(即，黑体箭头)到上部数据总线466，而阵列区块464被同时选定且将其选定位线耦合到下部数据总线468。此组织在相邻存储器阵列区块之间不共享字线的情况下尤其有用，但即使在此些字线被共享的情况下也可被使用。在此情况下，选定区块中的选定字线也将延续到相邻存储器区块中。

在这些所说明实施例的每一者中，选择一个以上区块用于复位编程。将反向偏置施加于选定阵列区块(即，选定“子阵列”)中的无源元件单元，借此将可修改电阻材料复位到高电阻状态以将用户数据编程到阵列中。这可出于至少若干原因而以高带宽完成。首先，通过选择一个以上区块用于编程，同时编程的存储器单元的数目可增加超过由给定字线段或甚至给定字线驱动器电路强加的界限。可选择两个以上选定阵列区块，只要数据总线到达每一此类区块。另外，编程的方向有助于允许编程较大数目的单元。换句话说，在一些经编程位复位到较高电阻状态时，从位线向字线流动的电流的量值显著下降，且其余位由于减小的字线IR降而经历稍微较高的电压。对于给定的最大编程电流，有可能的是从低到高电阻比从高到低电阻可靠地编程更多位。同样有助于高带宽编程的是所有大量未选定字线和位线上的偏置条件。由于这些线全部保持于接地，所以在选择和解除选择阵列区块时没有与向上偏置未选定阵列线相关联的较大延迟，也没有必须适应以向上和向下偏置此些阵列区块的较大电流瞬变电流。请注意，在此复位编程布置中，甚至选定存储器区块中的未选定字线和位线也偏置于接地(即，当使用某些示范性解码器结构时保持浮动)。

在示范性实施例中，存储器芯片可经组织以使得每一间格具有其自身的读取写入电路组以及将读取/写入电路连接到位线选择电路的至少一个数据总线。此总线延伸越过间格的宽度，或换句话说，“跨越”区块群组。在区块的顶部侧处可存在列解码器，且在区块的底部侧处可存在第二列解码器，使得存在两个数据总线。在某些实施例中，可存在与每一相应数据总线相关联的两组读取写入电路。优选地，将特定数据页扩展到所有间格以获得最高带宽。这在图14所示的示范性实施例中通过每一存储器间格内的一对选定阵列区块来描绘。

优选地，选定位分布于一间格中的两个区块上方，其中一个区块具有由列解码器中的一者选择且与数据总线中的一者相关联的位线，且第二区块由另一列解码器和数据总线选择，使得带宽以每间格加倍，但在任何一个字线段中流动的电流不变。另外，处于选定列位置的位线中的一者或一者以上被选择以同时进行复位编程。同时编程的数目可受从区块中的选定位线向共同字线流动的电流的限制。但此限制在以下方法中得以缓和，其中在一些位复位到较高电阻状态时，通过“已经复位”单元的电流减小，沿着共同字线段的IR降减小，且其余位获得较多电压来激励其复位。

每一选定区块中的选定字线优选全部在同一行上，其便于解码意义，因为全局行解码器电路无需做出改变以对此进行支持。优选地，同时选定的区块是相邻的，尤其是在相邻区块之间共享字线的情况下。解码可经布置以使得对于两个相邻区块之间共享的任何选定字线，这两个相邻阵列区块均可经配置以作为同时选定的阵列区块。举例来说，设置在第一与第二区块之间的给定字线驱动器驱动第一和第二区块(其均被选定)中的共享字线。下一字线(假定其从阵列区块的左侧和右侧为2:1交错)将从第二与第三阵列区块(也可为选定阵列区块)之间的阵列线驱动器驱动。这避免了处理延续到相邻非选定阵列区块中的选定字线。

当使用复位编程时，每一存储器单元通过“设定”操作模式设定回到低电阻状态(所述“设定”操作模式可用于重写新数据)，或擦除一群组位(通过一次向一个位施加正向偏置)或者数据页中的许多位或擦除区块。高性能擦除可通过选择一区块中的多个位线和/或多个字线且将单元设定为低电阻而实现。位线驱动器路径中的电流限制电路限制流动到共同字线的总电流。取决于所选择的存储器单元技术和设定电流与复位电流的相对量值以及U单元泄漏电流的量值，与用于复位(即，编程)相比可选择较少区块用于设定或擦除操作。

电阻性材料的一个选择是形成二极管的多晶硅材料。反熔丝(“AF”)可与多晶硅二极管串联，且反熔丝在制造时的格式化步骤中的编程事件之前弹开。反熔丝用以限制单元在被设定时将传导的最大电流。

如上文陈述，优选地，存储器阵列包含分段字线结构(如图12和13描绘)，且优选地为3D阵列。在某些实施例中，给定字线层上的字线与单一位线层上的位线相关联，而在某些实施例中，给定字线层上的字线在所谓的“半镜像型”布置中在两个位线层之间共享(即，单一字线层和界定两个存储器平面的两个位线层)。此存储器阵列结构在前述第6,879,505号美国专利中进一步描述。

到目前为止对各种解码器电路的描述已在很大程度上着重于描述单一阵列区块。回顾在源极选择总线以及(对于某些实施例)反向源极选择总线的上下文中描述每一解码器。字线解码器分级结构可视为相对直接的。源极选择总线和未选定偏置线或者反向源极选择总线基于地址信息而解码且根据哪一阵列区块为有效的而驱动。类似的行解码器电路在本文其它地方已经提到。用于与未选定阵列区块相关联的字线的相应源极选择总线和/或未选定偏置线可保持浮动。

关于列解码器布置，可采用分级总线布置以提供读取/写入数据的有效路由以及选定和未选定阵列区块内的位线的有效偏置。将在图9和10中所描绘的双源极选择总线解码器的上下文中描述有用的分级总线布置，但这些可适用于其它解码器实施例。

在正向操作(读取和设定)中，示范性分级总线布置提供用于选定阵列区块的SELN总线上的合适偏置，且将用于未选定阵列区块的SELN总线保持浮动。这有助于减少与选定阵列区块相邻的阵列区块中的不希望的功率耗散。选定阵列区块中的未选定字线被偏置于相当高的电压VUX(例如，VPP-VT)，且通过共享字线结构，这些未选定字线还延伸到相邻的非选定阵列区块(即，非选定阵列区块内的字线的一半与选定阵列区块共享)。相邻阵列区块中的未选定位线优选地被偏置于未选定位线电压VUB(例如，VT)。这由于通过未选定存储器单元的泄漏电流而浪费功率。相邻非选定阵列区块中的字线的另一半浮动，使得其向上泄漏到VUB电压，且对于未选定单元的一半使泄漏功率最小化。

示范性分级总线布置还在复位操作模式中提供跨越许多区块的长SELN路径以到达分布于阵列区块下方的复位数据驱动器。

在接下来四幅图中描绘四个示范性分级总线布置。现在参看图19，描绘总线布置500且其包含三个存储器阵列区块502、504、506，其表示一间格中的所有阵列区块。尽管仅展示三个阵列区块，但所述布置的递增性质将为明显的，如同其向任何数目的阵列区块的可延伸性。对于每一相应阵列区块展示相应的SELN总线段。如本文使用，总线段只是小于其它此类总线的总线，且在其它实施例中(下文描述)，多个总线段可耦合在一起以形成单一较大总线。

在设定模式中，用于选定阵列区块的SELN总线段通过耦合电路508耦合到跨越整个存储器间格的较长GSELN总线。此耦合电路508可简单到为16个晶体管，其每一者将相应SELN总线线路耦合到相应GSELN总线线路。此耦合电路508由控制信号EN_GSELN启用，当在设定模式中或在复位模式中(下文论述)时所述控制信号EN_GSELN对于选定阵列区块为有效的。在设定模式期间，此GSELN总线耦合到未选定位线电压VUB(即，GSELN总线的每一总线线路耦合到此电压)。按需要，用于未选定阵列区块的相应EN_GSELN控制信号为无效的，相应耦合电路508断开，且因此相应SELN总线段保持浮动。

在复位模式中，用于所有阵列区块的相应EN_GSELN控制信号为有效的，且相应耦合电路508接通以将相应SELN总线段耦合到GSELN总线。这将写入数据提供到所有阵列区块，而不管哪一阵列区块被选定。将SELB总线驱动到VUX电压(例如，接地)以提供用于复位编程的未选定位线偏置条件。

这是相对简单的电路布置，其仅需要每阵列区块(耦合电路508)有额外的16个全局线(GSELN)和16个额外晶体管。缺点(至少相对于下文所述的其它实施例)包含SELB和SELN总线两者上的相对高电容。SELB总线上的电容一直存在，但仅在读取循环期间有害，而SELN总线上的高电容在复位模式期间当所有SELN总线段均耦合到全局总线GSELN时存在，在此时间期间经组合的总线传递复位数据信息。

在某些其它实施例中，可用完全非负电压来配置复位模式，而不是将复位电压VRR划分为-VRR/2和+VRR/2。在此些情况下，将未选定字线和位线偏置于中点(现在为VRR/2)。因此，当离开复位模式时，应谨慎控制这些线的放电速率，以避免在放电时的过量电流浪涌。

现在参看图20，其描绘另一实施例，其中相应SELN总线段耦合在一起以形成跨越整个存储器间格的单一较大总线。在设定模式中，用于选定阵列区块的SELN总线段通过耦合电路532耦合到跨越整个存储器间格的单一偏置线VUB。此耦合电路532可简单到为16个晶体管，其每一者将相应SELN总线线路耦合到VUB偏置线(其耦合到适当偏置电路，如所指示)。此耦合电路532由控制信号BLATVUB启用，当在设定模式中时所述控制信号BLATVUB对于选定阵列区块为有效的。对于未选定阵列区块，按需要，相应BLATVUB控制信号为无效的，相应耦合电路532断开，且因此相应SELN总线段保持浮动。

在复位模式中，将SELB总线驱动到VUX电压(例如，接地)以提供用于复位编程的未选定位线偏置条件。另外，相应SELN总线段通过耦合电路533耦合在一起以形成跨越整个存储器间格的单一总线，其耦合到复位电路以向经组合的总线提供复位数据信息。SELN总线段中的一者可通过总线536耦合到复位电路。在某些实施例中，可利用耦合电路535在复位模式中提供到复位区块的连接。

这是相对简单的电路布置，其仅需要每阵列区块(耦合电路532、533)有一个额外偏置线(VUB)和32个额外晶体管。类似于先前实施例，在SELB和SELN总线两者上仍存在相对高的电容。

现在参看图21，其描绘总线布置550，其并入有来自两个先前实施例的特征。在设定模式中，用于选定阵列区块的SELN总线段通过由控制信号BLATVUB启用的耦合电路554耦合到跨越整个存储器间格的VUB偏置线。按需要，用于未选定阵列区块的相应BLATVUB控制信号为无效的，相应耦合电路554断开，且因此相应SELN总线段保持浮动(因为在设定模式中EN_GSELN信号也为无效的)。

在复位模式中，用于选定阵列区块的相应EN_GSELN控制信号为有效的，且相应耦合电路552接通以将相应SELN总线段耦合到GSELN总线。用于未选定阵列区块的相应EN_GSELN控制信号为无效的，相应耦合电路552断开，且相应SELN总线段保持浮动。此配置仅向选定阵列区块提供写入数据，这显著减少总电容。将SELB总线驱动到VUX电压(例如，接地)以提供用于复位编程的未选定位线偏置条件。

此电路布置需要每阵列区块(耦合电路552、554)有17个额外线(VUB总线和GSELN总线)和32个额外晶体管。不同于先前实施例，此布置提供SELN总线上明显减少的电容，因为用于未选定阵列区块的相应SELN总线段未耦合到GSELN总线。在SELB总线上仍存在相当高的电容。

图22描绘又一分级总线布置，这次仅利用跨越存储器间格的单一全局选择总线GSEL，且将SELB总线划分为用于每一阵列区块的相应SELB总线段。对于选定阵列区块，相应SELB总线或相应SELN总线段耦合到此GSEL总线。在设定模式期间，选定区块SELB总线段耦合到GSEL总线，且选定区块SELN总线段耦合到VDSEL偏置线(其在设定期间传递由适当偏置电路产生的未选定位线偏置条件VUB，如所指示)。未选定区块SELN总线保持浮动。

在复位模式期间，选定区块SELN总线段耦合到GSEL总线，且选定区块SELB总线段耦合到VDSEL偏置线(其在复位期间传递未选定字线偏置条件VUX)。未选定区块SELN总线再次保持浮动。

此布置是那些所描述的布置中的最复杂布置，其需要每阵列区块有17个全局线(即，跨越存储器间格)和64个额外晶体管，且在一些实施例中可能需要更多布局面积。然而，其还提供SELB和SELN总线上的低电容，且因此将允许较高性能，且提供非常模块化的区块设计。此外，可实施较大存储器间格而不会显著增加SELB和SELN总线上的电容。

在另一实施例中，可修改列解码器电路以提供用于位线驱动器电路的NMOS和PMOS晶体管的单独列解码输出，使得位线选择器可被置于高阻抗状态。但此布置将显著增加位线选择器的面积以及列解码器本身的面积。

现在参看图23，描绘数据电路，其包含用于设定、复位和读取模式的单独区块。请回想一下，在反向偏置模式(即，复位模式)中，选定位线耦合到相应SELN总线线路(即，反向源极选择总线)。这里可见耦合到SELN总线617的复位驱动器615(这表示到达用于可采用的四个分级总线布置中任一者的SELN总线的路径)。本质上，这表示最终耦合到用于选定阵列区块的SELN总线段的路径。待写入的数据信息被接收于I/O逻辑601中，在总线602上传递到写入锁存器区块604，在总线607上传递到控制逻辑608，控制逻辑608随后借助于控制线612控制复位驱动器615。

请回想一下，在正向模式中，选定位线耦合到相应SELB总线线路。由于设定和读取模式两者均利用正向偏置模式，所以设定驱动器614和读取感测放大器613两者均耦合到SELB总线616(这表示到达用于上述四个分级总线布置中的任一者或可采用的任何其它布置的SELB总线的路径)。感测的数据由总线609传递到读取锁存器605，由总线603传递到I/O逻辑601。各种总线606、610和611提供编程控制回路，有时称为智能写入，其可在一位被成功弹出或设定时关闭编程电流。所述总线还提供写入前读取能力，以确定(例如)在后续编程操作期间应保留的任何先前编程状态(例如，LSB数据位)。此能力在下文引用的023-0049和023-0055申请案中进一步描述。

图24中描绘简化的示范性复位驱动器615，以及到达选定存储器单元638的字线和位线选择路径的表示。字线选择路径639表示通过字线驱动器电路(即，解码器头)且到达用于产生经解码源极选择总线XSELN的电路的路径。位线选择路径636表示通过位线驱动器电路且通过任何总线耦合电路(例如各种分级总线布置实施例中描述的那些电路)到达各个SELN总线线路635的路径。优选的复位方法和相关联复位驱动器在下文引用(尤其在本文中关于图13所引用)的SAND-01114US0和SAND-01114US1申请案中描述。

在尝试对新寻址选定位线进行编程之前对位线选择路径的电容预充电。这可使用比实际复位选定存储器单元所需更高的电流量值来执行，但如果正确定时，则此较高量值预充电可加速预充电时间而不会对存储器单元存在有害效应。此预充电由在控制信号637上传递到位线选择路径636的预充电列信号PCHGCOL控制。提供位线预充电(BLP)电流限制电路633和复位限制电路634两者以控制相应位线预充电和复位电流的上限量值。所述两者在数据使得没有任何复位操作是必要的情况下由信号632停用，且SELN总线线路635浮动。

相反，如果数据使得存储器单元将被复位，则停用线632为无效的，且暂时启用(例如，200-500ns)BLP电流限制电路633以提供用于此预充电的较高电平的受控电流，此后其被停用(通过未图示的控制信号)，从而使复位电流限制电路634保持供应较低量值的电流以用于复位选定存储器单元。由于复位存储器单元引起所述存储器单元从较低电阻状态改变为较高电阻状态，所以极少需要感测复位操作的完成并停用复位限制634，因为单元一旦达到复位状态便自动断开。

关于上文所述的各种实施例，许多类型的存储器单元能够使用反向偏置(例如，上文所述的复位模式)来编程。此类单元包含具有金属氧化物(例如，过渡金属氧化物)和二极管的无源元件单元。其它合适的单元包含在二极管矩阵中具有电阻性材料的单元。实例包含可编程金属化连接、例如GST材料的相变电阻器、有机材料可变电阻器、复合金属氧化物、碳聚合物膜、掺杂硫族化物玻璃以及含有移动原子以改变电阻的肖特基(Schottky)势垒二极管。所选择的电阻性材料可提供一次可编程(OTP)存储器单元或多次写入存储器单元。另外，可采用具有通过反向偏置应力修改的传导的多晶硅二极管。

用于反向复位操作的有用存储器单元在S.布拉德·赫尔纳(S.Brad Herner)等人的题为“高密度三维存储器单元(High-Density Three-Dimensional Memory Cell)”的第6,952,030号美国专利以及坦梅·库玛尔(Tanmay Kumar)等人于2005年9月28日申请的题为“用于使用包括具有可调整电阻的可切换半导体存储器元件的存储器单元的方法(Method for Using a Memory Cell Comprising Switchable Semiconductor Memory Elementwith Trimmable Resistance)”的第11/237,167号美国申请案(其在2007年4月26日公开为第2007-0090425号美国专利申请公开案)中描述。合适的金属氧化物存储器单元在S.布拉德·赫尔纳(S.Brad Herner)于2006年3月31日申请的题为“包括电阻率切换氧化物或氮化物以及反熔丝的多电平非易失性存储器单元(Multilevel Nonvolatile MemoryCell Comprising a Resistivity-Switching Oxide or Nitride and an Antifuse)”的第11/394,903号美国申请案中展示。使用可提供多个电阻状态的相变材料的合适存储器单元在罗伊·E.舒德雷恩(Roy E.Scheuerlein)等人的题为“包括串联的介电层与相变材料的非易失性存储器单元(Non-Volatile Memory Cell Comprising a Dielectric Layer and a Phase ChangeMaterialin Series)”的第2005-0158950号美国专利申请公开案中展示。这些以上引用的揭示案中的每一者的全文以引用的方式并入本文中。具有过渡金属氧化物的其它示范性存储器单元(例如，包含具有钴的那些存储器单元)以及其中导引元件本身的多晶硅材料包括可切换电阻材料的示范性单元在下文引用的MA-163-1申请案中描述。

另外，S.布拉德·赫尔纳(S.Brad Herner)等人于2005年5月9日申请的题为“包括二极管和电阻切换材料的可重写存储器单元(Rewritable Memory Cell Comprising a Diodeand a Resistance Switching Material)”的第11/125,939号美国申请案(其于2006年11月9日公开为第2006-0250836号美国专利申请公开案)揭示一种并入有与氧化物(例如氧化镍)串联的二极管的有用可重写存储器单元，其中存储器单元的电阻可从低到高电阻状态以及从高到低电阻状态重复切换。S.布拉德·赫尔纳(S.Brad Herner)等人于2006年3月31日申请的题为“包括二极管和电阻切换材料的非易失性存储器单元(NonvolatileMemory Cell Comprising a Diode and a Resistance Switching Material)”的第11/395,995号美国申请案(其于2006年11月9日公开为第2006-0250837号美国专利申请公开案)揭示一种OTP多电平存储器单元，其使用正向偏置进行设定且使用反向偏置进行复位。这些以上引用的揭示案中的每一者的全文以引用的方式并入本文中。

在本文描述的许多实施例中，强加于数据路径中每一相应总线线路上的精确偏置条件是可独立控制的。可针对数据路径的每一位调整用于设定和复位驱动器中的每一者的特定电压和电流设定。因此，具有两个以上状态的某些存储器单元(即，“多电平”存储器单元)预期与本文描述的许多结构一起使用。示范性多电平存储器单元在前述第11/237,167号美国申请案以及下文引用的MA-163-1申请案中描述。

在实践本发明时可能有用的示范性无源元件存储器单元和相关非易失性存储器结构在以下文献中描述，所述文献的每一者的全文以引用的方式并入本文中：

马克·G.约翰逊(Mark G.Johnson)等人的题为“垂直堆叠的现场可编程非易失性存储器和制造方法(Vertically Stacked Field Programmable Nonvolatile Memory and MethodofFabrication)”的第6,034,882号美国专利；

N.乔汉·克纳尔(N.Johan Knall)等人的题为“三维存储器阵列和制造方法(ThreeDimensional Memory Array and Method of Fabrication)”的第6,420,215号美国专利；

马克·约翰逊(Mark Johnson)等人的题为“垂直堆叠的现场可编程非易失性存储器和制造方法(Vertically-Stacked，Field Programmable，Nonvolatile Memory and Method ofFabrication)”的第6,525,953号美国专利；

迈克尔·维沃达(Michael Vyvoda)等人的题为“用于存储多位数字数据的数字存储器方法和系统(Digital Memory Method and System for Storing Multiple-Bit Digital Data)”的第6,490,218号美国专利；

迈克尔·维沃达(Michael Vyvoda)等人的题为“有源装置中的电隔离柱(ElectricallyIsolated Pillars in Active Devices)”的第6,952,043号美国专利；以及

S.布拉德·赫尔纳(S.Brad Herner)等人的题为“没有具有高阻抗和低阻抗状态的介电反熔丝的非易失性存储器单元(Nonvolatile Memory Cell Without a Dielectric AntifuseHaving High-and Low-Impedance States)”的第US2005-0052915号美国专利申请公开案。

以下申请案(每一者均于2006年7月31日申请)描述在实践本发明时可能有用的存储器单元结构、电路、系统和方法，所述申请案的每一者的全文以引用的方式并入本文中：

罗伊·舒德雷恩(Roy Scheuerlein)和坦梅·库玛尔(Tanmay Kumar)的题为“多用途存储器单元和存储器阵列(Multi-Use Memory Cell and Memory Array)”的第11/496,985号美国申请案(“10519-141”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)和坦梅·库玛尔(Tanmay Kumar)的题为“用于使用多用途存储器单元和存储器阵列的方法(Method for Using a Multi-Use Memory Cell andMemory Array)”的第11/496,984号美国申请案(“10519-150”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)的题为“混合用途存储器阵列(Mixed-Use MemoryArray)”的第11/496,874号美国申请案(“10519-142”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)的题为“用于使用混合用途存储器阵列的方法(Method for Using a Mixed-Use Memory Array)”的第11/496,983号美国申请案(“10519-151”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)和克里斯托夫·配第(Christopher Petti)的题为“具有不同数据状态的混合用途存储器阵列(Mixed-Use Memory Array With Different DataStates)”的第11/496,870号美国申请案(“10519-149”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)和克里斯托夫·配第(Christopher Petti)的题为“用于使用具有不同数据状态的混合用途存储器阵列的方法(Method for Using a Mixed-UseMemory Array With Different Data States)”的第11/497,021号美国申请案(“10519-152”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)的题为“非易失性存储器中的受控脉冲操作(Controlled Pulse Operations in Non-Volatile Memory)”的第11/461,393号美国申请案(“SAND-01114USO”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)的题为“用于非易失性存储器中的受控脉冲操作的系统(Systems for Controlled Pulse Operations in Non-Volatile Memory)”的第11/461,399号美国申请案(“SAND-01114US1”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)和克里斯托夫·J.配第(ChristopherJ.Petti)的题为“高带宽一次现场可编程存储器(High Bandwidth One-Time Field-ProgrammableMemory)”的第11/461,410号美国申请案(“SAND-01115US0”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)和克里斯托夫·J.配第(ChristopherJ.Petti)的题为“用于高带宽一次现场可编程存储器的系统(Systems for High Bandwidth One-TimeField-Programmable Memory)”的第11/461,419号美国申请案(“SAND-01115US1”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)和坦梅·库玛尔(Tanmay Kumar)的题为“非易失性存储器中的反向偏置调整操作(Reverse Bias Trim Operations in Non-Volatile Memory)”的第11/461,424号美国申请案(“SAND-01117US0”申请案)；

罗伊·舒德雷恩(Roy Scheuerlein)和坦梅·库玛尔(Tanmay Kumar)的题为“用于非易失性存储器中的反向偏置调整操作的系统(Systems for Reverse Bias Trim Operations inNon-Volatile Memory)”的第11/461,431号美国申请案(“SAND-01117US1”申请案)；

坦梅·库玛尔(Tanmay Kumar)、S.布拉德·赫尔纳(S.Brad Herner)、罗伊·E.舒德雷恩(Roy E.Scheuerlein)和克里斯托夫·J.配第(Christopher J.Petti)的题为“用于使用包括具有可调整电阻的可切换半导体存储器元件的存储器单元的方法(Method for Using aMemory Cell Comprising Switchable Semiconductor Memory Element with TrimmableResistance)”的第11/496,986号美国申请案(“MA-163-1”申请案)；

芦卡·G.法索里(Luca G.Fasoli)、克里斯托夫·J.配第(ChristopherJ.Petti)和罗伊·E.舒德雷恩(Roy E.Scheuerlein)的题为“并入有可逆极性字线和位线解码器的无源元件存储器阵列(Passive Element Memory Array Incorporating Reversible Polarity Word Lineand Bit Line Decoders)”的第11/461,339号美国申请案(“023-0048”申请案)；

芦卡·G.法索里(Luca G.Fasoli)、克里斯托夫·J.配第(Christopher J.Petti)和罗伊·E.舒德雷恩(Roy E.Scheuerlein)的题为“用于使用并入有可逆极性字线和位线解码器的无源元件存储器阵列的方法(Method for Using a Passive Element Memory ArrayIncorporating Reversible Polarity Word Line and Bit Line Decoders)”的第11/461,364号美国申请案(“023-0054”申请案)；

罗伊·E.舒德雷恩(Roy E.Scheuerlein)、泰勒·索普(Tyler Thorp)和芦卡·G.法索里(LucaG.Fasoli)的题为“用于读取多电平无源元件存储器单元阵列的设备(Apparatus forReading a Multi-Level Passive Element Memory Cell Array)”的第11/461,343号美国申请案(“023-0049”申请案)；

罗伊·E.舒德雷恩(Roy E.Scheuerlein)、泰勒·索普(Tyler Thorp)和芦卡·G.法索里(LucaG.Fasoli)的题为“用于读取多电平无源元件存储器单元阵列的方法(Method for Readinga Multi-Level Passive Element Memory Cell Array)”的第11/461,367号美国申请案(“023-0055”申请案)；

罗伊·E.舒德雷恩(Roy E.Scheuerlein)和芦卡·G.法索里(Luca G.Fasoli)的题为“用于将读取/写入电路耦合到存储器阵列的双数据相依总线(Dual Data-Dependent Busses forCoupling Read/Write Circuits to a Memory Array)”的第11/461,352号美国申请案(“023-0051”申请案)；

罗伊·E.舒德雷恩(Roy E.Scheuerlein)和芦卡·G.法索里(Luca G.Fasoli)的题为“用于使用用于将读取/写入电路耦合到存储器阵列的双数据相依总线的方法(Method forUsing Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array)”的第11/461,369号美国申请案(“023-0056”申请案)；

罗伊·E.舒德雷恩(Roy E.Scheuerlein)、芦卡·G.法索里(Luca G.Fasoli)和克里斯托夫·J.配第(ChristopherJ.Petti)的题为“并入有用于存储器阵列区块选择的两个数据总线的存储器阵列(Memory Array Incorporating Two Data Busses for Memory Array BlockSelection)”的第11/461,359号美国申请案(“023-0052”申请案)；

罗伊·E.舒德雷恩(Roy E.Scheuerlein)、芦卡·G.法索里(Luca G.Fasoli)和克里斯托夫·J.配第(Christopher J.Petti)的题为“用于使用用于存储器阵列区块选择的两个数据总线的方法(Method for Using Two Data Busses for Memory Array Block Selection)”的第11/461,372号美国申请案(“023-0057”申请案)；

罗伊·E.舒德雷恩(Roy E.Scheuerlein)和芦卡·G.法索里(Luca G.Fasoli)的题为“用于区块可选择存储器阵列的分级位线偏置总线(Hierarchical Bit Line Bias Bus for BlockSelectable Memory Array)”的第11/461,362号美国申请案(“023-0053”申请案)；以及

罗伊·E.舒德雷恩(Roy E.Scheuerlein)和芦卡·G.法索里(Luca G.Fasoli)的题为“用于使用用于区块可选择存储器阵列的分级位线偏置总线的方法(Method for Using aHierarchical Bit Line Bias Bus for Block Selectable Memory Array)”的第11/461,376号美国申请案(“023-0058”申请案)。

应了解，本文所展示的特定示范性实施例已在特定数值实例的上下文中描述，例如经解码输出的数目、解码器头的数目、总线线路的数目、数据总线的数目、存储器间格内的阵列区块的数目以及存储器条带的数目。可使用本发明的教示来实施与其它设计目的一致的其它变型。为了清楚起见，并不展示和描述本文所描述的实施方案的所有例行特征。

大多数存储器阵列经设计为具有相对高度的均匀性。举例来说，通常每个位线包含相同数目的存储器单元。作为另一实例，为了解码电路的便利和效率，位线、字线、阵列区块和甚至存储器平面的数目常常在数值上是2的整数幂(即，2^N)。但是，当然并非对本发明的任何实施例均要求此规则性或一致性。举例来说，不同层上的字线段可包含不同数目的存储器单元，存储器阵列可包含三个存储器平面，第一和最后一个阵列区块内的字线段可在存储器单元数目或位线配置以及对存储器阵列设计的一般一致性的许多其它不规则变型中的任一者方面有所不同。除非在权利要求书中另外明确陈述，否则即使如本文描述的实施例中所展示，此类一般规则性也不应被引入到任何权利要求的意义中。

应了解，顶部、左方、底部和右方的指定只是对存储器阵列的四个侧面的方便描述性术语。用于区块的字线段可实施为两个相互数字化的水平定向字线段群组，且用于区块的位线可实施为两个相互数字化的垂直定向位线群组。每一相应字线或位线群组可由阵列的四个侧面中的一侧上的相应解码器/驱动器电路和相应感测电路服务。

如本文使用，行延伸越过整个存储器间格(如果不越过整个条带的话)且包含许多字线。如本文使用，“大体上跨越多个阵列区块”的总线或线包含跨越几乎所有阵列区块，例如跨越除最后一个区块(例如，给定总线未耦合到的最后一个区块)之外的所有区块。此总线或线可设置到阵列区块的侧面，或可设置在此存储器阵列区块的上方或下方(即，在垂直于半导体衬底的方向上)。

如本文使用，“将选定位线耦合到第一总线”意指将每一此类选定位线分别耦合到第一总线的对应总线线路。如本文使用，字线(例如，包含字线段)和位线通常表示正交的阵列线，且大体上遵循此项技术中的共同假设：至少在读取操作期间驱动字线并感测位线。此外，如本文使用，“全局线”(例如，全局选择线)是跨越一个以上存储器区块的阵列线，但不应做出建议此全局线必须横穿整个存储器阵列或大致上横穿整个集成电路的任何特定推论。

如本文使用，读取/写入电路(例如，设定和读取电路)可用于一个或一个以上数据位，且因此可耦合到单一导线，或可包含耦合到用于每一单独数据位的数据总线的每一总线线路的单独的此读取/写入电路。

如本文使用，“数据总线”或数据总线“段”至少有时传递数据相依信息，但无需一直这样做。举例来说，此数据总线可针对某些操作模式在此数据总线的每一总线线路上传递相同的偏置信息。如本文使用，“全局”总线可横穿多个阵列区块，但无需横穿(或“跨越”)整个存储器阵列。举例来说，此全局总线可横穿存储器间格，但不必横穿整个存储器条带。“数据电路”在适当时可包含读取/写入电路、设定电路、复位电路、读取电路或编程电路中的一者或一者以上或任何组合。

如本文使用，“选定”线(例如阵列区块内的选定位线)对应于由多头解码器电路同时选择的此些位线，且每一者均耦合到对应的总线线路。此些位线也可由或可不由数据或I/O电路选择以实际执行给定的读取、编程、设定、复位或擦除操作。举例来说，如果16头列解码器同时“选择”16个位线并将其耦合到给定总线(例如，SELN总线)，则预期此群组16个位线中没有位线、一个位线、一个以上位线或所有位线可实际接收适用于给定操作模式的选定偏置条件，同时其余位线可接收未选定偏置条件。此总线可描述为“数据相依”总线。在其它实施例中，例如当两个同时选定的存储器单元将被编程到不同的数据状态时，可能具有在给定总线上传递的一个以上此类“选定”偏置条件。

如本文使用，无源元件存储器阵列包含多个2端子存储器单元，其每一者连接于相关联X线(例如，总线)与相关联Y线(例如，位线)之间。此存储器阵列可为二维(平面)阵列或可为具有一个以上存储器单元平面的三维阵列。每一此类存储器单元具有非线性传导性，其中反向方向(即，从阴极到阳极)上的电流低于正向方向上的电流。无源元件存储器阵列可为一次可编程(即，一次写入)存储器阵列或读取/写入(即，多次写入)存储器阵列。此些无源元件存储器单元可大体上视为具有在一方向上引导电流的电流导引元件和能够改变其状态的另一组件(例如，熔丝、反熔丝、电容器、电阻性元件等)。可通过在存储器元件被选定时感测电流流动或电压降来读取存储器元件的编程状态。

各个图中的各种阵列线的方向性仅仅是为了便于描述阵列中的两个交叉线群组。如本文使用，集成电路存储器阵列是单片集成电路结构，而不是封装在一起或紧密靠近的一个以上集成电路装置。

本文的方框图可使用连接方框的单一节点的术语来描述。然而，应了解，当上下文需要时，此“节点”可实际上表示用于传递差分信号的一对节点，或可表示用于承载若干相关信号或用于承载形成数字字的多个信号或其它多位信号的多个单独导线(例如，总线)。

尽管大体上假定了电路和物体结构，但较好地认识到在现代半导体设计和制造中，物理结构和电路可以计算机可读描述性形式体现，所述计算机可读描述性形式适用于后续设计、测试或制造阶段中以及所得的制成半导体集成电路中。因此，针对传统电路或结构的权利要求可(与其特定语言一致)在计算机可读编码及其表示上读取，而不管是在媒体中体现还是与合适的读取器设施组合以允许对应电路和/或结构的制造、测试或设计改善。预期本发明包含电路、包含此类电路的封装模块、利用此类电路和/或模块和/或其它存储器装置的系统、相关操作方法、用于制造此类电路的相关方法以及此类电路和方法的计算机可读媒体编码，其全部如本文描述且如所附权利要求书中界定。如本文使用，计算机可读媒体至少包含磁盘、磁带或其它磁性、光学、半导体(例如，快闪存储器卡、ROM)或电子媒体以及网络、有线、无线或其它通信媒体。电路的编码可包含电路示意信息、物理布局信息、行为模拟信息，且/或可包含电路可由其表示或通信的任何其它编码。

前述细节描述仅描述了本发明的许多可能实施方案中的几个实施方案。出于此原因，此详细描述既定用于说明而不是限制。在不脱离本发明的范围和精神的情况下，可基于本文陈述的描述来做出对本文揭示的实施例的变型和修改。希望只有所附权利要求书(包含所有等效物)界定本发明的范围。此外，上文描述的实施例特别预期单独使用以及以各种组合使用。因此，本文未描述的其它实施例、变型和改进；并不必然被排除在本发明的范围以外。

Claims (49)

1.一种集成电路，其包括：

存储器阵列，其包含第一多个阵列区块，每一阵列区块包括多个字线和位线；

第一数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第一群组中的每一阵列区块与所述第一数据总线相关联；

第二数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第二群组中的每一阵列区块与所述第二数据总线相关联；

行选择电路，其在第一操作模式中经配置以同时选择所述第一群组内的第一阵列区块中的字线和所述第二群组内的第二阵列区块中的字线；以及

列选择电路，其在所述第一操作模式中经配置以同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线。

2.根据权利要求1所述的集成电路，其中：

所述列选择电路包括用于每一阵列区块的相应第一数据总线段，选定位线通过所述第一数据总线段耦合到所述第一数据总线的对应总线线路。

3.根据权利要求1所述的集成电路，其中所述第一和第二数据总线设置在所述第一多个阵列区块中的每一阵列区块的相对侧上。

4.根据权利要求1所述的集成电路，其中：

所述第一群组的阵列区块包括奇数编号的阵列区块；且

所述第二群组的阵列区块包括偶数编号的阵列区块。

5.根据权利要求4所述的集成电路，其中所述同时选定的第一和第二阵列区块是相邻区块。

6.根据权利要求5所述的集成电路，其中一个阵列区块的字线与相邻阵列区块的字线共享，每一所述字线在所述相邻阵列区块之间的间隙中耦合到相应字线驱动器。

7.根据权利要求6所述的集成电路，其中：

所述第一和第二阵列区块中的所述相应选定字线包括两个逻辑字线，所述逻辑字线每一者分别在所述相邻第一和第二阵列区块的外侧上在相邻阵列区块之间的相应间隙中耦合到相应字线驱动器。

8.根据权利要求6所述的集成电路，其中：

所述第一和第二阵列区块中的所述相应选定字线包括单一逻辑字线，所述逻辑字线在所述相邻第一和第二阵列区块之间的间隙中耦合到相应字线驱动器。

9.根据权利要求5所述的集成电路，其中所述第一和第二数据总线设置在所述第一多个阵列区块中的每一阵列区块的相对侧上。

10.根据权利要求4所述的集成电路，其中：

所述奇数编号的阵列区块中的每一者还与所述第二数据总线相关联；且

所述偶数编号的阵列区块中的每一者还与所述第一数据总线相关联。

11.根据权利要求10所述的集成电路，其中在所述第一操作模式中，所述列选择电路经配置以有时同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线并将所述第二阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线，且有时同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线并将所述第二阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线。

12.根据权利要求11所述的集成电路，其中所述第一和第二数据总线设置在每一阵列区块的相对侧上。

13.根据权利要求11所述的集成电路，其中：

所述存储器阵列包括在一个以上位线层上具有数个位线的三维存储器阵列；且

相应第一或第二阵列区块中同时耦合到相应第一或第二数据总线的对应线的所述一个或一个以上位线包括第一位线层上的一个或一个以上位线和第二位线层上的一个或一个以上位线。

14.根据权利要求13所述的集成电路，其中：

每一阵列区块中的所述字线每一者均包括一个以上字线层中的每一者上的字线段。

15.根据权利要求11所述的集成电路，其中：

所述存储器阵列包括两端子存储器单元，所述两端子存储器单元每一者包括过渡金属氧化物和二极管，所述两端子存储器单元在所述第一操作模式中使用反向偏置从较低电阻状态编程到较高电阻状态。

16.根据权利要求15所述的集成电路，其中在所述第一操作模式中，选定和未选定存储器区块两者中的未选定存储器单元以其上无电压来偏置，进而减小所述存储器阵列中的泄漏电流功率耗散。

17.根据权利要求11所述的集成电路，其中：

一个阵列区块的字线与相邻阵列区块的字线共享，每一所述字线在所述相邻阵列区块之间的间隙中耦合到相应字线驱动器；且

每一阵列区块中的所述字线每一者均包括一个以上字线层中的每一者上的字线段。

18.根据权利要求17所述的集成电路，其中：

所述第一和第二数据总线设置在每一阵列区块的相对侧上；

所述存储器阵列在一个以上位线层上包括数个位线；

相应第一或第二阵列区块中同时耦合到相应第一或第二数据总线的对应线的所述一个或一个以上位线包括第一位线层上的一个或一个以上位线和第二位线层上的一个或一个以上位线；且

所述第一和第二阵列区块中的所述相应选定字线包括耦合到相应字线驱动器的单一逻辑字线。

19.根据权利要求18所述的集成电路，其中：

所述存储器阵列包括两端子存储器单元，所述两端子存储器单元每一者包括过渡金属氧化物和二极管，所述两端子存储器单元在所述第一操作模式中使用反向偏置从较低电阻状态编程到较高电阻状态；且

在所述第一操作模式中，选定和未选定存储器区块两者中的未选定存储器单元以其上无电压来偏置，进而减小所述存储器阵列中的泄漏电流功率耗散。

20.一种对根据权利要求1中所述的集成电路进行编码的计算机可读媒体。

21.一种包含根据权利要求1所述的集成电路的封装模块。

22.一种集成电路，其包括：

存储器阵列，其包含第一多个阵列区块，每一阵列区块包括多个字线和位线；

选择构件，其用于在第一操作模式中同时选择第一群组的阵列区块内的第一阵列区块中的字线和第二群组的阵列区块内的第二阵列区块中的字线；以及

耦合构件，其用于在所述第一操作模式中同时将所述第一阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第二数据总线的对应线。

23.根据权利要求22所述的集成电路，其进一步包括：

耦合构件，其用于借助于与每一阵列区块相关联的相应数据总线段将所述相应第一和第二阵列区块中的所述一个或一个以上位线耦合到所述相应第一和第二数据总线。

24.根据权利要求22所述的集成电路，其中所述同时选定的第一和第二阵列区块是相邻区块。

25.根据权利要求24所述的集成电路，其中一个阵列区块的字线与相邻阵列区块的字线共享，每一所述字线在所述相邻阵列区块之间的间隙中耦合到相应字线驱动器。

26.根据权利要求22所述的集成电路，其进一步包括：

耦合构件，其用于在所述第一操作模式中同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线。

27.根据权利要求26所述的集成电路，其中所述第一和第二数据总线设置在每一阵列区块的相对侧上。

28.根据权利要求26所述的集成电路，其中：

所述存储器阵列包括在一个以上位线层上具有数个位线的三维存储器阵列；且

相应第一或第二阵列区块中同时耦合到相应第一或第二数据总线的对应线的所述一个或一个以上位线包括第一位线层上的一个或一个以上位线和第二位线层上的一个或一个以上位线。

29.根据权利要求28所述的集成电路，其中：

每一阵列区块中的所述字线每一者均包括一个以上字线层中的每一者上的字线段。

30.根据权利要求26所述的集成电路，其中：

一个阵列区块的字线与相邻阵列区块的字线共享，每一所述字线在所述相邻阵列区块之间的间隙中耦合到相应字线驱动器；且

每一阵列区块中的所述字线每一者均包括一个以上字线层中的每一者上的字线段。

31.一种用于包含第一多个阵列区块的无源元件存储器单元的方法，每一阵列区块包括多个字线和位线，所述方法包括：

在第一操作模式中同时选择第一群组的阵列区块内的第一阵列区块中的字线和第二群组的阵列区块内的第二阵列区块中的字线；以及

在所述第一操作模式中同时将所述第一阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到大体上跨越所述第一多个阵列区块的第二数据总线的对应线。

32.根据权利要求31所述的方法，其进一步包括：

借助于与每一阵列区块相关联的相应数据总线段将所述相应第一和第二阵列区块中的所述一个或一个以上位线耦合到所述相应第一和第二数据总线。

33.根据权利要求31所述的方法，其中所述第一和第二数据总线设置在所述第一多个阵列区块中的每一阵列区块的相对侧上。

34.根据权利要求31所述的方法，其中：

所述第一群组的阵列区块包括奇数编号的阵列区块；且

所述第二群组的阵列区块包括偶数编号的阵列区块。

35.根据权利要求34所述的方法，其中所述同时选定的第一和第二阵列区块是相邻区块。

36.根据权利要求35所述的方法，其中一个阵列区块的字线与相邻阵列区块的字线共享，每一所述字线在所述相邻阵列区块之间的间隙中耦合到相应字线驱动器。

37.根据权利要求36所述的方法，其中：

所述第一和第二阵列区块中的所述相应选定字线包括两个逻辑字线，所述逻辑字线每一者分别在所述相邻第一和第二阵列区块的外侧上在相邻阵列区块之间的相应间隙中耦合到相应字线驱动器。

38.根据权利要求36所述的方法，其中：

所述第一和第二阵列区块中的所述相应选定字线包括单一逻辑字线，所述逻辑字线在所述相邻第一和第二阵列区块之间的间隙中耦合到相应字线驱动器。

39.根据权利要求35所述的方法，其中所述第一和第二数据总线设置在所述第一多个阵列区块中的每一阵列区块的相对侧上。

40.根据权利要求34所述的方法，其进一步包括：

在所述第一操作模式中同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线。

41.根据权利要求40所述的方法，其中所述第一和第二数据总线设置在每一阵列区块的相对侧上。

42.根据权利要求40所述的方法，其中：

所述存储器阵列包括在一个以上位线层上具有数个位线的三维存储器阵列；且

相应第一或第二阵列区块中同时耦合到相应第一或第二数据总线的对应线的所述一个或一个以上位线包括第一位线层上的一个或一个以上位线和第二位线层上的一个或一个以上位线。

43.根据权利要求42所述的方法，其中：

每一阵列区块中的所述字线每一者均包括一个以上字线层中的每一者上的字线段。

44.根据权利要求40所述的方法，其中：

所述存储器阵列包括两端子存储器单元，所述两端子存储器单元每一者包括可逆电阻器元件和二极管；且

其中所述方法进一步包括在所述第一操作模式中使用反向偏置将选定存储器单元从较低电阻状态编程到较高电阻状态。

45.根据权利要求44所述的方法，其进一步包括在所述第一操作模式中，以上面无电压来偏置选定和未选定存储器区块两者中的未选定存储器单元，以减小所述存储器阵列中的泄漏电流功率耗散。

46.根据权利要求40所述的方法，其中：

一个阵列区块的字线与相邻阵列区块的字线共享，每一所述字线在所述相邻阵列区块之间的间隙中耦合到相应字线驱动器；且

每一阵列区块中的所述字线每一者均包括一个以上字线层中的每一者上的字线段。

47.根据权利要求46所述的方法，其中：

所述第一和第二数据总线设置在每一阵列区块的相对侧上；

所述存储器阵列在一个以上位线层上包括数个位线；

相应第一或第二阵列区块中同时耦合到相应第一或第二数据总线的对应线的所述一个或一个以上位线包括第一位线层上的一个或一个以上位线和第二位线层上的一个或一个以上位线；且

所述第一和第二阵列区块中的所述相应选定字线包括耦合到相应字线驱动器的单一逻辑字线。

48.根据权利要求47所述的方法，其中：

所述存储器阵列包括两端子存储器单元，所述两端子存储器单元每一者包括过渡金属氧化物和二极管；且

其中所述方法在所述第一操作模式中进一步包括：

使用反向偏置将一个或一个以上选定存储器单元从较低电阻状态编程到较高电阻状态；

以上面无电压来偏置选定和未选定存储器区块两者中的未选定存储器单元。

49.一种用于制作存储器产品的方法，所述方法包括：

形成存储器阵列，其包含第一多个阵列区块，每一阵列区块包括多个字线和位线；

形成第一数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第一群组中的每一阵列区块与所述第一数据总线相关联；

形成第二数据总线，其大体上跨越所述第一多个阵列区块，所述第一多个阵列区块的第二群组中的每一阵列区块与所述第二数据总线相关联；

形成行选择电路，其在第一操作模式中经配置以同时选择所述第一群组内的第一阵列区块中的字线和所述第二群组内的第二阵列区块中的字线；以及

形成列选择电路，其在所述第一操作模式中经配置以同时将所述第一阵列区块中的一个或一个以上位线耦合到所述第一数据总线的对应线且将所述第二阵列区块中的一个或一个以上位线耦合到所述第二数据总线的对应线。

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