CN107689236B - 非易失性存储器件和存储系统 - Google Patents

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Abstract

一种非易失性存储器件包括存储单元阵列、电压产生器、页缓冲器电路、行解码器和控制电路。存储单元阵列包括对应于不同位线的多个垫。电压产生器产生施加到存储单元阵列的字线电压。页缓冲器电路通过位线耦接到存储单元阵列。行解码器通过字线耦接到存储单元阵列，并且行解码器将字线电压传送到存储单元阵列。控制电路基于命令和地址来控制电压产生器、行解码器和页缓冲器电路。控制电路根据多个垫中同时操作的垫的数量，选择不同电压之中的电压以施加到字线中的至少一个或位线中的至少一个。

Description

非易失性存储器件和存储系统
相关申请的交叉引用
本申请要求2016年8月4日向韩国知识产权局(KIPO)递交的韩国专利申请10-2016-0099219的优先权，其全部公开内容通过引用合并于此。
技术领域
示例性实施例总体涉及半导体存储器件，更具体地涉及非易失性存储器件和存储系统。
背景技术
半导体存储器件通常可以分为易失性半导体存储器件和非易失性半导体存储器件。易失性半导体存储器件可以高速地执行读取和写入操作，而存储在其中的内容可能在器件断电的情况下丢失。非易失性半导体存储器件甚至可以在断电的情况下保留存储在其中的内容。因此，非易失性半导体存储器件可以用于存储不论器件加电还是断电都要保留的内容。
非易失性半导体存储器件可以包括掩模只读存储器(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)等。
闪存器件是一种典型的非易失性存储器件。闪存器件可以广泛地用作诸如计算机、蜂窝电话、PDA、数码相机、摄像机、录音机、MP3播放器、手持PC、游戏机、传真机、扫描仪、打印机等电子装置的语音和图像存储介质。为了提高闪存器件的读/写操作性能，闪存器件可以在多平面模式下工作。然而，期望减少在多平面模式下工作的闪存器件的字线或位线的负载。
发明内容
一些示例性实施例涉及能够增强性能的非易失性存储器件。
一些示例性实施例涉及能够增强性能的存储系统。
根据示例性实施例，非易失性存储器件包括存储单元阵列、电压产生器、页缓冲器电路、行解码器和控制电路。存储单元阵列包括对应于不同位线的多个垫，并且多个垫中的每一个包括多个存储块。多个存储块中的每一个包括连接到多个字线和多个位线的多个单元串。电压产生器产生施加到存储单元阵列的字线电压。页缓冲器电路通过位线耦接到存储单元阵列并且向位线提供位线电压。行解码器通过字线耦接到存储单元阵列，并且行解码器将字线电压传送到存储单元阵列的多个字线。控制电路基于命令和地址来控制电压产生器、行解码器和页缓冲器电路。控制电路根据多个垫中同时操作的垫的数量来选择不同电压以施加到字线中的至少一个或位线中的至少一个。
根据示例性实施例，非易失性存储器件包括存储单元阵列、电压产生器、页缓冲器电路、行解码器和控制电路。存储单元阵列包括对应于不同位线的多个垫，并且多个垫中的每一个包括多个存储块。多个存储块中的每一个包括连接到多个字线和多个位线的多个串。电压产生器产生施加到存储单元阵列的字线电压。页缓冲器电路通过位线耦接到存储单元阵列并且向位线提供位线电压。行解码器通过字线耦接到存储单元阵列，并且行解码器将字线电压传送到存储单元阵列的多个字线。控制电路基于命令和地址来控制电压产生器、行解码器和页缓冲器电路。控制电路在多个不同时间间隔中所选择的时间间隔期间向字线中的至少一个或位线中的至少一个施加电压，所选择的时间间隔是根据多个垫中同时操作的垫的数量来选择的。
根据示例性实施例，存储系统包括至少一个非易失性存储器件和存储控制器。存储控制器控制至少一个非易失性存储器件。一种非易失性存储器件包括存储单元阵列、电压产生器、页缓冲器电路、行解码器和控制电路。存储单元阵列包括对应于不同位线的多个垫，并且多个垫中的每一个包括多个存储块。多个存储块中的每一个包括连接到多个字线和多个位线的多个串。电压产生器产生施加到存储单元阵列的字线电压。页缓冲器电路通过位线耦接到存储单元阵列。行解码器通过字线耦接到存储单元阵列，并且行解码器将字线电压传送到存储单元阵列的多个字线。控制电路基于来自存储控制器的命令和地址，控制电压产生器、行解码器和页缓冲器电路。控制电路向字线中的至少一个或位线中的至少一个施加不同的电压，或者控制时间间隔，在所述时间间隔期间，根据多个垫中同时操作的垫的数量来施加向字线中的至少一个或位线中的至少一个施加的电压。存储控制器包括用于确定同时操作的垫的数量的判定电路。
根据示例性实施例，一种非易失性存储器件，包括：包括多个平面的存储单元阵列，所述平面中的第一平面和第二平面中的每一个包括多个存储块，每个存储块包括多个单元串，第一平面的单元串中的第一单元串连接到第一组字线和第一位线，并且第二平面的单元串中的第二单元串连接到第二组字线和第二位线；电压产生器，连接到所述第一组字线和所述第二组字线，并且被配置为向所述第一组字线和所述第二组字线中的至少一组提供字线电压；以及控制电路，被配置为基于第一平面和第二平面是否同时操作，控制向所述第一组字线和所述第二组字线中的至少一个字线施加的至少一个字线电压。控制电路被配置为如下控制字线电压：当第一平面和第二平面中只有一个平面在操作时，在第一特定时间段上向多个第一字线和多个第二字线中的至少一个字线施加第一电压，并且当第一平面和第二平面两者同时操作时，在第一特定时间段上向所述至少一个字线施加不同于所述第一电压的第二电压，或者，当第一平面和第二平面中的只有一个平面在操作时，在第一时间段上向多个第一字线和多个第二字线中的至少一个字线施加第一电压，并且当第一平面和第二平面两者同时操作时，在不同于第一时间段的第二时间段上向所述至少一个字线施加所述第一电压。
因此，在根据示例性实施例的非易失性存储器件和存储系统中，在单垫模式和多垫模式下施加到存储单元阵列的电压的电平或施加时间间隔是有区别的，单垫模式和多垫模式二者下的性能都可以增强。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本公开的非限制性示例性实施例。
图1是示出根据示例性实施例的存储系统的框图。
图2是示出图1存储系统中的控制信号的表。
图3是示出根据示例性实施例的图1存储系统中的非易失性存储器件的框图。
图4是示出根据示例性实施例的图3中存储单元阵列的框图。
图5是示出根据示例性实施例的图4中一个存储块的透视图。
图6是示出根据示例性实施例的图3非易失性存储器件中的垫配置的电路图。
图7是示出根据示例性实施例的图3非易失性存储器件中的控制电路的框图。
图8是示出根据示例性实施例的图3非易失性存储器件中的电压产生器的框图。
图9是示出根据示例性实施例的图3非易失性存储器件中的行解码器的框图。
图10和11分别示出了根据示例性实施例的单垫模式和多垫模式中的字线电压或位线电压。
图12示出了根据示例性实施例的图3非易失性存储器件。
图13是示出根据示例性实施例，当对图3的非易失性存储器件执行读操作时，在图6的单垫模式和多垫模式下施加到第一垫和第二垫的字线电压和位线电压的时序图。
图14示出了根据示例性实施例在单垫模式下的一个字线电压或一个位线电压在多垫模式下被过驱动。
图15是示出根据示例性实施例，当对图3的非易失性存储器件执行读操作时，施加到图13和14的第一垫和第二垫的字线电压和位线电压的电平和施加时间间隔的设定值的表。
图16是示出根据示例性实施例，当对图3的非易失性存储器件执行编程操作时，在图6的单垫模式和多垫模式下施加到第一垫和第二垫的字线电压和位线电压的时序图。
图17是示出根据示例性实施例，当对图3的非易失性存储器件执行编程操作时，施加到图16的第一垫和第二垫的字线电压和位线电压的电平和施加时间间隔的设定值的表。
图18是示出根据示例性实施例的存储系统的框图。
图19是示出根据示例性实施例的非易失性存储器件的方法的流程图。
图20是示出根据示例性实施例的固态盘或固态驱动器(SSD)的框图。
具体实施方式
下面将参照附图更全面地描述各种示例性实施例，在附图中示出了一些示例性实施例。
应当理解，虽然术语“第一”、“第二”、“第三”等可以在本文用于描述各种元素，但是这些元素不应该受这些术语的限制。除非另有指示，这些术语一般用于将元素彼此区分。因此，下面在说明书的一个部分中时论的第一个元素可以在本说明书的不同部分中被称为第二个元素，而不脱离本公开的教导。此外，在权利要求中可以使用诸如“第一”和“第二”的术语来命名权利要求的元素，甚至认为特定的名称不用于与说明书中的元素相关联地描述。本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。应当理解，虽然术语“第一”、“第二”等可以在本文用于描述各种元件，但是这些元件不应该受这些术语的限制。
诸如“……中的至少一个”之类的表述在元素列表之前时修饰整个元素列表，而不是修饰列表中的单独元素。
图1是示出根据示例性实施例的存储系统的框图。
参考图1，存储系统(例如，非易失性存储系统)10可以包括存储控制器20和至少一个非易失性存储器件30。
存储系统10可以包括基于数据存储介质的闪存，例如存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)。
非易失性存储器件30可以在存储控制器20的控制下执行读操作、擦除操作、编程操作或写操作。非易失性存储器件30通过输入/输出线从存储控制器20接收命令CMD、地址ADDR和数据DATA，以执行这些操作。另外，非易失性存储器件30通过控制线从存储控制器20接收控制信号CTRL。非易失性存储器件30通过电源线从存储控制器20接收电力PWR。
非易失性存储器件30可以包括存储单元阵列100和判定电路520。存储单元阵列100可以包括至少第一垫(mat)MAT1和第二垫MAT2。第一垫MAT1和第二垫MAT2中的每一个可以包括多个存储块。多个存储块中的每个块可以包括多个串，每个串包括连接到多个字线和多个位线的多个晶体管。第一垫MAT1可以称为第一平面(plane)PLANE1，第二垫MAT2可以称为第二平面PLANE2。判定电路520可以确定第一垫MAT1和第二垫MAT2的单垫模式和多垫模式之一。
图2是示出图1的存储系统中的控制信号的表。
参考图1和图2，存储控制器20施加到非易失性存储器件30的控制信号CTRL可以包括命令锁存(latch)使能信号CLE、地址锁存使能信号ALE、芯片使能信号nCE、读取使能信号nRE和写入使能信号nWe。
存储控制器20可以将命令锁存使能信号CLE发送给非易失性存储器件30。例如，存储控制器20可以经由单独指派的控制引脚将命令锁存使能信号CLE发送给非易失性存储器件30。命令锁存使能信号CLE可以是指示经由输入/输出线传送的信息是命令的信号。
存储控制器20可以将地址锁存使能信号ALE发送给非易失性存储器件30。存储控制器20可以经由单独指派的控制引脚将地址锁存使能信号ALE发送给非易失性存储器件30。地址锁存使能信号ALE可以是指示经由输入/输出线传送的信息是地址的信号。
存储控制器20可以将芯片使能信号nCE发送给非易失性存储器件30。存储控制器20可以经由单独指派的控制引脚将芯片使能信号nCE发送给非易失性存储器件30。当非易失性存储器件30包括多个存储器芯片时，芯片使能信号nCE可以指示从多个存储器芯片中选择的存储器芯片。例如，芯片使能信号nCE可以包括一个或多个芯片使能信号nCE。
存储控制器20可以将读取使能信号nRE发送给非易失性存储器件30。存储控制器20可以经由单独指派的控制引脚将读取使能信号nRE发送给非易失性存储器件30。非易失性存储器件30可以基于读取使能信号nRE将读取数据发送给存储控制器20。
存储控制器20可以将写入使能信号nWE发送给非易失性存储器件30。存储控制器20可以经由单独指派的控制引脚将写入使能信号nWE发送给非易失性存储器件30。当写入使能信号nWE被激活时，非易失性存储器件30可以将从存储控制器20提供的数据输入信号存储到非易失性存储器件30的存储单元阵列100。
图3是示出根据示例性实施例的图1存储系统中的非易失性存储器件的框图。
参考图3，非易失性存储器件30包括存储单元阵列100、行解码器600、页缓冲器电路410、数据输入/输出电路420、控制电路500和电压产生器700(例如字线电压产生器)。控制电路500可以包括判定电路520。
存储单元阵列100可以通过串选择线SSL、多个字线WL和接地选择线GSL耦接到行解码器600。另外，存储单元阵列100可以通过多个位线BL耦接到页缓冲器电路410。
存储单元阵列100可以包括耦接到多个字线WL和多个位线BL的多个存储单元。
在一些示例性实施例中，存储单元阵列100可以是以三维结构(或竖直结构)形成在衬底上的三维存储单元阵列。在这种情况下，存储单元阵列100可以包括竖直取向的竖直单元串，使得至少一个存储单元位于另一存储单元上方。以下专利文献(其通过引用整体并入本文)描述了用于三维存储单元阵列的合适配置：美国专利No.7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开No.2011/0233648。
在其他示例性实施例中，存储单元阵列100可以是以二维结构(或水平结构)形成在衬底上的二维存储单元阵列。
仍参考图3，行解码器600可以响应于来自存储控制器20的地址ADDR，选择单元阵列100的多个垫的多个存储块中的至少一个存储块。例如，行解码器600可以选择所选择的一个或多个存储块中的多个字线中的至少一个字线。行解码器600可以将电压产生器700产生的电压(例如，字线电压)传送到所选择的字线。在编程操作中，行解码器600可以将编程电压或验证电压传送到所选择的字线，将通行电压(pass voltage)传送到未选择的字线。在读取操作中，行解码器600可以将选择读取电压传送到所选择的字线，将非选择读取电压传送到未选择的字线。
页缓冲器电路410可以在编程操作时作为写驱动器操作，在读取操作时作为感测放大器操作。在编程操作时，页缓冲器电路410可以向存储单元阵列100的位线提供与要编程的数据相对应的位线电压。在读取操作或验证读取操作时，页缓冲器电路410可以通过位线来感测存储在所选择的存储单元中的数据。页缓冲器电路410可以包括多个页缓冲器PB1到PBn，每个页缓冲器PB1到PBn都与一个位线或两个位线连接。
控制电路500可以基于命令信号CMD产生多个控制信号CTL、第一控制信号LTC1和第二控制信号LTC2。控制电路500还可以基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。稍后对控制电路500进行详细描述。
在示例性实施例中，非易失性存储器件30还可以包括通过页缓冲器电路410向存储单元阵列100中被选择的位线提供可变电压的电压产生器(未示出)。在其他示例性实施例中，页面缓冲器电路410可以包括向存储单元阵列100中被选择的位线施加可变电压的电压产生器(未示出)。
图4是示出根据示例性实施例的图3中存储单元阵列的框图。
参考图4，存储单元阵列100可以包括在多个方向D1、D2和D3上延伸的多个存储块BLK1至BLKz。具体地，第一垫MAT1(或第一平面PLANE1)和第二垫MAT2(或第二平面PLANE2)中的每一个可以包括多个存储块BLK1至BLKz。实施例中，存储块BLK1至BLKz由图3的行解码器600选择。作为一个示例，行解码器600可以选择第一垫MAT1和第二垫MAT2之一的存储块BLK1至BLKz中对应于块地址的特定存储块BLK。作为另一示例，行解码器600可以选择第一垫MAT1和第二垫MAT2中每个垫的存储块BLK1至BLKz中对应于块地址的两个特定存储块BLK。
图5是示出根据示例性实施例的图4中一个存储块的透视图。
参考图5，存储块BLKi包括沿第一方向D1至第三方向D3延伸的结构。
提供了衬底111。例如，衬底111可以具有第一类型(例如，第一导电类型)的阱。例如，衬底111可以具有通过注入诸如硼(B)的族3元素所形成的p阱。例如，衬底111可以具有设置在n阱中的袋式p阱。实施例中，衬底111具有p型阱(或袋式p型阱)。然而，衬底111的导电类型不限于p型。
沿第一方向D1延伸的多个掺杂区311至314设置在衬底111中/上。例如，多个掺杂区311至314可以具有与衬底111的第一类型不同的第二类型(例如，第二导电类型)。实施例中，第一掺杂区311至第四掺杂区314具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
沿第二方向D2延伸的多个绝缘材料112沿第三方向D3顺序地设置在第一掺杂区311和第二掺杂区312之间的衬底111的区域上。例如，多个绝缘材料112沿第三方向D3设置，并间隔开特定距离。例如，绝缘材料112可以包括诸如氧化物层的绝缘材料。
沿第三方向D3穿透绝缘材料112的多个柱113沿第二方向D2顺序地设置在第一掺杂区311和第二掺杂区312之间的衬底111的区域上。例如，多个柱113穿透绝缘材料112以接触衬底111。
例如，每个柱113可以包括多种材料。例如，每个柱113的沟道层114可以包括具有第一类型的硅材料。例如，每个柱113的沟道层114可以包括类型与衬底111相同的硅材料。实施例中，每个柱113的沟道层114包括p型硅。然而，每个柱113的沟道层114不限于p型硅。
每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可以包括诸如氧化硅的绝缘材料。例如，每个柱113的内部材料115可以包括气隙(air gap)。
在第一掺杂区311和第二掺杂区312之间的区域上，沿着绝缘材料112、柱113和衬底111的暴露表面设置绝缘层116。示例性地，可以去除在最末的绝缘材料112的第三方向D3上的暴露表面上设置的绝缘层116。
多个第一导电材料211至291设置在绝缘层116的暴露表面上，在第一掺杂区311和第二掺杂区312之间。例如，沿第二方向D2延伸的第一导电材料211设置在衬底111和与衬底111相邻的绝缘材料112之间。
沿第一方向D1延伸的第一导电材料设置在绝缘材料112中的特定绝缘材料的顶部处的绝缘层116与绝缘材料112中的特定绝缘材料的底部处的绝缘层116之间。例如，沿第一方向D1延伸的多个第一导电材料221至281设置在绝缘材料112之间，并且可以理解，绝缘层116设置在绝缘材料112和第一导电材料221至281之间。第一导电材料211至291可以包括金属材料。第一导电材料211至291可以包括诸如多晶硅的导电材料。
可以在第二掺杂区312和第三掺杂区313之间的区域中设置与第一掺杂区311和第二掺杂区312上的结构相同的结构。在第二掺杂区312和第三掺杂区313之间的区域中，设置沿第一方向D1延伸的多个绝缘材料112，沿第一方向D1顺序布置且沿第三方向D3穿过多个绝缘材料112的多个柱113，在多个绝缘材料112和多个柱113的暴露表面上设置的绝缘层116，以及沿第一方向D1延伸的多个导电材料213至293。
在第三掺杂区313和第四掺杂区314之间的区域中，可以设置与第一掺杂区311和第二掺杂区312上的结构相同的结构。在第三掺杂区313和第四掺杂区314之间的区域中，设置沿第一方向D1延伸的多个绝缘材料112，沿第一方向D1顺序布置且沿第三方向D3穿过多个绝缘材料112的多个柱113，在多个绝缘材料112和多个柱113的暴露表面上设置的绝缘层116，以及沿第一方向D1延伸的多个第一导电材料213至293。
在多个柱113上分别设置有漏极320。漏极320可以包括以第二类型掺杂的硅材料。例如，漏极320可以包括n型掺杂的硅材料。实施例中，漏极320包括n型硅材料。然而，漏极320不限于n型硅材料。
在漏极上设置有沿第一方向D1延伸的第二导电材料331至333。第二导电材料331至333沿第二方向D2布置，间隔开特定距离。第二导电材料331至333分别连接到相应区域中的漏极320。漏极320和沿第一方向D1延伸的第二导电材料333可以通过各个接触插头而连接。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括诸如多晶硅的导电材料。
在示例性实施例中，第一导电材料211至291中的每一个可以形成字线或选择线SSL/GSL。第一导电材料221至281可以用作字线，并且形成在同一层的第一导电材料可以互连。当第一导电材料211至291全部被选择时，存储块BLKi可以被选择。另一方面，可以通过选择第一导电材料211至291中的一部分来选择子块。
形成第一导电材料211至291的层的数目可以不限于本公开。众所周知，形成第一导电材料211至291的层的数目根据工艺技术和控制技术而改变。
在示例性实施例中，第二导电材料331至333中的每一个可以形成位线，并且每个掺杂区域311至314可以形成单元串的公共源极线。
图6是示出根据示例性实施例的图3非易失性存储器件中的垫配置的电路图。
参考图6，示出了包括第一垫MAT1和第二垫MAT2的存储单元阵列100b。第一垫MAT1和第二垫MAT2中的每一个包括多个存储块，并且每个存储块包括多个单元串。例如，第一垫MAT1的存储块包括多个单元串CS11、CS12、CS21和CS22。垫中的多个单元串可以形成在平面中。第一垫MAT1和第二垫MAT2中的每一个包括多个存储块，并且其中一个存储块具有多个串选择线SSL1a和SSL1b来选择单元串CS11、CS12、CS21和CS22中的至少一个。例如，当选择电压被施加到第一串选择线SSL1a时，可以选择第一单元串CS11和第二单元串CS12。当选择电压施加到第二串选择线SSL1b时，可以选择第三单元串CS21和第四单元串CS22。
在一些实施例中，第一垫MAT1和第二垫MAT2可以具有相同的物理结构。例如，与第一垫MAT1一样，第二垫MAT2可以包括多个存储块和形成在多个存储块中的存储块中的多个单元串。此外，第二垫MAT2可以包括多个串选择线SSL2a和SSL2b来选择多个单元串中的至少一个。
第一垫MAT1和第二垫MAT2中的每一个可以耦接到对应的字线和公共源极线。第一垫MAT1中的单元串可以耦合到字线WL11至WL16、接地选择线GSL1和公共源极线CSL1。第二垫MAT2中的单元串可以耦接到字线WL21至WL26、接地选择线GSL2和公共源极线CSL2。
第一垫MAT1和第二垫MAT2不共享位线。第一位线BL1和BL1a排他性地耦接到第一垫MAT1。第二位线BL2和BL2a排他性地耦接到第二垫MAT2。
尽管图6示出了每个垫与两个位线和六个字线连接的示例，但是本发明的构思不限于这些特征。例如，每个垫可以与三个或更多个位线以及七个或更多个字线连接。
每个单元串可以包括至少一个串选择晶体管、存储单元和至少一个接地选择晶体管。例如，第二垫MAT2的单元串CS31可以顺序地包括与衬底垂直的接地选择晶体管GST、多个存储单元MC1至MC6以及串选择晶体管SST。其他单元串可以与单元串CS31基本相同地形成。
第一垫MAT1和第二垫MAT2包括独立的串选择线。例如，串选择线SSL1a和SSL1b仅与第一垫MAT1连接，串选择线SSL2a和SSL2b仅与第二垫MAT2连接。串选择线可以用于仅选择垫中的单元串。此外，可以通过独立地控制串选择线，在每个垫中独立地选择单元串。
例如，可以通过仅向第一串选择线SSL1a施加选择电压，独立地选择单元串CS11和CS12。当选择电压施加到第一串选择线SSL1a时，选择电压可以使对应于第一串选择线SSL1a的单元串CS11和CS12的串选择晶体管导通。此时，单元串CS11和CS12的存储单元可以与位线电连接。当非选择电压施加到第一串选择线SSL1a时，非选择电压可以使对应于第一串选择线SSL1a的单元串CS11和CS12的串选择晶体管截止。此时，单元串CS11和CS12的存储单元可以与位线电隔离。
返回参考图3，控制电路500可以从存储控制器20接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器件30的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。
在示例性实施例中，基于命令信号CMD，控制电路500可以产生用于控制电压产生器700的控制信号CTL，可以产生用于控制行解码器600的第一控制信号LTC1，以及可以产生用于控制页缓冲器电路410的第二控制信号LTC2。控制电路500可以基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路500可以将行地址R_ADDR提供给行解码器600，并将列地址C_ADDR提供给数据输入/输出电路420。控制电路500可以包括判定电路520，以基于同时操作的垫的数量来确定操作模式。可以使用平面概念来替代垫的概念。
行解码器600可以通过串选择线SSL、多个字线WL和接地选择线GSL耦接到存储单元阵列100。在编程操作或读取操作期间，行解码器600可以基于行地址R_ADDR，将多个字线WL中的一个确定为选择的字线，以及将多个字线WL中除所选择的字线之外的其余字线确定为未选择的字线。
电压产生器700可以基于控制信号CTL来产生非易失性存储器件30的存储单元阵列100进行操作所需的字线电压VWL。电压产生器700可以从存储控制器20接收电力PWR。字线电压VWL可以通过行解码器600被施加到多个字线WL。
例如，在擦除操作期间，电压产生器700可以将擦除电压施加到存储块的阱，并且可以将地电压施加到存储块的全部字线。在擦除验证操作期间，电压产生器700可将擦除验证电压施加到存储块的全部字线，或将擦除验证电压逐个子线地顺序施加到字线。
例如，在编程操作期间，电压产生器700可以将编程电压施加到选择的字线，并且可以将编程通行电压施加到未选择的字线。另外，在编程验证操作期间，电压产生器700可以将编程验证电压施加到选择的字线，并且可以将验证通行电压施加到未选择的字线。
另外，在读取操作期间，电压产生器700可以将读取电压施加到选择的字线，并且可以将读取通行电压施加到未选择的字线。
页缓冲器电路410可以通过多个位线BL耦接到存储单元阵列100。页缓冲器电路410可以包括多个页缓冲器。在一些示例性实施例中，一个页缓冲器可以连接到一个位线。在其他示例性实施例中，一个页缓冲器可以连接到两个或更多个位线。
页缓冲器电路410可以临时存储要编程在存储单元阵列100的所选择的页中的数据或者从存储单元阵列100的所选择的页中读出的数据。
数据输入/输出电路420可以通过数据线DL耦接到页缓冲器电路410。在编程操作期间，数据输入/输出电路410可以从存储控制器20接收编程数据DATA，并且基于从控制电路500接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路500接收的列地址C_ADDR，将存储在页缓冲器电路410中的读取数据DATA提供给存储控制器20。
另外，页缓冲器电路410和数据输入/输出电路420从存储单元阵列100的第一区域读取数据，并将读取的数据写入存储单元阵列100的第二区域。换句话说，页缓冲器电路410和数据输入/输出电路420可以执行回拷(copy-back)操作。
图7是示出根据示例性实施例的图3非易失性存储器件中的控制电路的框图。
参考图7，控制电路500包括命令解码器510、判定电路520、地址缓冲器530、控制信号产生器540、第一电平/定时控制器550和第二电平/定时控制器560。
命令解码器510对命令CMD进行解码，并将经解码的命令D_CMD提供给控制信号产生器540。地址缓冲器530接收地址信号ADDR，将行地址R_ADDR提供给行解码器600，并且将列地址C_ADDR提供给数据输入/输出电路420。
判定电路520接收命令CMD，并响应于命令CMD，产生指定单垫模式和多垫模式之一的模式信号MS。在单垫模式下，对多个垫中的一个执行非易失性存储器件的操作，在多垫模式下，同时对多个垫中的至少两个执行非易失性存储器件的操作。单垫模式也可以称为单平面模式或单速模式。多垫模式也可以称为多平面模式或多速模式。判定电路520将模式信号MS提供给控制信号产生器540、第一电平/定时控制器550和第二电平/定时控制器560。
控制信号产生器540接收经解码的命令D_CMD和模式信号MS，基于经解码的命令D_CMD所指示的操作和模式信号MS所指示的模式来产生控制信号CTL，并且将控制信号CTL提供给电压产生器700。
第一电平/定时控制器550接收模式信号MS，基于由模式信号MS指定的模式产生第一控制信号LTC1，将第一控制信号LTC1提供给行解码器600。第一电平/定时控制器550从存储控制器20接收与单垫模式和多垫模式下的字线电压的电平和字线电压的施加时间间隔有关的设定信息，作为命令集CMDSET，并在其中存储命令集CMDSET。第一电平/定时控制器550响应于模式信号MS，向行解码器600提供指示字线电压的设定信息的第一控制信号LTC1。
第二电平/定时控制器560接收模式信号MS，基于模式信号MS所指定的模式产生第二控制信号LTC2，将第二控制信号LTC2提供给页缓冲器电路410。第二电平/定时控制器560从存储控制器20接收与单垫模式和多垫模式下施加到位线的电压(即位线电压)的电平和位线电压的施加时间间隔有关的设定信息，作为命令集CMDSET，并在其中存储命令集CMDSET。第二电平/定时控制器560响应于模式信号MS，向页缓冲器电路410提供指示位线电压的设定信息的第二控制信号LTC2。
图8是示出根据示例性实施例的图3非易失性存储器件中的电压产生器的框图。
参考图8，电压产生器700包括高电压产生器710和低电压产生器730。电压产生器700还可以包括负电压产生器750。
高电压产生器710可以响应于控制信号CTL中的第一控制信号CTL1，根据经解码的命令D_CMD所指示的操作，产生编程电压VPGM、编程通行电压VPPASS、验证通行电压VVPASS、读取通行电压VRPASS和擦除电压VERS。
编程电压VPGM、编程通行电压VPPASS、验证通行电压VVPASS、读取通行电压VRPASS的电平在单垫模式和多垫模式下可以不同。编程电压VPGM施加到所选择的字线，编程通行电压VPPASS、验证通行电压VVPASS、读取通行电压VRPASS可以施加到未选择的字线，擦除电压VERS可以施加到存储块的阱。第一控制信号CTL1可以包括对经解码的命令D_CMD指定的操作和模式信号MS指定的模式加以指示的多个位。
响应于控制信号CTL中的第二控制信号CTL2，低电压产生器730可以根据经解码的命令D_CMD指示的操作，产生编程验证电压VPV、读取电压VRD和擦除验证电压VER。编程验证电压VPV、读取电压VRD和擦除验证电压VEV的电平在单垫模式和多垫模式下可以不同。可以根据非易失性存储器件30的操作将编程验证电压VPV、读取电压VRD和擦除验证电压VER施加到选择的字线。第二控制信号CTL2可以包括对经解码的命令D_CMD指示的操作和模式信号MS指定的模式加以指示的多个位。
响应于控制信号CTL中的第三控制信号CTL3，负电压产生器750可以根据经解码的命令D_CMD指示的操作，产生具有负电平的编程验证电压VPV′、读取电压VRD′和擦除验证电压VER′。编程验证电压VPV’、读取电压VRD’和擦除验证电压VEV’的电平在单垫模式和多垫模式下可以不同。第三控制信号CTL3可以包括对经解码的命令D_CMD指示的操作和模式信号MS指定的模式加以指示的多个位。
尽管未示出，电压产生器700可以产生将在图15和图17中描述的其它电压。
图9是示出根据示例性实施例的图3非易失性存储器件中的行解码器的框图。
图9中，一并示出了存储单元阵列100的第一垫MAT1和第二垫MAT2以及电压产生器700。
参考图9，行解码器600包括解码器610、第一开关电路620和第二开关电路630。
解码器610接收地址ADDR和模式信号MS，并且基于地址ADDR指定的至少一个垫和模式信号MS指定的模式，产生用于选择第一垫MAT1的第一垫选择信号MSS1和用于选择第二垫MAT2的第二垫选择信号MSS2。当模式信号MS指示单垫模式时，解码器610使能第一垫选择信号MSS1和第二垫选择信号MSS2中的一个。当模式信号MS指示多垫模式时，解码器610使能第一垫选择信号MSS1和第二垫选择信号MSS2二者。解码器610分别向第一垫MAT1和第二垫MAT2提供第一垫选择信号MSS1和第二垫选择信号MSS2。
第一开关电路620和第二开关电路630可以耦接到与电压产生器700耦接的多个选择线S1。第一开关电路620通过至少一个串选择线SSL、多个字线WL1-WLn和至少一个接地选择线GSL耦接到第一垫MAT1。第二开关电路630通过至少一个串选择线SSL、多个字线WL1-WLn和至少一个接地选择线GSL耦接到第二垫MAT2。
第一开关电路620包括开关控制器621和耦接到第一垫MAT1的串选择线SSL、字线WL1-WLn和接地选择线GSL的多个通行晶体管PT11-PT14。开关控制器621可以响应于第一垫选择信号MSS1和第一控制信号LTC1，控制通行晶体管PT11-PT14的导通和截止以及通行晶体管PT11-PT14的导通定时。例如，通过响应于第一垫选择信号MSS1和第一控制信号LTC1从多个不同的时间间隔中选择特定的时间间隔，开关控制器621可以控制通行晶体管PT11-PT14的导通定时(例如，时间间隔)。
第二开关电路630包括开关控制器631和耦接到第二垫MAT2的串选择线SSL、字线WL1-WLn和接地选择线GSL的多个通行晶体管PT21-PT24。开关控制器631可以响应于第二垫选择信号MSS2和第一控制信号LTC1来控制通行晶体管PT21-PT24的导通和截止以及通行晶体管PT21-PT24的导通定时。例如，通过响应于第二垫选择信号MSS2和第一控制信号LTC1从多个不同的时间间隔中选择特定的时间间隔，开关控制器631可以控制通行晶体管PT21-PT24的导通定时(例如，时间间隔)。
当模式信号MS指示单垫模式并且地址ADDR指定第一垫MAT1时，第一垫选择信号MSS1被使能，并且第二垫选择信号MSS2被禁用。开关控制器621响应于第一控制信号LCT1，在第一时间间隔(或第一时间段)期间使能第一开关控制信号SCS1，以在第一时间期间导通通行晶体管PT11-PT14。因此，具有第一电平的字线电压VWL施加到第一垫MAT1。
当模式信号MS指示多垫模式的第一子模式时，第一垫选择信号MSS1和第二垫选择信号MSS2被使能。开关控制器621响应于第一控制信号LTC1，在第一时间间隔期间使能第一开关控制信号SCS1以在该第一时间间隔期间导通通行晶体管PT11-PT14，并且开关控制器631响应于第一控制信号LTC1，在第一时间间隔期间使能第二开关控制信号SCS2以在该第一时间间隔期间导通通行晶体管PT21-PT24。在示例性实施例中，电压产生器700可以响应于控制信号CTL，产生字线电压VWL。在其他示例性实施例中，电压产生器700可以响应于控制信号CTL和第一控制信号LTC1，产生字线电压VWL。在这种情况下，通过响应于控制信号CTL和第一控制信号LTC1来选择不同电压中的一个，电压产生器700可以产生字线电压VWL。例如，具有大于第一电平的第二电平的字线电压VWL被施加到第一垫MAT1和第二垫MAT2。
当模式信号MS指示多垫模式的第二子模式时，使能第一垫选择信号MSS1和第二垫选择信号MSS2。开关控制器621响应于第一控制信号LTC1，在比第一时间间隔长的第二时间间隔期间使能第一开关控制信号SCS1以在第二时间间隔期间导通通行晶体管PT11-PT14，开关控制器631响应于第一控制信号LTC1，在第二时间间隔期间使能第二开关控制信号SCS2以在第二时间间隔期间导通通行晶体管PT21-PT24。例如，具有第一电平的字线电压VWL被施加到第一垫MAT1和第二垫MAT2。
在示例性实施例中，第一垫MAT1和第二垫MAT2中的每一个可以具有相关联的、用于将字线电压施加到字线的行解码器。因此，可以基于模式信号MS、控制信号CTL、第一控制信号LTC1和第二控制信号LTC2，分离地操作第一垫MAT1和第二垫MAT2中的每一个或者同时一起操作第一垫MAT1和第二垫MAT2。
字线电压VWL可以通过多个信号线S1被传送到多个字线WL以及至少一个串选择线SSL。
图10和11分别示出了根据示例性实施例的单垫模式和多垫模式下的字线电压或位线电压。
图10中，附图标记641表示单垫模式下的一个字线电压或一个位线电压，附图标记642表示多垫模式下的一个字线电压或一个位线电压。在附图标记643之后，多垫模式下字线电压或位线电压的电平高于单垫模式下字线电压或位线电压的电平。附图标记643可以指示对单垫模式和多垫模式而言相同的感测定时。
尽管未示出，但是多垫模式下字线电压或位线电压的电平可以低于单垫模式下字线电压或位线电压的电平。
图11中，附图标记651表示单垫模式下的一个字线电压或一个位线电压，附图标记652表示多垫模式下的一个字线电压或一个位线电压。多垫模式下字线电压或位线电压的施加时间间隔可以比单垫模式下字线电压或位线电压的施加时间间隔长。在这种情况下，施加的电压(字线电压或位线电压)在单垫模式和多垫模式下相同。附图标记653可以表示针对单垫模式的感测定时，附图标记654可以表示针对多垫模式的感测定时。附图标记653和654表示对单垫模式和多垫模式而言不同的感测定时。尽管未示出，多垫模式下字线电压或位线电压的施加时间间隔可以比单垫模式下字线电压或位线电压的施加时间间隔短。
虽然字线电压的电压电平可以与位线电压的电压电平不同，但是为方便说明，图10和图11中未示出字线电压和位线电压的电压电平之间的差异。
图12示出了根据示例性实施例的图3的非易失性存储器件。
图12中，存储单元阵列100的第一垫MAT1包括耦接到字线WL1和位线BL1的第一存储单元MC1，并且存储单元阵列100的第二垫MAT2包括耦接到字线WL1和位线BL2的第二存储单元MC2。第一存储单元MC1通过接收第一开关控制信号SCS1的通行晶体管PT1耦接到选择线S1，并且第二存储单元MC2通过接收第二开关控制信号SCS2的通行晶体管PT2耦接到选择线S1。
位线BL1耦接到页缓冲器PB1，位线BL2耦接到页缓冲器PB2，第二电平/定时控制器560产生第二控制信号LTC2并响应于第二控制信号LTC2来控制页缓冲器PB1和PB2。
在示例性实施例中，位线电压产生器(未示出)可以响应于第二控制信号LTC2产生可变的位线电压。例如，位线电压产生器(未示出)可以通过响应于第二控制信号LTC2，选择不同电压中一个，来产生所选择的位线电压。位线电压产生器(未示出)可以连接到页缓冲器PB1和PB2，并且可以将位线电压施加到页缓冲器PB1和PB2。页缓冲器PB1和PB2可以将位线电压施加到位线BL1和BL2。
在示例性实施例中，位线电压产生器(未示出)可以包括在每个页缓冲器PB1和PB2中，或者与页缓冲器PB1和PB2分开设置。
在示例性实施例中，响应于模式信号MS和第二控制信号LTC2，页缓冲器PB1和PB2中的每一个可以在多个不同时间间隔中的选定时间间隔期间向所选择的位线施加位线电压。
在示例性实施例中，第一垫MAT1和第二垫MAT2中的每一个可以具有相关联的、用于将位线电压施加到位线的页缓冲器。因此，可以基于模式信号MS和第二控制信号LTC2，分离地操作第一垫MAT1和第二垫MAT2中的每一个或者同时一起操作第一垫MAT1和第二垫MAT2。
图13是示出根据示例性实施例当对图3的非易失性存储器件执行读操作时，在图6的单垫模式和多垫模式下施加到第一垫和第二垫的字线电压和位线电压的时序图。
参考图3至图13，当对非易失性存储器件30执行读取操作时，在第一至第五间隔P11-P15期间将选择电压VSSSL施加到所选择的串选择线SEL_SSL，在第一间隔P11期间将第一预脉冲PREP1施加到未选择的串选择线UNSEL_SSL，在第二至第四间隔P12-P14期间以接地电压对未选择的串选择线UNSEL_SSL放电，并且在第五间隔P15期间将第一后脉冲PSTP1施加到未选择的串选择线UNSEL_SSL。
此外，在第一间隔P11期间，将第二预脉冲PREP2施加到所选择的字线SEL_WL，在第二至第四间隔P12-P14期间将读取电压VR施加到所选择的字线SEL_WL，并且在第五时间间隔P15期间将第二后脉冲PSTP2施加到所选择的字线SEL_WL。在第一至第五间隔P11-P15期间，将读取通行电压VRPASS施加到未选择的字线UNSEL_WL。
在第一间隔P11期间对位线BL进行建立，在第二间隔P12期间接收预充电电压VPCH对位线BL进行预充电，在第三间隔P13期间位线BL发展，在第三间隔P13和第四间隔P14期间以电压VCMP将位线BL钳位，并且在第五间隔P15期间以接地电压将位线BL放电。
图14示出了根据示例性实施例的单垫模式下的一个字线电压或一个位线电压在多垫模式下被过驱动。
图14中，附图标记660表示单垫模式下的一个字线电压或一个位线电压，附图标记670表示多垫模式下的一个字线电压或一个位线电压。在多垫模式下，电压电平被过驱动了量OD，然后降低到单垫模式的电压电平。过驱动电压电平可以意味着在单垫模式和多垫模式下的电压电平不同，并且除了读取操作，过驱动电压电平还可以适用于整个编程操作。
图15是示出根据示例性实施例当对图3的非易失性存储器件执行读取操作时，施加到图13和14的第一垫和第二垫的字线电压和位线电压的电平和施加时间间隔的设定值的表。
参考图15，在对非易失性存储器件30进行读取操作的情况下，注意到单垫模式下字线电压和位线电压的电平和施加时间间隔的设定值小于多垫模式下字线电压和位线电压的电平和施加时间间隔的设定值。
图15中的设定值可以作为命令集CMDSET存储在图7的第一电平/定时控制器550和第二电平/定时控制器560中。另外，图15中的设定值可以基于非易失性存储器件30中预定的信息来存储。第一电平/定时控制器550和第二电平/定时控制器560可以通过参考设定值来分别控制行解码器600和页缓冲器电路410，使得电压电平和施加时间间隔中的至少一个在单垫模式和多垫模式下是不同的。
例如，在特定时间段期间(例如，第一间隔P11)，施加到所选择的字线SEL_WL的第二预脉冲PREP2的电平在单垫模式下可以是5.3V，在多垫模式下可以是5.5V。再例如，具有特定电压(例如，5.3V)的第二预脉冲PREP2在单垫模式下可以被施加8us，在多垫模式下可以被施加8.2us。
尽管未示出，在示例性实施例中，单垫模式下的字线电压和位线电压的电平和施加时间间隔的设定值大于多垫模式下的字线电压和位线电压的电平和施加时间间隔的设定值。
图16是示出根据示例性实施例当对图3的非易失性存储器件执行编程操作时，在图6的单垫模式和多垫模式下施加到第一垫和第二垫的字线电压和位线电压的时序图。
参考图3至图12以及图16，当对非易失性存储器件30执行编程操作时，在第一间隔P21期间将字线建立电压VWSTP施加到所选择的字线SEL_WL，在第二间隔P22期间将编程通行电压VPPASS1和编程电压VPGM顺序地施加到所选择的字线SEL_WL，并且在第三间隔P23期间将编程验证电压VPV施加到所选择的字线SEL_WL以验证是否正确执行了编程操作。
在第一间隔P21期间将接地电压GND施加到未选择的字线UNSEL_WL以对未选择的字线UNSEL_WL进行放电，在第二间隔P22期间将编程通行电压VPPASS2施加到未选择的字线UNSEL_WL，并且在第三间隔P23期间将读取通行电压VRPASS施加到未选择的字线UNSEL_WL。
在第一间隔P21和第二间隔P22期间位线BL通过接收位线建立电压VBSTP来建立，在第三间隔P23期间通过接收预充电电压VPCH进行预充电，并且在第三间隔P23之后放电。
图17是示出根据示例性实施例当对图3的非易失性存储器件执行编程操作时，施加到图16的第一垫和第二垫的字线电压和位线电压的电平和施加时间间隔的设定值的表。
参考图17，在对非易失性存储器件30进行编程操作的情况下，注意到单垫模式下的字线电压和位线电压的电平和施加时间间隔的设定值小于多垫模式下的字线电压和位线电压的电平和施加时间间隔的设定值。
图17中的设定值可以作为命令集CMDSET存储在图7的第一电平/定时控制器550和第二电平/定时控制器560中。第一电平/定时控制器550和第二电平/定时控制器560可以通过参考设定值来分别控制行解码器600和页缓冲器电路410，使得电压电平和施加时间间隔中的至少一个在单垫模式和多垫模式下是不同的。
图15示出了在对非易失性存储器件30进行读取操作期间单垫模式和多垫模式下的字线电压和位线电压的电平和施加时间间隔的设定值，并且图17示出了在对非易失性存储器件30进行编程操作期间单垫模式和多垫模式下的字线电压和位线电压的电平和施加时间间隔的设定值。
尽管未示出，但是在擦除操作中施加到存储块的阱的擦除电压的电平和施加时间间隔以及擦除验证操作中的擦除验证电压的电平和施加时间间隔在单垫模式和多垫模式下可以不同。可以将擦除电压和擦除验证电压的设定值作为命令集CMDSET存储在第一电平/定时控制器550和第二电平/定时控制器560中。
对非易失性存储器件30的操作可以包括编程操作、读取操作和擦除操作中的一个。
图18是示出根据示例性实施例的存储系统的框图。
参考图18，存储系统(例如，非易失性存储系统)15可以包括存储控制器25和至少一个非易失性存储器件35。
图18的存储系统15不同于图1的存储系统。存储控制器25包括判定电路27，而图1中非易失性存储器件30包括判定电路520。
当存储控制器25包括判定电路27时，诸如图7的控制电路500等控制电路(其可以包括在非易失性存储器件35中)可以包括控制电路500中除判定电路520之外的部件。
判定电路27确定垫MAT1和垫MAT2中同时操作的垫的数量，并将命令CMD或控制信号CTRL发送给非易失性存储器件35，所述命令CMD或控制信号CTRL包括指示同时操作的垫的数量的模式信号。
例如，当判定电路27确定垫MAT1和MAT2的单垫模式或多垫模式时，在判定电路27向非易失性存储器件35发送指定单垫模式和多垫模式之一的命令序列之前，判定电路27可以向非易失性存储器35发送字线电压的电平和施加时间间隔以及施加到位线的位线电压的电平和施加时间间隔，作为命令集。
例如，当判定电路27确定垫MAT1和MAT2的单垫模式或多垫模式时，判定电路27可以与指定单垫模式和多垫模式之一的模式信号一起，向非易失性存储器35发送字线电压的电平和施加时间间隔以及位线电压的电平和施加时间间隔，作为命令集。设定值的命令集可以包括在发送给非易失性存储器件35的命令序列中。
图19是示出根据示例性实施例的非易失性存储器件的方法的流程图。
参考图1至19，在操作非易失性存储器件30的方法中，非易失性存储器件30从存储控制器20接收命令CMD和地址ADDR(S810)，其中所述非易失性存储器件30包括存储单元阵列，所述存储单元阵列包括对应于不同位线的多个垫。
响应于命令CMD，控制电路500的判定电路520将操作模式确定为单垫模式和多垫模式中的一个(S820)。
判定电路520向第一电平/定时控制器550和第二电平/定时控制器560提供指定单垫模式和多垫模式之一的模式信号MS，以控制行解码器600和页缓冲电路410，使得字线电压或位线电压的电平以及字线电压或位线电压的施加时间间隔在单垫模式和多垫模式下不同(S830)。
在根据示例性实施例的非易失性存储器件、存储系统和非易失性存储器件的方法中，施加到存储单元阵列的电压的电平或施加时间间隔在单垫模式和多垫模式下被差异化，并且可以增强在单垫模式和多垫模式二者下的性能。
图20是示出根据示例性实施例的固态盘或固态驱动器(SSD)的框图。
参考图20，SSD 1000包括多个非易失性存储器件1100和SSD控制器1200。
非易失性存储器件1100可以可选地被提供有外部高电压VPP。每个非易失性存储器件1100可以采用图3的非易失性存储器件30。每个非易失性存储器件1100可以将施加到存储单元阵列的字线和位线的电压的电平或施加时间间隔在单垫模式和多垫模式下差异化。
SSD控制器1200通过多个通道CH1至CHi连接到非易失性存储器件1100。SSD控制器1200包括一个或多个处理器1210、缓冲存储器1220、ECC块1230、主机接口1250和非易失性存储器接口1260。缓冲存储器1220存储用于驱动SSD控制器1200的数据。
缓冲存储器1220包括多个存储行，每个存储行存储数据或命令。
ECC块1230在写入操作时计算待编程的数据的纠错码值，并在读取操作时使用纠错码值来校正所读取数据的错误。
可以使用多种封装类型或封装配置来封装根据本发明构思的实施例的非易失性存储器件或存储设备。
本公开可以应用于包括非易失性存储器件的各种电子设备。例如，本公开可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字照相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等。
前述是对示例性实施例的说明，不应被解释为对其的限制。尽管描述了一些示例性实施例，然而本领域技术人员应容易理解，在不实质上脱离本公开的新颖教导和优点的前提下，可以对那些示例性实施例进行多种修改。因此，所有这种修改旨在被包括在如在权利要求中限定的本公开的范围内。因此，将理解到，上述是各个示例性实施例的说明，不是要解释成限制为所公开的具体示例性实施例，期望将对所公开的实施例以及其他示例性实施例的修改包含在所附的权利要求的范围内。

Claims (20)

1.一种非易失性存储器件，包括：
存储单元阵列，包括对应于不同位线的多个垫，所述多个垫中的每一个包括多个存储块，并且所述多个存储块中的每一个包括连接到多个字线和多个位线的多个单元串；
电压产生器，被配置为产生字线电压；
页缓冲器电路，通过位线耦接到存储单元阵列并且被配置为向位线提供位线电压；
行解码器，被配置为将字线电压传送到多个字线；以及
控制电路，被配置为基于来自所述非易失性存储器件外部的命令和地址，控制所述电压产生器、所述行解码器和所述页缓冲器电路，
其中，所述控制电路被配置为基于确定所述多个垫中的仅一个垫操作或者至少两个垫同时操作，选择不同电压，以将所选择的不同电压施加到所述字线中的至少一个或所述位线中的至少一个，
其中，所述多个垫包括第一垫和第二垫，以及
其中，每个单元串包括串联耦接的至少一个接地选择晶体管、多个存储单元和至少一个串选择晶体管，
其中，所述控制电路被配置为控制所述行解码器和所述页缓冲器电路，使得单垫模式下字线电压的电平或施加到位线的位线电压的电平与多垫模式下字线电压的电平或位线电压的电平不同，以及
其中，在单垫模式下对所述第一垫和所述第二垫中的一个执行所述非易失性存储器件的操作，并且在多垫模式下对所述第一垫和所述第二垫同时执行所述非易失性存储器件的操作。
2.根据权利要求1所述的非易失性存储器件，其中，所述控制电路被配置为控制所述行解码器，使得单垫模式下字线电压的电平小于多垫模式下字线电压的电平。
3.根据权利要求1所述的非易失性存储器件，其中，所述控制电路被配置为控制所述行解码器，使得单垫模式下字线电压的电平大于多垫模式下字线电压的电平。
4.根据权利要求1所述的非易失性存储器件，其中，所述控制电路被配置为控制所述页缓冲器电路，使得单垫模式下位线电压的电平大于多垫模式下位线电压的电平。
5.根据权利要求1所述的非易失性存储器件，其中，所述控制电路被配置为控制所述页缓冲器电路，使得单垫模式下位线电压的电平小于多垫模式下位线电压的电平。
6.根据权利要求1所述的非易失性存储器件，其中，所述控制电路包括：
判定电路，被配置为响应于所述命令，产生指定单垫模式和多垫模式之一的模式信号，其中，在单垫模式下对所述第一垫和所述第二垫中的一个执行所述非易失性存储器件的操作，并且在多垫模式下对所述第一垫和所述第二垫同时执行所述非易失性存储器件的操作；
第一电平/定时控制器，被配置为响应于模式信号，根据单垫模式或多垫模式，产生用于控制所述行解码器的第一控制信号；以及
第二电平/定时控制器，被配置为响应于模式信号，根据单垫模式或多垫模式，产生用于控制所述页缓冲器电路的第二控制信号。
7.根据权利要求6所述的非易失性存储器件，其中，所述第一电平/定时控制器被配置为存储与单垫模式和多垫模式中每一个模式下对存储单元阵列进行编程操作、读取操作和擦除操作中的每一个的字线电压的电平和字线电压的施加时间间隔有关的设定信息，作为第一命令集；以及
所述第二电平/定时控制器被配置为存储与单垫模式和多垫模式中每一个模式下对存储单元阵列进行编程操作、读取操作和擦除操作中的每一个而施加到位线的位线电压的电平和位线电压的施加时间间隔有关的设定信息，作为第二命令集。
8.根据权利要求6所述的非易失性存储器件，其中，所述行解码器包括：
解码器，被配置为响应于所述地址和所述模式信号，产生用于选择第一垫的第一垫选择信号和用于选择第二垫的第二垫选择信号；
耦接到第一垫和多个选择线的第一开关电路，所述多个选择线耦接到电压产生器；以及
耦接到第二垫和所述多个选择线的第二开关电路。
9.根据权利要求8所述的非易失性存储器件，其中，所述第一开关电路包括：
多个通行晶体管，通过至少一个串选择线、多个字线和至少一个接地选择线耦接到第一垫；以及
开关控制器，被配置为响应于第一垫选择信号和第一控制信号，产生开关控制信号以控制所述通行晶体管的导通和截止。
10.根据权利要求1所述的非易失性存储器件，其中，每个存储块包括垂直于衬底设置的多个单元串，以及
每个单元串包括沿垂直于衬底的方向堆叠的至少一个接地选择晶体管、多个存储单元和至少一个串选择晶体管。
11.一种非易失性存储器件，包括：
存储单元阵列，包括对应于不同位线的多个垫，所述多个垫中的每一个包括多个存储块，并且所述多个存储块中的每一个包括连接到多个字线和多个位线的多个单元串；
电压产生器，被配置为产生字线电压；
页缓冲器电路，通过位线耦接到存储单元阵列并且被配置为向位线提供位线电压；
行解码器，被配置为将字线电压传送到多个字线；以及
控制电路，被配置为基于来自所述非易失性存储器件外部的命令和地址，控制所述电压产生器、所述行解码器和所述页缓冲器电路，
其中，所述控制电路被配置为在多个不同时间间隔中选择的时间间隔期间，向所述字线中的至少一个或所述位线中的至少一个施加电压，所选择的时间间隔是基于确定所述多个垫中的仅一个垫操作或至少两个垫同时操作而选择的，
其中，所述多个垫包括第一垫和第二垫，
其中，每个单元串包括串联耦接的至少一个接地选择晶体管、多个存储单元和至少一个串选择晶体管，
其中，所述控制电路被配置为控制所述行解码器和所述页缓冲器电路，使得第一时间间隔不同于第二时间间隔，在所述第一时间间隔期间，在单垫模式下施加字线电压或施加到位线的位线电压，在所述第二时间间隔期间，在多垫模式下施加字线电压或位线电压，以及
其中，在单垫模式下对所述第一垫和所述第二垫中的一个执行所述非易失性存储器件的操作，并且在多垫模式下对所述第一垫和所述第二垫同时执行所述非易失性存储器件的操作。
12.根据权利要求11所述的非易失性存储器件，其中，所述控制电路被配置为控制所述行解码器和所述页缓冲器电路，使得单垫模式下的第一时间间隔短于多垫模式下的第二时间间隔。
13.根据权利要求11所述的非易失性存储器件，其中，所述控制电路被配置为控制所述行解码器和所述页缓冲器电路，使得单垫模式下的第一时间间隔长于多垫模式下的第二时间间隔。
14.一种存储系统，包括：
至少一个非易失性存储器件；以及
存储控制器，被配置为控制所述至少一个非易失性存储器件，其中所述至少一个非易失性存储器件包括：
存储单元阵列，包括对应于不同位线的多个垫，所述多个垫中的每一个包括多个存储块，并且所述多个存储块中的每一个包括连接到多个字线和多个位线的多个单元串；
电压产生器，被配置为产生字线电压；
页缓冲器电路，通过位线耦接到存储单元阵列并且被配置为向位线提供位线电压；
行解码器，被配置为将字线电压传送到多个字线；以及
控制电路，被配置为基于来自所述存储控制器的命令和地址，控制所述电压产生器、所述行解码器和所述页缓冲器电路，
其中，所述控制电路被配置为向所述字线中的至少一个或所述位线中的至少一个施加不同的电压，或者被配置为控制时间间隔，在所述时间间隔期间，基于确定所述多个垫中的仅一个垫操作或至少两个垫同时操作，施加向字线中的至少一个或位线中的至少一个施加的电压，以及
其中，所述存储控制器包括被配置为确定是否所述多个垫中的仅一个垫操作或至少两个垫同时操作的判定电路，
其中，所述多个垫包括至少第一垫和第二垫，
其中，所述判定电路被配置为在判定电路向非易失性存储器件发送指定单垫模式和多垫模式之一的命令序列之前，向非易失性存储器发送字线电压的电平和施加时间间隔或者施加到位线的位线电压的电平和施加时间间隔，作为命令集，以及
其中，在单垫模式下对所述第一垫和所述第二垫中的一个执行所述非易失性存储器件的操作，并且在多垫模式下对所述第一垫和所述第二垫同时执行所述非易失性存储器件的操作。
15.根据权利要求14所述的存储系统，其中，所述控制电路被配置为控制所述电压产生器、所述行解码器和所述页缓冲器电路，使得对所述多个垫中的至少一些执行非易失性存储器件的操作。
16.一种非易失性存储器件，包括：
包括多个平面的存储单元阵列，所述平面中的第一平面和第二平面中的每一个包括多个存储块，每个存储块包括多个单元串，第一平面的单元串的第一单元串连接到第一位线和多个第一字线，并且第二平面的单元串的第二单元串连接到第二位线和多个第二字线；
电压产生器，连接到所述多个第一字线和所述多个第二字线并且被配置为向所述多个第一字线和所述多个第二字线施加字线电压；以及
控制电路，被配置为基于第一平面和第二平面是否同时操作，控制施加到至少一个字线的至少一个字线电压，
其中所述控制电路被配置为如下控制字线电压：
当第一平面和第二平面中只有一个平面在操作时，在第一特定时间段上向多个第一字线和多个第二字线中的至少一个字线施加第一电压，并且当第一平面和第二平面两者同时操作时，在第一特定时间段上向所述至少一个字线施加不同于所述第一电压的第二电压，
或者，当第一和第二平面中的只有一个平面在操作时，在第一时间段上向多个第一字线和多个第二字线中的至少一个字线施加第一电压，并且当第一平面和第二平面两者同时操作时，在不同于第一时间段的第二时间段上向所述至少一个字线施加所述第一电压。
17.根据权利要求16所述的非易失性存储器件，还包括：
第一页缓冲器和第二页缓冲器，分别连接到第一位线和第二位线，并且每个页缓冲器被配置为向第一位线和第二位线中的每一个施加位线电压，
其中，所述控制电路被配置为基于第一平面和第二平面是否同时操作，控制所述位线电压，以及
其中所述控制电路被配置为如下控制所述位线电压：
当第一平面和第二平面中只有一个平面在操作时，在第二特定时间段上向第一位线和第二位线中的至少一个位线施加第三电压，并且当第一平面和第二平面两者同时操作时，在第二特定时间段上向所述至少一个字线施加不同于所述第三电压的第四电压，
或者，当第一和第二平面中的只有一个平面在操作时，在第三时间段上向第一位线和第二位线中的至少一个位线施加第三电压，并且当第一平面和第二平面两者同时操作时，在不同于第三时间段的第四时间段上向所述至少一个位线施加所述第三电压。
18.根据权利要求16所述的非易失性存储器件，其中，第一单元串和第二单元串分别连接到第一串选择线和第二串选择线，
其中所述电压产生器连接到第一串选择线和第二串选择线，并且被配置为向第一串选择线和第二串选择线中的每一个施加串选择电压，以及
其中所述控制电路被配置为如下控制所述串选择电压：
当第一平面和第二平面中只有一个平面在操作时，在第二特定时间段上向第一串选择线和第二串选择线中的至少一个串选择线施加第三电压，并且当第一平面和第二平面两者同时操作时，在第二特定时间段上向所述至少一个串选择线施加不同于所述第三电压的第四电压，
或者，当第一平面和第二平面中只有一个平面在操作时，在第三时间段上向第一串选择线和第二串选择线中的至少一个串选择线施加第三电压，并且当第一平面和第二平面两者同时操作时，在不同于第三时间段的第四时间段上向所述至少一个串选择线施加所述第三电压。
19.根据权利要求16所述的非易失性存储器件，其中，所述第二电压的电平大于所述第一电压的电平，或者
所述第二时间段长于所述第一时间段。
20.根据权利要求16所述的非易失性存储器件，其中，所述第一电压的电平大于所述第二电压的电平，或者
所述第一时间段长于所述第二时间段。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111149166B (zh) * 2017-07-30 2024-01-09 纽罗布拉德有限公司 基于存储器的分布式处理器架构
JP6814107B2 (ja) * 2017-08-02 2021-01-13 ルネサスエレクトロニクス株式会社 半導体記憶装置、及び半導体記憶装置の制御方法
KR20190102596A (ko) * 2018-02-26 2019-09-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102532563B1 (ko) * 2018-03-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작방법
KR20200032466A (ko) * 2018-09-18 2020-03-26 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치에 저장된 데이터를 무효화하는 동작 방법
KR102619667B1 (ko) * 2018-09-21 2023-12-29 삼성전자주식회사 저항성 메모리 장치
KR102617801B1 (ko) * 2018-10-24 2023-12-27 에스케이하이닉스 주식회사 메모리 장치 및 그의 리드 동작 방법
KR102668014B1 (ko) * 2018-10-25 2024-05-22 삼성전자주식회사 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치
KR102659570B1 (ko) * 2018-10-29 2024-04-24 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법
KR102450578B1 (ko) * 2018-11-12 2022-10-11 삼성전자주식회사 비휘발성 메모리 장치의 채널 초기화 장치 및 방법
KR102707679B1 (ko) * 2019-02-13 2024-09-19 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
DE102020105628A1 (de) 2019-03-11 2020-09-17 Samsung Electronics Co., Ltd. Verfahren zur Durchführung interner Verarbeitungsvorgänge mit vordefinierter Protokollschnittstelle einer Speichervorrichtung
CN111679785A (zh) 2019-03-11 2020-09-18 三星电子株式会社 用于处理操作的存储器装置及其操作方法、数据处理系统
US10847207B2 (en) 2019-04-08 2020-11-24 Micron Technology, Inc. Apparatuses and methods for controlling driving signals in semiconductor devices
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10937476B2 (en) 2019-06-24 2021-03-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854272B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854273B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word drivers
US10867684B1 (en) * 2019-08-29 2020-12-15 Micron Technology, Inc. Driving access lines to target voltage levels
US10854274B1 (en) * 2019-09-26 2020-12-01 Micron Technology, Inc. Apparatuses and methods for dynamic timing of row pull down operations
CN113555053B (zh) * 2019-10-22 2022-09-13 长江存储科技有限责任公司 非易失性存储器件和控制方法
KR20210123528A (ko) * 2020-04-03 2021-10-14 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 저장장치 및 그 동작 방법
US11205470B2 (en) 2020-04-20 2021-12-21 Micron Technology, Inc. Apparatuses and methods for providing main word line signal with dynamic well
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
WO2022252135A1 (en) * 2021-06-02 2022-12-08 Yangtze Memory Technologies Co., Ltd. Memory device and program operation thereof
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101506896A (zh) * 2006-07-31 2009-08-12 桑迪士克3D公司 用于并入有用于存储器阵列区块选择的两个数据总线的存储器阵列的方法和设备
CN102449701A (zh) * 2009-04-08 2012-05-09 桑迪士克3D有限责任公司 具有垂直位线的可重编程非易失性存储器元件的三维阵列
CN103177764A (zh) * 2011-12-22 2013-06-26 爱思开海力士有限公司 半导体存储器件及其操作方法

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039006A (ko) * 1995-04-26 1996-11-21 김광호 디램버스에 접속가능한 불휘발성 반도체 메모리장치
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
US6175522B1 (en) 1999-09-30 2001-01-16 Advanced Micro Devices, Inc. Read operation scheme for a high-density, low voltage, and superior reliability nand flash memory device
US6614685B2 (en) 2001-08-09 2003-09-02 Multi Level Memory Technology Flash memory array partitioning architectures
JP2005018362A (ja) * 2003-06-25 2005-01-20 Renesas Technology Corp 半導体メモリ
US7631138B2 (en) 2003-12-30 2009-12-08 Sandisk Corporation Adaptive mode switching of flash memory address mapping based on host usage characteristics
JP2006127460A (ja) * 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7310258B2 (en) * 2005-03-31 2007-12-18 Hynix Semiconductor Inc. Memory chip architecture with high speed operation
KR100660553B1 (ko) * 2005-10-18 2006-12-22 삼성전자주식회사 데이터 버스트 주파수를 증가시킬 수 있는 원낸드 플래시메모리 장치
US7570523B2 (en) 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
KR100764750B1 (ko) * 2006-10-16 2007-10-08 삼성전자주식회사 유연한 어드레스 맵핑 스킴을 갖는 플래시 메모리 장치
US7675783B2 (en) * 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
KR101091844B1 (ko) * 2007-05-17 2011-12-12 삼성전자주식회사 고속으로 배드 블록을 검색하는 플래시 메모리 시스템 및그것의 배드 블록 관리 방법
KR100837282B1 (ko) * 2007-06-14 2008-06-12 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템,그것의 프로그램 방법 및 읽기 방법
US7633789B2 (en) * 2007-12-04 2009-12-15 Unity Semiconductor Corporation Planar third dimensional memory with multi-port access
US7940558B2 (en) * 2007-12-21 2011-05-10 Qimonda Ag Integrated circuit comprising a thyristor and method of controlling a memory cell comprising a thyristor
KR101448169B1 (ko) * 2008-01-02 2014-10-13 삼성전자주식회사 멀티-플레인 구조의 3차원 메모리 장치
US7813212B2 (en) * 2008-01-17 2010-10-12 Mosaid Technologies Incorporated Nonvolatile memory having non-power of two memory capacity
US8068365B2 (en) * 2008-02-04 2011-11-29 Mosaid Technologies Incorporated Non-volatile memory device having configurable page size
JP5268481B2 (ja) * 2008-07-31 2013-08-21 株式会社東芝 不揮発性半導体記憶装置
TWI373769B (en) * 2008-08-15 2012-10-01 Phison Electronics Corp Block management method for flash memory and storage system and controller using the same
JP5127661B2 (ja) * 2008-10-10 2013-01-23 株式会社東芝 半導体記憶装置
JP5282607B2 (ja) * 2009-02-26 2013-09-04 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
US8351236B2 (en) 2009-04-08 2013-01-08 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a single-sided word line architecture
JP5666108B2 (ja) * 2009-07-30 2015-02-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びこれを備えるシステム
US20110141802A1 (en) * 2009-12-15 2011-06-16 Grandis, Inc. Method and system for providing a high density memory cell for spin transfer torque random access memory
KR20110099883A (ko) * 2010-03-03 2011-09-09 삼성전자주식회사 홀수의 매트들을 갖는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 배속 동작 방법
KR101633048B1 (ko) * 2010-02-25 2016-06-24 삼성전자주식회사 메모리 시스템 및 그것의 데이터 처리 방법
US20110280092A1 (en) * 2010-05-11 2011-11-17 Qualcomm Incorporated Multi-Bank Read/Write To Reduce Test-Time In Memories
KR101205628B1 (ko) * 2010-08-04 2012-11-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 독출 방법
KR101742790B1 (ko) * 2010-11-16 2017-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
JP5606883B2 (ja) * 2010-11-22 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2012119038A (ja) * 2010-12-02 2012-06-21 Toshiba Corp 不揮発性半導体メモリ及び記憶装置
KR101703106B1 (ko) * 2011-01-04 2017-02-06 삼성전자주식회사 부분-이레이즈 동작을 수행할 수 있는 비휘발성 메모리 장치와 상기 비휘발성 메모리 장치를 포함하는 장치들
TWI497496B (zh) * 2011-01-19 2015-08-21 Macronix Int Co Ltd 三維記憶體陣列架構
US8456914B2 (en) 2011-03-07 2013-06-04 Elpida Memory, Inc. Memory device with multiple planes
US8559231B2 (en) * 2011-03-08 2013-10-15 Micron Technology, Inc. Sense operation in a stacked memory array device
KR101751506B1 (ko) * 2011-03-28 2017-06-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 배드 영역 관리 방법
JP2012203977A (ja) * 2011-03-28 2012-10-22 Elpida Memory Inc 半導体装置及びその制御方法並びにその情報処理システム
KR101792870B1 (ko) 2011-06-21 2017-11-02 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101903095B1 (ko) * 2011-11-21 2018-10-02 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법
US8848424B2 (en) * 2011-11-22 2014-09-30 Panasonic Corporation Variable resistance nonvolatile memory device, and accessing method for variable resistance nonvolatile memory device
JP5988574B2 (ja) * 2011-12-22 2016-09-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US8737132B2 (en) 2012-01-06 2014-05-27 Sandisk Technologies Inc. Charge cycling by equalizing the source and bit line levels between pulses during no-verify write operations for NAND flash memory
US8953395B2 (en) 2012-02-23 2015-02-10 Apple Inc. Memory with variable strength sense amplifier
US9177671B2 (en) 2012-02-23 2015-11-03 Apple Inc. Memory with bit line capacitive loading
JP2013175256A (ja) * 2012-02-27 2013-09-05 Elpida Memory Inc 半導体記憶装置
US8730722B2 (en) * 2012-03-02 2014-05-20 Sandisk Technologies Inc. Saving of data in cases of word-line to word-line short in memory arrays
JP5602175B2 (ja) * 2012-03-26 2014-10-08 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
US9053787B2 (en) 2012-03-29 2015-06-09 Panasonic Intellectual Property Management Co., Ltd. Crosspoint nonvolatile memory device and method of driving the same
JP2013239222A (ja) * 2012-05-15 2013-11-28 Ps4 Luxco S A R L 半導体装置
KR20130139066A (ko) * 2012-06-12 2013-12-20 삼성전자주식회사 소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치
KR20140013383A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US20140050010A1 (en) * 2012-08-15 2014-02-20 Kabushiki Kaisha Toshiba Semiconductor memory device and file memory system
US9117503B2 (en) * 2012-08-29 2015-08-25 Micron Technology, Inc. Memory array plane select and methods
US8902670B2 (en) 2012-08-31 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102025088B1 (ko) * 2012-09-03 2019-09-25 삼성전자 주식회사 메모리 컨트롤러 및 상기 메모리 컨트롤러를 포함하는 전자장치
KR20140042459A (ko) * 2012-09-28 2014-04-07 삼성전자주식회사 멀티플 웰 바이어스 메모리 장치
KR20140075949A (ko) * 2012-12-11 2014-06-20 삼성전자주식회사 불휘발성 메모리 장치 및 메모리 시스템
US9224474B2 (en) 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
KR102090589B1 (ko) * 2013-01-14 2020-03-18 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법 및 비휘발성 메모리 장치의 테스트 방법
CN103928054B (zh) * 2013-01-15 2017-08-15 旺宏电子股份有限公司 一种包含叠层式存储器结构的存储器及其操作方法
JP2015028996A (ja) * 2013-07-30 2015-02-12 株式会社東芝 半導体装置の製造方法
SG11201507090PA (en) 2013-08-19 2015-10-29 Toshiba Kk Memory system
WO2015025391A1 (ja) * 2013-08-22 2015-02-26 ルネサスエレクトロニクス株式会社 ツインセルの記憶データをマスクして出力する半導体装置
US9251918B2 (en) * 2013-09-04 2016-02-02 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102137934B1 (ko) 2013-10-02 2020-07-28 삼성전자 주식회사 메모리 컨트롤러 구동방법 및 메모리 컨트롤러를 포함하는 메모리 시스템
KR20150054225A (ko) * 2013-11-11 2015-05-20 삼성전자주식회사 로직 임베디드 불휘발성 메모리 장치
US10020045B2 (en) * 2013-11-26 2018-07-10 Micron Technology, Inc. Partial access mode for dynamic random access memory
US9368197B2 (en) * 2014-01-29 2016-06-14 Kabushiki Kaisha Toshiba Memory system
US9305664B2 (en) * 2014-03-26 2016-04-05 Texas Instruments Incorporated Memory repair categorization tracking
KR102293169B1 (ko) * 2014-06-25 2021-08-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR102219293B1 (ko) * 2014-07-28 2021-02-23 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
US9281067B1 (en) * 2014-08-11 2016-03-08 Samsung Electronics Co., Ltd. Semiconductor test system and operation method of the same
US9691452B2 (en) * 2014-08-15 2017-06-27 Micron Technology, Inc. Apparatuses and methods for concurrently accessing different memory planes of a memory
US9542118B1 (en) * 2014-09-09 2017-01-10 Radian Memory Systems, Inc. Expositive flash memory control
US9312019B1 (en) * 2014-09-29 2016-04-12 Kabushiki Kaisha Toshiba Memory device and method for operating the same
JP2016072534A (ja) * 2014-09-30 2016-05-09 株式会社東芝 記憶装置
US9245639B1 (en) 2014-10-13 2016-01-26 Windbound Electronics Corporation NAND flash memory array architecture having low read latency and low program disturb
US9934872B2 (en) 2014-10-30 2018-04-03 Sandisk Technologies Llc Erase stress and delta erase loop count methods for various fail modes in non-volatile memory
KR20160069705A (ko) * 2014-12-09 2016-06-17 에스케이하이닉스 주식회사 반도체 장치
KR102261817B1 (ko) * 2014-12-15 2021-06-07 삼성전자주식회사 다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법
US20160180953A1 (en) * 2014-12-22 2016-06-23 Sandisk Technologies Inc. Predicting memory data loss based on temperature accelerated stress time
US20160179399A1 (en) * 2014-12-23 2016-06-23 Sandisk Technologies Inc. System and Method for Selecting Blocks for Garbage Collection Based on Block Health
US9236128B1 (en) 2015-02-02 2016-01-12 Sandisk Technologies Inc. Voltage kick to non-selected word line during programming
KR20160097006A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 프로그램 방법
US9236139B1 (en) 2015-02-11 2016-01-12 Sandisk Technologies Inc. Reduced current program verify in non-volatile memory
US9524980B2 (en) * 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9595327B2 (en) * 2015-03-06 2017-03-14 Kabushiki Kaisha Toshiba Variable resistance memory device and verify method thereof
US9390808B1 (en) 2015-09-11 2016-07-12 Kabushiki Kaisha Toshiba Semiconductor memory device
US9678684B2 (en) * 2015-10-07 2017-06-13 Sandisk Technologies Llc Systems and methods for performing an adaptive sustain write in a memory system
FR3048115B1 (fr) 2016-02-18 2018-07-13 Stmicroelectronics (Rousset) Sas Dispositif et procede de gestion du claquage de transistors d'acces de memoire eeprom.
US10748602B2 (en) 2016-03-23 2020-08-18 Intel Corporation Nonvolatile SRAM
KR102656190B1 (ko) 2016-11-24 2024-04-11 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 액세스 방법
US10115440B2 (en) 2017-01-10 2018-10-30 Sandisk Technologies Llc Word line contact regions for three-dimensional non-volatile memory
US20180261620A1 (en) 2017-03-09 2018-09-13 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US10163982B2 (en) 2017-03-30 2018-12-25 Intel Corporation Multi-deck memory device with inverted deck
US10409319B2 (en) * 2017-04-17 2019-09-10 Intel Corporation System, apparatus and method for providing a local clock signal for a memory array
US10261977B2 (en) * 2017-05-04 2019-04-16 University Of Rochester Resistive memory accelerator
US10297330B2 (en) 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
US10157653B1 (en) 2017-06-19 2018-12-18 Sandisk Technologies Llc Vertical selector for three-dimensional memory with planar memory cells
US10319435B2 (en) * 2017-08-30 2019-06-11 Taiwan Semiconductor Manufacturing Company Limited Write assist for a memory device and methods of forming the same
US10482981B2 (en) 2018-02-20 2019-11-19 Sandisk Technologies Llc Preventing refresh of voltages of dummy memory cells to reduce threshold voltage downshift for select gate transistors
US10504563B1 (en) * 2018-06-06 2019-12-10 Micron Technology, Inc. Methods and apparatuses of driver circuits without voltage level shifters
US10937832B2 (en) 2018-06-21 2021-03-02 Macronix International Co., Ltd. 3D memory with confined cell
US10803922B2 (en) * 2018-09-28 2020-10-13 Micron Technology, Inc. Apparatuses and methods for internal voltage generating circuits
US10748603B2 (en) * 2018-09-28 2020-08-18 Intel Corporation In-memory multiply and accumulate with global charge-sharing
US10861513B2 (en) * 2018-10-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with selective precharging

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101506896A (zh) * 2006-07-31 2009-08-12 桑迪士克3D公司 用于并入有用于存储器阵列区块选择的两个数据总线的存储器阵列的方法和设备
CN102449701A (zh) * 2009-04-08 2012-05-09 桑迪士克3D有限责任公司 具有垂直位线的可重编程非易失性存储器元件的三维阵列
CN103177764A (zh) * 2011-12-22 2013-06-26 爱思开海力士有限公司 半导体存储器件及其操作方法

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