CN103928054B - 一种包含叠层式存储器结构的存储器及其操作方法 - Google Patents

Abstract

本发明公开了一种包含叠层式存储器结构的存储器及其操作方法，该包含叠层式存储器结构的存储器包含响应一编程指令而在一特定多位地址处在一多存储单元叠层中的多个目标存储单元中编程数据的控制器电路；所述电路受配置以将在所述多存储单元叠层中的一多存储单元指定使用到多个多存储单元集合，且以反复地执行按顺序选择所述多个集合的每一个的一集合规画操作；每一反复包含施加多个禁止电压到在所述多个集合的其余集合中多个存储单元的全部；而且，每一多层集合包含一或两个的多个子集，且有从其余集合的至少两层与在一集合中所述多个子集的每个分离。

Description

一种包含叠层式存储器结构的存储器及其操作方法

技术领域

本发明有关于高密度存储器装置，尤其是一种包含叠层式存储器结构的存储器及其操作方法，用于降低在叠层式存储器结构中编程干扰。

背景技术

由于在集成电路中装置的临界尺寸缩小，设计者已正寻找用于叠层多个多存储单元平面的技术以达成较大的储存容量、且以达成每位较低的成本。例如，薄膜晶体管技术在两参考文献中是应用到电荷设陷存储器技术。所述两参考文献是Lai，et al.，“A Multi-Layer Stackable Thin-Film Transistor (TFT)NAND-Type Flash Memory”，IEEE Int′lElectron Devices Meeting，11-13Dec.2006、以及Jung et al.，“Three DimensionallyStacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layerson ILD and TANOS Structure for Beyond30nm Node”，IEEE Int′l Electron DevicesMeeting，11-13Dec.2006。

而且，交叉点阵列技术在一参考文献中已是应用于反保险丝存储器。所述参考文献是Johnson et al.，“512-Mb PROM With a Three-Dimensional Array of Diode／Anti-fuse Memory Cells”，IEEE J.of Solid-State Circuits，vol.38，no.11，Nov.2003。在叙述于Johnson等人的参考文献的设计中，提供了多个多字线与多位线的层，而在多个交叉点处具有多个存储器元件。

在一电荷设陷存储器技术中提供垂直与非门式(NAND)存储单元的另一结构是叙述在一参考文献中。所述参考文献是Tanaka et al.，“Bit Cost Scalable Technologywith Punch and Plug Process for Ultra High Density Flash Memory”,2007Symposium on VLSI Technology Digest of Technical Papers；12-14June2007，pages：14-15。叙述于Tanaka等人的参考文献的结构包含一多栅极场效应晶体管结构，所述多重栅极场效应晶体管结构具有像一NAND栅极而运作的一垂直通道，并且使用硅氧化物氮化物氧化物硅(SONOS)电荷设陷存储器技术以在每一栅极／垂直通道接口处建立一储存场所。

三维存储器结构是非常密集的，但所形成的密度能够导致具有数据保持的问题。例如，用于一所选存储单元的一编程操作能够干扰储存在其余存储单元中的数据。因此，想望的是提供用于编程具有所改良数据保持的三维存储器的技术。

发明内容

有鉴于此，本发明提供了一种包含叠层式存储器结构的存储器及其操作方法，以能够减轻多个编程干扰条件，且藉此改善多个存储器装置的耐久性。当一存储器装置接收一编程指令以将数据编程到一特定多位地址时，一编程操作被发起，所述特定多位地址是映像到在所述叠层式存储器结构的多个层中的一多存储单元集合。所述多存储单元集合(所述多位地址所映像到的)为了编程入在一第一多层集合中的那些存储单元和在一第二多层集合中的那些存储单元而被组织。所述多个层被组织以便于在所述第一集合中没有两层由在所述第二集合中的仅仅一层所分离。因此，例如，在所述第一集合中的所述多个层能够由在所述第二集合中的两或更多个层所分离，或者能够仅仅是在所述第一集合中的多个邻近层(亦即，不是由在所述第二集合中的一层所分离)。而且，所述多个层被指定以便于所述第一集合包含一或多个层的多个子集，其中所述多个子集的每个由至少两层而是与所述第一集合的其余子集分离。

根据这技术，响应在一特定多位地址处储存数据的一编程指令，被限制到在所述多个层中的一第一多层多子集集合中的多个存储单元的一编程操作被执行，其中在所述第一集合中的所述多个多层子集是由至少两层而与所述第一集合的其余子集分离，且然后，如果必要，完成用于所述多位地址的剩余存储单元的编程。如所述第一编程操作的结果，用于所述对应多位地址的在所述第一子集中所述多个存储单元的一或多个被编程。

根据这技术，能够被应用的一第二编程操作包含：施加一编程电压到在所述第二集合中所述多个对应存储单元的一个或多个，且施加一禁止电压到在所述第一集合中的所述多个存储单元。

在一可替代方面，对应于所述多位地址的一多存储单元集合能够包含不需要被改变的一些存储单元和确实需要被改变到一所编程状态的一些存储单元，且能够基于要被编程的所述数据和基于所述多个对应存储单元的哪些已经被编程而被识别。当可能，所述第一多层集合能够为了每一编程指令而被选择，以致于所述第一编程操作能够在一些例子中完成所述多个编程操作，以致于所述第二编程操作不被需要。在这情况中，而且当所述第一和所述第二集合也是静态地配置时，仅仅如果在所述第二集合中至少一存储单元的所述状态需要被改变到一所编程状态，则所述第二编程操作能够被应用。

在另一方面，于此所叙述的所述技术提供包含多个叠层式存储单元的一存储器装置，所述存储器装置受配置以将在所述多存储单元叠层中的一多存储单元指定使用到多个多存储单元集合、且以反复地执行按顺序选择所述多个集合的每一个的一群组编程操作。在每一反复中，所述群组编程操作包含施加多个编程电压到在所述多个集合的一所选择集合中的多个目标存储单元、施加多个禁止电压到在所述多个集合的所述所选择集合中的剩余存储单元、且施加多个禁止电压到在所述多个集合的其余集合中所述多个存储单元的全部。

本发明的其余方面和优点得通过下列图式、实施方式和权利要求范围的检视，以得更深入的了解：

附图说明

图1是一个三维与非门式(NAND)闪存阵列结构的透视示意图。

图2是图1的三维NAND闪存阵列结构的一布局视图，其显示一编程偏压安排的一范例。

图3A到图3C显示由三个位线所形成的一叠层式存储器结构以及在一编程操作的期间在所述多个位线上能够存在的各式各样的电压电平。

图3D是在图3A到图3C中所显示的多个电压电平的一图表。

图4显示在一编程技术的期间在一叠层式存储器结构中在所述多个位线上的多个电压。

图5是在一可替代的编程技术中由一控制器所执行的多个步骤的一流程图。

图6显示在所述叠层式存储器结构中的一范例的多存储单元机构。

图7和图8显示具有图6的所述机构的所述叠层式存储器结构，所述机构在执行的期间在多个位线中具有多个电压电平，所述执行是如图5所示所述编程技术的对应第一和第二编程操作的执行。

图9是在另一可替代的编程技术中由一述控制器所执行的多个步骤的一流程图。

图10A到图10C显示由两位线所形成的一叠层式存储器结构以及在一编程操作的期间在所述多个位线上能够存在的各式各样的电压电平。

图11是所述多个存储单元的所述阈值电压(Vt)的一图表，所述多个存储单元是用所述结构而形成且按照通过增量步阶脉冲编程(ISPP)所施加到所述字线的所述电压的一递增电压电平的一函数而被施加图10A的多个电压。

图12显示在编程的期间在所述叠层式存储器结构中的另一范例的多存储单元机构。

图13仍然是在另一可替代的编程技术中由一控制器所执行的多个步骤的一流程图。

图14是以本发明的多个实施例为根据的具有一叠层式存储器结构的一集成电路存储器的一方块图，所述集成电路存储器采用多个存储单元和偏压电路，所述叠层式存储器结构具有如叙述于此的所修改编程逻辑。

【符号说明】

102、103、104、105、112、113、114、115：半导体条

102B、103B、104B、105B、112A、113A、114A、115A：阶梯接垫

109、119：串选择线栅极结构

125-1WL、125-N WL、WL：字线

126GSL、127GSL、GSL：栅极(或接地)选择线

128：源极线

300、400、600、700、720、902：叠层式存储器结构

302、304、306、402、404、406、408、410、412、414、416、602、604、606、608、610、612、614、616、702、704、722、724、726、728、730、732、734、736：位线

308、310、418、618、628、706、738：绝缘层

630、632、740、742、744：多层集合

620、622、624、626：层对

900：集成电路存储器

904：列译码器

906：字线

908：行译码器

910：多页缓冲器集合

912：数据总线

914：全局位线

916：总线

918：数据输入线

920：其它电路

922：控制器

924：电压供应

ML1、ML2、ML3：金属层

SSL：串选择线

TGT：目标层

Vcc、0V、Vpgm、Vinhibit1、Vinhibit2、Vinhibit3：电压电平

具体实施方式

多个实施例的详细说明得通过参考图1～图14而予以提供。

图1是一个三维与非门式(NAND)闪存阵列结构的透视示意图。所述三维NAND闪存阵列结构是叙述在共同拥有的美国专利申请中；所述专利申请具有申请号13／078,311，其申请日为2011年4月1日，其发明名称为「具有替代存储器串定向和串选择结构的三维阵列的存储器架构」，现在其公开号为US-2012-0182806，(另有参考号MXIC1960-2)，其通过好像完全地在此说明的参考而被特此合并。所感谢的是：可替代的三维NAND闪存阵列结构如叙述于陈等人(US-2012-0182806)的文件中而存在。绝缘材料从所述图形中被移除以显露额外的结构。例如，多个绝缘层在多个脊形叠层中的多个半导体条之间被移除，且在所述多个多半导体条脊形叠层之间被移除。所述三维NAND闪存阵列结构包含造成阵列的多个叠层式存储器结构，所述阵列具有设置成一密集配置的多个存储单元。由于设置成一密集配置的多个存储单元，如图1所示，具有数据保持的问题在所述三维NAND闪存阵列中被观察到。

所述多层阵列是在一绝缘层上形成，且包含多个字线125-1、...、125-N。所述多个脊形叠层包含多个半导体条112、113、114、115。在相同平面中的多个半导体条是由多个接垫102B、103B、104B、105B电性地耦合在一起，所述多个接垫102B、103B、104B、105B使用多个阶梯结构而是连接到在金属层ML3中的多个上覆金属线。

从整体结构的后面到前面而给所显示字线从1到N上升的编号，所述所显示字线应用于多个偶数的存储器页。对于多个奇数的存储器页，从整体结构的后面到前面而给所述字线从N到1下降的编号。

多个阶梯接垫112A、113A、114A、115A使多个半导体条(比如多个半导体条112、113、114、115)终止。如所示，这些阶梯接垫112A、113A、

114A、115A是电性地连接到用于连接到译码电路的多个不同位线，以选择在所述阵列内的多个平面。这些阶梯接垫112A、113A、114A、115A能够在相同的时间被图案化以便定义所述多个脊形叠层。

多个阶梯接垫102B、103B、104B、105B使多个半导体条(比如多个半导体条102、103、104、105)终止。如所示，这些阶梯接垫102B、103B、104B、105B是电性地连接到用于连接到译码电路的多个不同位线，以选择在所述阵列内的多个平面。这些阶梯接垫102B、103B、104B、105B能够在相同的时间被图案化以便定义所述多个脊形叠层。

任何所给定多半导体条叠层是耦合到所述多个阶梯接垫112A、113A、114A、115A，或者到所述多个阶梯接垫102B、103B、104B、105B，但非到两组。一多半导体条叠层具有定向(位线端到源极线端的定向、或源极线端到位线端的定向)的所述两相反定向的其中之一。例如，多个半导体条112、113、114、115的所述叠层具有位线端到源极线端的定向(orientation)，且多个半导体条102、103、104、105的所述叠层具有源极线端到位线端的定向。

多个半导体条112、113、114、115的所述叠层由所述多个阶梯接垫112A、113A、114A、115A在一端处所终止，且通过串选择线(SSL)栅极结构119、栅极选择线GSL126、多个字线125-1WL到125-N WL、栅极选择线GSL127，且通过源极线128在另一端处使终止。多个半导体条112、113、114、115的所述叠层没有到达所述多个阶梯接垫102B、103B、104B、105B。

多个半导体条102、103、104、105的所述叠层由所述多个阶梯接垫102B、103B、104B、105B在一端处所终止，且通过串选择线(SSL)栅极结构109、栅极选择线GSL127、多个字线125-N WL到125-1WL、栅极选择线GSL126，且通过一源极线(由图1的其余零件所遮蔽)在另一端处使终止。多个半导体条102、103、104、105的所述叠层没有到达所述多个阶梯接垫112A、113A、114A、115A。

一存储器材料层将所述多个字线125-1到125-N与所述多个半导体条112到115和102到105分离。多个接地(ground)选择线GSL126和GSL127相似于所述多个字线而是与所述多个脊形叠层共形的(conformal)。

每个多半导体条叠层由一多阶梯接垫集合在一端处所终止，且由一源极线在另一端处所终止。例如，多个半导体条112、113、114、115的所述叠层由多个阶梯接垫112A、113A、114A、115A在一端处所终止，且由源极线128在另一端上所终止。在图1的近端处，每相隔一个的多半导体条叠层由所述多个阶梯接垫102B、103B、104B、105B所终止，且每相隔一个的多半导体条叠层由一分离的源极线所终止。在图1的远程处，每相隔一个的多半导体条叠层由所述多个阶梯接垫112A、113A、114A、115A所终止，且每相隔一个的多半导体条叠层由一分离的源极线所终止。

多个位线和多个串选择线是在所述多个金属层ML1、ML2和ML3处形成。用于每一多存储单元串的多个局部位线由所述多个半导体条所形成。

多个晶体管是在所述多个阶梯接垫112A、113A、114A和所述位线125-1之间形成。在所述多个晶体管中，所述半导体条(例如113)按照所述装置的通道区域而作用。多个串选择线(SSL)栅极结构(例如119、109)是在相同的步骤的期间图案化以便定义所述多个位线125-1到125-N。一硅化物层能够是沿着所述多个字线的顶表面、所述多个接地选择线及越过所述多个栅极结构而形成。一存储器材料层能够按照用于所述多个晶体管的栅极电介质而作用。这些晶体管按照多个串选择栅极而作用，所述多个串选择栅极是耦合到用于选择在所述阵列中多个特定脊形叠层的译码电路。

图2是图1的三维NAND闪存阵列结构的一布局视图，其显示一编程偏压安排的一范例。

在图2的所述布局视图中，所述多个多半导体条叠层是按照具有多个点划边界的多个垂直条而显示。多个邻近多半导体条叠层在两定向(位线端到源极线端的定向、和源极线端到位线端的定向)的所述多个相反定向之间交替。每相隔一个的多半导体条叠层从在顶部处的所述位线结构延伸到在底部处的所述源极线。每相隔一个的多半导体条叠层从在顶部处的所述源极线延伸到在底部处的所述位线结构。

位于所述多个多半导体条叠层上面的是所述多个水平字线和所述多个水平接地选择线GSL(偶数的)和GSL(奇数的)。而且，位于所述多个多半导体条叠层上面的是所述多个串选择线(SSL)栅极结构。所述多个SSL栅极结构在所述多个半导体条的所述顶端处位于每相隔一个的多半导体条叠层上面，且在所述多个半导体条的所述底端处位于每相隔一个的多半导体条叠层上面。在两者择一的情况中，所述多个SSL栅极结构控制在任一多半导体条叠层和所述叠层的多个对应位线接触接垫之间的电性连接。

从图2的顶部到图2的底部而给所显示字线从1到N上升的编号，所述所显示字线应用于多个偶数的存储器页。对于多个奇数的存储器页，从图2的顶部到图2的底部而给所述字线从N到1下降的编号。

位于所述多个字线、所述多个接地选择线和所述多个SSL栅极结构上面的是垂直地延伸的所述多个串选择线ML1SSL。位于所述多个串选择线ML1SSL上面的是水平地延伸的所述多个串选择线ML2SSL。虽然所述多个串选择线ML2SSL是按照在多个对应串选择线ML1SSL处终止以易于视察所述结构而显示，但所述多个串选择线ML2SSL可以水平地延伸更长。所述多个串选择线ML2SSL从所述译码器运送多个信号，且所述多个串选择线ML1SSL将这些译码器信号耦合到多个特定SSL栅极结构以选择多个特定多半导体条叠层。

而且，位于所述多个串选择线ML1SSL上面的是所述多个源极线(偶数的和奇数的)。

进一步，位于所述多个串选择线ML2SSL上面的是所述多个ML3位线(未显示)，所述多个ML3位线是连接到在所述顶部和所述底部处的所述阶式接触结构。通过所述阶式接触结构，所述多个位线选择多个特定多半导体条平面。

多个特定位线是电性地连接到形成多个局部位线的多个不同的多半导体条平面。在所显示的所述编程偏压安排下，所述多个特定位线被偏压在不是电压电平Vcc(禁止)就是电压电平0V(编程)，所述多个电压电平是代表能够具有其余值的禁止设立电压和编程电压。所选择多半导体条叠层的所述串选择线(SSL)是在电压电平Vcc，且全部其余串选择线SSLs是处在电压电平0V。对于要被编程的一「奇数的」叠层中的这半导体条，所述接地选择线GSL(偶数的)是处在电压电平Vcc而被接通以允许所述位线偏压通过，且所述接地选择线GSL(奇数的)是处在电压电平0V而被关断以隔开所述源极线(奇数的)。源极线(偶数的)是处在用于自我升压的电压电平Vcc以避免多个邻近偶数页的干扰。除了所选择字线之外，所述多个字线是处在多个Vpass电压，而所述所选择字线经历增量步阶脉冲编程(incremental step pulsed programming(ISPP))，在所述ISPP中具有多个阶式电压的多个脉冲被施加，例如，所述ISPP能够包含具有在21V等级上多个电压电平的多个脉冲。

共享多个相同位线的所显示的存储器单元在上下被重复。这些所重复单元也能够在相同时间被编程。

作为替代地，如果在一「偶数的」叠层中的一半导体条是要被编程，则所述多个奇数的和所述多个偶数的信号被交换。

图3A到图3C显示由三个位线所形成的一叠层式存储器结构以及在一编程操作的期间在所述多个位线上能够存在的各式各样的电压电平。所述叠层式存储器结构300包含一第一位线302、一第二位线304和一第三位线306。多个绝缘层308和310是设置在所述第一、所述第二和所述第三位线302、304和306之间。所述多个位线是电性地耦合到在所述叠层式存储器结构300中第一、第二和第三多存储单元层中的多个对应存储单元。所述第一、所述第二和所述第三多存储单元层对应于所述第一、所述第二和所述第三位线。为了图标的目的，多个存储器材料层和一周围字线没有被显示。

如图3A到图3C所示，在所述多个位线中的所述各式各样的电压电平是由于所述所未选择位线和所述所选择位线而发生的多个电压电平，所述所未选择位线是连接到像电压电平Vcc的一正电压，所述电压电平Vcc为了多个禁止电压而设立，所述所选择位线是耦合到一较低电压线0V。在一字线上的在一编程脉冲的期间，所述所未选择位线是通过耦合到所述字线而被升压，所述字线将一所选择位线作为目标。图3D是在图3A到图3C中所显示的多个电压电平的一图表。

针对在图3A中所显示的所述叠层式存储器结构，在一编程操作的一第一间隔的期间，处在一禁止设立电压电平的一电压是设立在所述第一、所述第二和所述第三位线302、304和306上。例如，所述禁止设立电压电平能够是在2.5V和3.6V之间的电压电平Vcc。在所述第一间隔的一端，耦合到所述第一、所述第二和所述第三位线的所述多个串选择开关和所述多个接地选择开关被断开。结果，在所述第一间隔之后的一第二间隔的期间，所述第一、所述第二和所述第三位线302、304和306是随着处在所述禁止设立电压电平的一电压而留于浮动。在所述第二间隔的期间，一电压是在所述字线(未显示)上通过增量步阶脉冲编程(ISPP)而设立，所述字线是电性地耦合到在所述叠层式存储器结构300的所述第一、所述第二和所述第三多存储单元层中的多个对应存储单元。

由于在所述第二间隔的期间所述全部三个位线是留于浮动，在所述字线上通过ISPP的所述电压的所述设立使在所述第一、所述第二和所述第三位线302、304和306的全部三个上的所述多个电压升压到一电压电平Vinhibit1。所述升压由在所述多个字线和所述多个位线之间的电容性耦合所引起。所述电压电平Vinhibit1是粗略地等于所述禁止设立电压电平和在所述多个位线上所述电压的总量的总和，取决于耦合效率，所述电压由于所述升压而被增加。

针对在图3B中所显示的所述叠层式存储器结构，在一编程操作的一第一间隔的期间，具有所述禁止设立电压电平的一电压是设立在所述第二和所述第三位线304和306上。而且，在所述第一间隔的期间，具有一编程电压电平Vpgm的一电压是设立在所述第一位线302上。所述电压电平Vpgm小于所述禁止设立电压电平。例如，所述电压电平Vpgm能够是0V。在所述第一间隔的一端，耦合到所述第二和所述第三位线304和306的所述多个串选择开关和所述多个接地选择开关是断开的。结果，在所述第一间隔之后的一第二间隔的期间，所述第二和所述第三位线是随着处在所述禁止设立电压电平的一电压而留于浮动。耦合到所述第一位线302的所述串选择开关和所述接地选择开关在所述第二间隔的期间依然闭合。结果，所述第一位线不是留于浮动，且在所述第二间隔的期间依然处在所述电压电平Vpgm的一电压。

而且，例如，在所述第二间隔的期间，具有至多21V的一电压电平的一字线电压脉冲是使用多个ISPP技术而设立在所述字线上，所述字线是电性地耦合到在所述叠层式存储器结构300的所述第一、所述第二和所述第三层中的所述多个对应存储单元。以如关于图3A所讨论的相同方式，所述字线电压脉冲使在所述第三位线306上的所述电压升压到所述电压电平Vinhibit1。

所述第二位线304是电容性地耦合到两者地所述字线和所述第一位线302。由于与所述字线的电容性耦合，所述字线电压脉冲使在所述第二位线304上的所述电压被向上地升压。然而，由于在所述第一位线302上的所述电压处在所述电压电平Vpgm，在所述第二位线304上被升压的所述电压的所述总量被降低。结果，在所述第二位线上的所述电压被升压到与所述电压电平Vinhibit1不同的一电压电平Vinhibit2。如图3D所示，所述电压电平Vinhibit2小于所述电压电平Vinhibit1。所述较低的电压电平Vinhibit2能够增加一存储单元在所述所未选择在线将被干扰的可能性。然而，使用叙述于此的所述技术，所述编程偏压安排能够受配置以考虑这电压移位，以致于在这情况中的编程干扰能够被抑制。

针对在图3C中所显示的所述叠层式存储器结构，在一编程操作的一第一间隔的期间，具有一禁止设立电压电平的一电压是设立在所述第二位线304上。而且，在所述第一间隔的期间，具有一电压电平Vpgm的一电压是设立在所述第一和所述第三位线302和306上。在所述第一间隔的一端，耦合到所述第二位线304的所述串选择开关和所述接地选择开关是断开的。结果，在所述第一间隔之后的一第二间隔的期间，所述第二位线304是随着处在所述禁止设立电压电平(例如Vcc)的一电压而留于浮动。

在所述第二间隔的期间，一字线电压脉冲是施加到所述字线，所述字线是电性地耦合到在所述叠层式存储器结构300的所述第一、所述第二和所述第三层中的所述多个对应存储单元。在那当中，在所述第二间隔的期间，耦合到所述第一和所述第三位线302和306的所述多个串选择开关和所述多个接地选择开关依然闭合。结果，所述第一和所述第三位线在所述第二间隔的期间是随着处在所述电压电平Vpgm的一电压而留于非浮动。所述第二位线304是电容性地耦合到两者地所述字线以及所述第一和所述第三位线302和306。由于与所述字线的电容性耦合，在所述第二位线上的所述电压被向上地升压。在那当中，由于在两者地所述第一和所述第三位线上的所述多个电压，被升压的所述电压的所述总量被降低。结果，在所述第二位线上的所述电压被升压到一电压电平Vinhibit3，所述电压电平Vinhibit3能够低于所述电压电平Vinhibit1和Vinhibit2。如图3D所示，所述电压电平Vinhibit3是小于两者地所述电压电平Vinhibit1和Vinhibit2。所述电压电平Vinhibit3的所减小的电压电平增加无用电荷隧穿在所述叠层式存储器结构300的多个所未选择存储单元中将发生的机会。特定地，如此的无用电荷隧穿将发生在多个所未选择存储单元中，所述多个所未选择存储单元在一所执行编程操作的期间在它们上具有处于所述电压电平Vinhibit3的一电压。这无用电荷隧穿能够通过不是已经储存数据的破坏就是假数据的建立而在一编程操作的期间导致多个所未选择存储单元的干扰。如在此处所叙述的，所述编程偏压安排能够受配置对于所述电压电平Vinhibit3的一电平以降低或防止这电压移位，以致于在这情况中的编程干扰能够被抑制。在另外一方面，所述电压电平Vinhibit3可以在多个所未选择存储单元中引起太多的编程干扰，因此导致差的数据保持效能。

图4显示在一编程技术的期间在一叠层式存储器结构中在所述多个位线上的多个电压。所述叠层式存储器结构400包含八个位线402、404、406、408、410、412、414和416，所述八个位线402、404、406、408、410、412、414和416由在所述多个位线之间的多个绝缘层418所分离。所述八个位线402、404、406、408、410、412、414和416是电性地耦合到在所述对应的八个层中的多个存储单元，且共享一公用字线结构(未显示)。然后，如果在所述叠层中的任何存储单元为了编程而被选择，它们全部是遭受到在所述公用字线中的所述高电压。所述叠层式存储器结构能够包含容纳多个对应存储单元的任何数目的层。虽然图4显示在所述八个位线中所设置的一单一垂直多存储单元行(column)，但所述叠层式存储器结构能够包含多个垂直多存储单元行，所述多个垂直多存储单元行由所述八个位线所形成，且根据所述编程技术在一编程操作的执行的期间在它们(所述八个位线)上能够同时具有多个相同或不同电压。在图4中，例如，包含多个存储单元的所述多个层(亦即是多个层，在其处有要被编程的多个所选择存储单元)按照多个目标层「TGT」而被标示，所述多个存储单元是在一单一编程命令中一状态改变的目标。如图4所示，所使用以编程所述叠层式存储器结构的所述编程技术包含通过一单一的编程偏压安排而编程所述多个所选择存储单元的全部，而不管在所述叠层式结构中所述多个所选择存储单元是配置在何处。

结果，处在所述电压电平Vinhibit3的多个电压能够相遇在所述叠层式存储器结构的多个位线中，藉此导致干扰。在所述所显示的范例中，所述第三位线406、所述第四位线408、所述第六位线412和所述第八位线416具有处在所述电压电平Vpgm的多个电压，然而其余位线则各式各样地具有处在所述电压电平Vinhibit1、Vinhibit2和Vinhibit3的电压。

特定地，所述编程技术包含：在一第一间隔的期间，在所述第三、所述第四、所述第六、和所述第八位线406、408、412和416上设立具有一电压电平Vpgm的一电压。而且，在所述第一间隔的期间，一禁止设立电压在所述第一、所述第二、所述第五、和所述第七位线402、404、410和414上被设立。

在所述第一间隔之后的一第二间隔的期间，耦合到所述第一、所述第二、所述第五、和所述第七位线402、404、410和414的所述多个串选择开关和所述多个接地选择开关是断开的。结果，所述第一、所述第二、所述第五、和所述第七位线402、404、410和414在所述第二间隔的期间是随着处在所述禁止设立电压电平的一电压而留于浮动。反过来地，在所述第二间隔的期间，耦合到所述第三、所述第四、所述第六、和所述第八位线406、408、412和416的所述多个串选择开关和所述多个接地选择开关依然闭合(接通)。结果，所述第三、所述第四、所述第六、和所述第八位线是留于非浮动的，且在所述第二间隔的整个期间随着处在所述电压电平Vpgm的一电压而继续存在。另外，在所述第二间隔的期间，一电压是在所述字线上通过ISPP而设立，所述字线是电性地耦合到在所述叠层式存储器结构400中的所述多个存储单元。

所述第一位线402是电容性地耦合到所述字线。因此，通过ISPP所述字线的所述充电使在所述第一位线上的所述电压过渡到所述电压电平Vinhibit1。所述第二位线404是邻近于处在目标电平的所述第三位线406。因此，两者地所述字线的所述充电以及在所述第三位线406上处在所述电压电平Vpgm的所述非浮动电压使在所述第二位线404上的所述电压过渡到所述电压电平Vinhibit2。

所述第五位线410是电容性地耦合到所述字线，且是在所述第四位线408和所述第六位线412之间电容性地耦合。因此，所述字线的所述充电以及在所述第四位线408和所述第六位线412两者上处在所述电压电平Vpgm的多个非浮动电压的所继续施加使在所述第五位线410上的所述电压过渡到所述电压电平Vinhibit3。所述第七位线414是电容性地耦合到所述字线，且是在所述第六位线412和所述第八位线416之间电容性地耦合。因此，所述字线的所述充电以及在所述第六位线412和所述第八位线416两者上处在所述电压电平Vpgm的所述多个非浮动电压使在所述第七位线414上的所述电压过渡到所述电压电平Vinhibit3。所述电压电平Vinhibit3能够导致多个编程干扰条件。

图5是在执行一编程技术中由所述控制器所执行的多个步骤的一流程图，所述编程技术包含通过在所述多个层的一第一集合和一第二集合中所设置的多个存储单元而反复地执行多个群组编程操作。特定地，在步骤510，所述控制器接收一编程指令以将数据编程到多个存储单元，所述多个存储单元对应于在具有多个层的一叠层式存储器结构中的一特定多位地址。在步骤512，所述控制器在所述多个对应存储单元上执行一第一编程操作，所述第一编程操作包含经由多个位线施加多个编程电压到在所述多个层的一第一集合中而要被改变到一所编程状态的多个存储单元，施加多个禁止电压到在所述第一集合中的剩余存储单元，且经由多个位线施加多个禁止电压到在所述多个层的一第二集合中的所述多个存储单元的全部，即使在所述第二集合中的所述多个存储单元的一些是通过要被执行的所述编程指令而编程的目标。所述多个层是指定到所述多个层的所述第一和所述第二集合以便在所述第一集合中没有两层由在所述第二集合中的仅仅一层所分离。在一可替代的实施例中，所述多个层的所述第一和所述第二集合被指定以便不仅仅上述是真的，而且以便在所述第二集合中没有两层由在所述第一集合中的仅仅一层所分离。结果，在所述第一或所述第二集合中没有多个存储单元能够是遭受到像在图4中层410的那些条件的多个条件，那引起一电压电平Vinhibit3。

在步骤514，如果在所述多个层的所述第二集合中所设置的多个存储单元需要被改变到一所编程状态，则所述控制器执行一第二编程操作。所述第二编程操作包含施加多个编程电压到在所述多个层的所述第二集合中而要被改变到所述所编程状态的所述多个存储单元，施加多个禁止电压到在所述第二集合中的剩余存储单元，且施加多个禁止电压到在所述多个层的所述第一集合中的所述多个存储单元的全部。

图6显示在所述叠层式存储器结构中的一范例的多存储单元机构。所述机构是基于在所述叠层式存储器结构600的所述多个层中所述多个存储单元的所述多个物理位置。所述叠层式存储器结构600包含一第一、一第二、一第三、一第四、一第五、一第六、一第七和一第八位线602、604、606、608、610、612、614和616。所述多个位线由多个绝缘层(例如618、628)所分离。所述多个位线对应于在所述叠层式存储器结构中的一第一、一第二、一第三、一第四、一第五、一第六、一第七和一第八层，且所述八层中的每一层包含多个存储单元。

所述机构包含用于一特定多位地址的一多存储单元集合，所述多存储单元集合是设置在一第一多层集合630和一第二多层集合632中。所述第一多层集合630包含是在一第一子集和一第三子集中的多个层，所述第一子集包含一层对(a pair of layers)620，所述第三子集包含一层对624。所述第二多层集合632包含是在一第二子集和一第四子集中的多个层，所述第二子集包含一层对622，所述第四子集包含一层对626。所述第一层对620包含对应于所述第一和所述第二位线602和604的所述第一和所述第二层。所述第二层对622包含对应于所述第三和所述第四位线606和608的所述第三和所述第四层。所述第三层对624包含对应于所述第五和所述第六位线610和612的所述第五和所述第六层。所述第四层对626包含对应于所述第七和所述第八位线614和616的所述第七和所述第八层。所感谢的是所述多存储单元叠层能够包含任何数目的阶层以便每个集合能够包含任何数目的层对。如这机构的结果，接收所述禁止条件的没有层能够是在两相邻层之间，所述两相邻层在所述位线上接收所述编程条件。而且，接收一禁止条件的每一层(即使它是在要被编程的所述集合中)将具有也是在所述禁止条件中的至少一相邻层。

图7和图8显示具有图6的所述机构的所述叠层式存储器结构，所述机构在执行的期间在多个位线中具有多个电压电平，所述执行是如图5所示所述编程技术的对应第一和第二编程操作的执行。为了比较的目的，所述结构接收相同的多位地址且将所述地址映像到多个相同的对应存储单元，这些存储单元为了在图4中所显示的所述叠层式存储器结构而被图标。结果，如相同于图4的，所述多个对应存储单元的所述多个所选择存储单元(编程的目标)是在所述叠层式存储器结构的所述第三、所述第四、所述第六和所述第八层606、608、612和616中。

如图7所示，关于所述多存储单元叠层，在本编程技术的所述第一编程操作之下，所述控制器施加一第一编程偏压安排到在所述叠层式存储器结构的一第一集合中的所述多个对应存储单元。在所述第一编程偏压安排下，在一第一间隔的期间，处在所述电压电平Vpgm的一电压是施加到在所述第一多层集合中的所述所选择存储单元。在所述第一多层集合中的所述多个存储单元包含在所述第一层对620和所述第三层对624中的所述多个存储单元。特定地，处在所述电压电平Vpgm的一电压是仅仅设立在所述第六位线612上，所述第六位线612是所述第三层对624的一部分。在多个层606、608和616中的其余目标存储单元是在所述第二集合中。所感谢的是，在多个可替代的实施例中，响应多个不同的多位地址，所述第一编程偏压安排能够包含施加处在所述电压电平Vpgm的多个电压到在所述第一多层集合中所述多个对应存储单元的任何组合。特定地，这能够包含施加处在所述电压电平Vpgm的多个电压到在所述第一层对620中的一存储单元或两存储单元、以及在所述第三层对624中的一存储单元或两存储单元。

而且，在所述第一编程偏压安排的所述第一间隔的期间，处在所述电压电平Vcc的多个电压是施加到在所述第一多层集合中的所述多个所未选择存储单元。在所述第一多层集合中的所述多个所未选择存储单元包含在所述叠层式存储器结构600的所述第一、所述第二和所述第五层中的所述多个对应存储单元。特定地，处在所述电压电平Vcc的多个电压是设立在所述第一、所述第二和所述第五位线602、604和610上。另外，在所述第一编程偏压安排的所述第一间隔的期间，多个禁止电压是施加到在所述第二多层集合中的所述多个存储单元。在所述第二多层集合中的所述多个存储单元包含在对应的所述第二和所述第四层对622和626中的所述多个存储单元。特定地，处在所述电压电平Vcc的多个电压是设立在所述第三位线606、所述第四位线608、所述第七位线614和所述第八位线616上。

在所述第一间隔之后，在所述第一编程偏压安排的一第二间隔的期间，耦合到所述多个位线的所述多个串选择开关和所述多个接地选择开关被断开(关断)，而在所述多个位线上处在所述电压电平Vcc的多个电压在所述第一间隔的期间被设立。结果，所述第一位线602、所述第二位线604、所述第三位线606、所述第四位线608、所述第五位线610、所述第七位线614和所述第八位线616是全部随着处在所述电压电平Vcc的一电压而留于浮动。耦合到所述所选择位线的所述多个串选择开关和所述多个接地选择开关在所述第二间隔的整个期间而依然闭合(接通)，而在所述所选择位线上处在所述电压电平Vpgm(例如所述电压电平0V)的所述电压被设立。结果，在所述第二间隔的期间，所述第六位线612是随着处在所述电压电平Vpgm的一电压而留于非浮动的。

而且，在所述第二间隔的期间，一电压是在所述字线上通过增量步阶脉冲编程(ISPP)而设立，所述字线是电性地耦合到在所述叠层式存储器结构600中的所述多个对应存储单元。所述第一位线602、所述第二位线604、所述第三位线606、所述第四位线608和所述第八位线616是仅仅所设立用于禁止的邻近的其余位线。结果，在所述第二间隔的期间，在多个如此位线上的所述多个电压过渡到处在所述电压电平Vinhibit1的一电压。所述第五位线610和所述第七位线614是邻近于所设立用于禁止的一位线(各自地，608和616)、以及邻近于所述所选择位线612，所述所选择位线612具有所设立于其上而处在所述电压电平Vpgm的一非浮动电压。结果，在所述第五位线610和所述第七位线614上的所述多个电压在所述第二间隔的期间过渡到所述电压电平Vinhibit2。在所述多个位线上所述多个电压的没有任何一个在所述第一编程偏压安排的所述施加的整个期间过渡到所述电压电平Vinhibit3。

如图8所示，关于所述多存储单元叠层，所述控制器施加一第二编程偏压安排到在所述叠层式存储器结构中的所述多个对应存储单元以编程在层606和608中多个存储单元。在所述第二编程偏压安排下，在一第一间隔的期间，处在所述电压电平Vpgm的一电压是施加到在所述第二多层集合中的所述多个所选择存储单元。在所述第二多层集合中的所述多个所选择存储单元包含在所述叠层式存储器结构600的所述第三、所述第四和所述第八层中的所述多个对应存储单元。特定地，处在所述电压电平Vpgm的一电压是设立在所述第三位线606和所述第四位线608上，所述第三和所述第四位线606和608是所述第二层对622的一部分，且所述第八位线616是所述第四层对626的一部分。所感谢的是，在多个可替代的实施例中，响应多个不同的多位地址，所述第二编程偏压安排能够包含施加处在所述电压电平Vpgm的多个电压到在所述第二多层集合中所述多个对应存储单元的任何组合。特定地，这能够包含施加处在所述电压电平Vpgm的多个电压到在所述第二层对622中的一存储单元和在所述第四层对626中的一存储单元。

而且，在所述第二编程偏压安排的所述第一间隔的期间，处在所述电压电平Vcc的多个电压是施加到在所述第二多层集合中的所述多个所未选择存储单元。在所述第二多层集合中的所述多个所未选择存储单元包含在所述叠层式存储器结构的所述第七层中的所述多个对应存储单元。特定地，处在所述电压电平Vcc的一电压是设立在所述第七位线614上。另外，在所述第二编程偏压安排的所述第一间隔的期间，多个禁止电压是施加到在所述第一多层集合中的所述多个存储单元。特定地，处在所述电压电平Vcc的多个电压是设立在所述第一位线602、所述第二位线604、所述第五位线610和所述第六位线612上。

在所述第一间隔之后，在所述第二编程偏压安排的一第二间隔的期间，耦合到所述多个位线的所述多个串选择开关和所述多个接地选择开关被断开，而在所述多个位线上处在所述电压电平Vcc的多个电压在所述第一间隔的期间被设立。结果，所述第一位线602、所述第二位线604、所述第五位线610、所述第六位线612和所述第七位线614是全部随着处在所述电压电平Vcc(例如)的一禁止设立电压而留于浮动。耦合到所述多个位线的所述多个串选择开关和所述多个接地选择开关在所述第二间隔的期间而依然闭合(接通)，而在所述多个位线上处在所述电压电平Vpgm的多个电压在所述第一间隔的期间被设立。结果，在所述第二间隔的期间，所述第三位线606、所述第四位线608和所述第八位线616是随着处在所述电压电平Vpgm的多个电压而留于非浮动的。

而且，在所述第二编程偏压安排的所述第二间隔的期间，一电压是在所述字线上通过增量步阶脉冲编程(ISPP)而设立，所述字线是电性地耦合到所述叠层式存储器结构600的所述多个对应存储单元。所述第一位线602和所述第六位线612是接收所述禁止偏压的仅仅多个邻近的层。结果，在所述第二间隔的期间，在所述第一位线602和所述第六位线612上的所述多个电压过渡到处在所述电压电平Vinhibit1的一电压。所述第二位线604、所述第五位线610和所述第七位线614是邻近于所述多个位线的其中之一、以及邻近于所设立用于禁止的一位线，所述多个位线具有所设立于它们上而处在所述电压电平Vpgm的多个电压。结果，在所述第二位线604、所述第五位线610和所述第七位线614上的所述多个电压在所述第二间隔的期间过渡到所述电压电平Vinhibit2。在所述多存储单元叠层中在所述多个半导体层上所述多个电压的没有任何一个过渡到所述电压电平Vinhibit3。

在参考图5到图8所叙述的所述多个范例中，所述多个多层集合被静态地指定。如此，所述控制器响应所述单一编程命令而自动地执行所述第一和所述第二编程操作，其中例如，仅仅当一预验证步骤确定在所述对应多层集合中没有需要被改变的多个存储单元时，所述控制器跳过一个或另一个编程操作。在第10图的范例中，所述控制逻辑被变更以便于所述多个集合不被静态地指定、但是相当能够在一尝试中为了每一编程命令而被指定以包含在所述第一集合中的全部目标存储单元，以致于针对所述第二集合，没有编程操作将被需要。例如，这能够参考图6而被使用，如果所述多个目标层仅仅包含所述第三层606(所述第三层606在所述静态指定中是在所述第二集合中)和所述第八层616(所述第八层616在所述静态指定中是在所述第一集合中)。在这情况中，所述控制器能够确定，即使在两目标层中的多个存储单元在一操作中被编程，则没有多层会是邻近于两层而被设立的所述禁止的对象，而所述两层会是所述编程偏压的对象。如此，所述控制器能够指定所述第三层和所述第八层到用于所述目前编程命令的所述第一集合。而且，所注意到的是，图5到图8显示了映像到所述多位地址的在所述多存储单元集合中的所述多个存储单元在一垂直的叠层中被对齐。在其余可替代实施例中，在所述多存储单元集合中的所述多个存储单元可以是设置成多个其它配置，比如设置成复数层但不是垂直地对齐。

图9是在执行一可替代的编程技术中由所述控制器所执行的多个步骤的一流程图，所述编程技术包含通过所述多个存储单元的一第一集合和一第二集合而反复地执行多个群组编程操作。特定地，在步骤520，所述控制器接收一编程指令以将数据编程到多个存储单元，所述多个存储单元对应于在具有多个层的一叠层式存储器结构中的一特定多位地址。接着，在步骤522，所述控制器确定所述多个对应存储单元的哪些是要被改变到所述所编程状态。所述控制器基于所述多个所接收编程指令以及选择性地所述多个对应存储单元是否已经在所述所编程状态中(比如能够由一预验证步骤所确定)，确定所述多个对应存储单元的哪些改变。

在步骤524，如果可能，所述控制器定义所述多个层的一第一集合以包含要被改变到一所编程状态的所述多个对应存储单元的全部。所述多个层的所述第一集合包含所述多个层的多个对应层以便在所述第一集合中没有两层由在所述多个层的一第二集合中的仅仅一层所分离。在一可替代的实施例中，所述第一和所述第二多层集合包含所述多个层的多个对应层以便不仅仅上述是真的、而且以致于在所述第二集合中没有两层由在所述第一集合中的仅仅一层所分离。

接着，在步骤526，所述控制器在所述多个对应存储单元上执行一第一编程操作。所述第一编程操作包含施加多个编程电压到在所述多个层的所述第一集合中而要被改变到一所编程状态的多个存储单元，施加多个禁止电压到在所述第一集合中的剩余存储单元，且施加多个禁止电压到在所述多个层的所述第二集合中的全部存储单元。然后，在步骤528，如果在所述多个层的所述第二集合中的多个对应存储单元仍然需要被改变到所述所编程状态，则所述控制器在所述多个对应存储单元上执行一第二编程操作。所述第二编程操作包含施加多个编程电压到在所述多个层的所述第二集合中而要被改变到所述所编程状态的所述多个存储单元，施加多个禁止电压到在所述第二集合中的剩余存储单元，且施加多个禁止电压到在所述多个层的所述第一集合中的全部存储单元。

图10A到图10C显示由两位线所形成的一叠层式存储器结构以及为了图标一编程干扰现象的目的在一编程操作的期间在所述多个位线上能够存在的各式各样的电压电平，所述编程干扰现象能够在所述叠层式存储器结构中发生。所述叠层式存储器结构700包含一第一位线702和一第二位线704。一绝缘层706是设置在所述第一和所述第二位线702和704之间。所述多个位线是电性地耦合到在所述叠层式存储器结构700中在一第一多存储单元层和一第二多存储单元层中的多个对应存储单元。所述第一和所述第二多存储单元层对应于所述第一和所述第二位线。为了图标的目的，所述多个存储器层和所述周围的字线没有显示。

针对在图10A中所显示的所述叠层式存储器结构700，在一编程操作的期间，处在所述电压电平Vpgm的一电压是设立在所述第一和所述第二位线702和704上。如先前用所述多个叠层式存储器结构所讨论的，只要处在所述电压电平Vpgm的一电压依然存在所述多个位线上，耦合到所述多个位线的所述多个串选择开关和所述多个接地选择开关依然闭合，而处在所述电压电平Vpgm的一电压是设立在所述多个位线上。结果，针对在图10A中所显示的所述叠层式存储器结构700，在所述第一和所述第二位线上的所述多个电压在所述编程操作的期间依然处在所述电压电平Vpgm。在所述叠层式存储器结构700的所述多个位线上的多个如此的电压电平是在一编程型样「00」中。所述编程型样「00」是一编程偏压安排，在所述编程偏压安排中，用所述第一位线所形成的一存储单元和用所述第二位线所形成的一存储单元在所述编程操作的期间被编程。

针对在图10B中所显示的所述叠层式存储器结构700，在一编程操作的一第一间隔的期间，处在所述电压电平Vpgm的一电压是设立在所述第一位线702上。而且，在所述第一间隔的期间，处在所述电压电平Vcc的一电压是设立在所述第二位线704上。在所述叠层式存储器结构700的所述多个位线上的多个如此的电压电平是在一编程型样「01」中。所述编程型样「01」是一编程偏压安排，在所述编程偏压安排中在所述编程操作的期间，耦合到所述第一位线的一存储单元被编程且耦合到所述第二位线的一存储单元不被编程。在所述编程操作的一第二间隔的期间，耦合到所述多个位线的所述多个串选择开关和所述多个接地选择开关依然闭合，而处在所述电压电平Vpgm的一电压是设立在所述多个位线上。

反过来地，在所述编程操作的所述第二间隔的期间，耦合到所述多个位线的所述多个串选择开关和所述多个接地选择开关被断开，而处在所述电压电平Vcc的一电压是设立在所述多个位线上。结果，在所述第二间隔的期间，在所述第一位线上的所述电压处在所述电压电平Vpgm而为非浮动的，但是在所述第二位线上的所述电压则为浮动的。在耦合到多个对应存储单元的一字线上的所述电压通过ISPP而被增加到具有至多21V的一电压电平的一电压，所述多个对应存储单元是耦合到所述第一位线和所述第二位线。由于在所述第二位线上的所述电压在所述第二间隔的期间是留于浮动，在所述第二位线上的所述电压电平通过与所述字线的电容性耦合而增加。结果，在所述第二位线上的所述电压的所述电压电平是向上升压到所述电压电平Vinhibit2。

针对在图10C中所显示的所述叠层式存储器结构700，在一编程操作的一第一间隔的期间，处在所述电压电平Vpgm的一电压是设立在所述第二位线704上。而且，在所述第一间隔的期间，处在所述电压电平Vcc的一电压是设立在所述第一位线702上。在所述叠层式存储器结构700的所述多个位线上的多个如此的电压电平是在一编程型样「10」中。所述编程型样「10」是一编程偏压安排，在所述编程偏压安排中在所述编程操作的期间，耦合到所述第二位线的至少一存储单元被编程且耦合到所述第一位线的至少一存储单元不被编程。

所述多个串选择开关和所述多个接地选择开关基于所述电压电平而是闭合的或断开的，所述电压电平如用于所述编程操作而是设定在每一位线上，且所述编程操作是执行在图10C中所显示的所述叠层式存储器结构上。结果，在所述第二间隔的期间，在所述第二位线上的所述电压处在所述电压电平Vpgm而为非浮动的，但是在所述第一位线上的所述电压则为浮动的。在耦合到多个对应存储单元的一字线上的所述电压通过ISPP而被增加到具有至多21V之一电压电平的一电压，所述多个对应存储单元是耦合到所述第一位线和所述第二位线。由于在所述第一位线上的所述电压在所述第二间隔的期间是留于浮动，在所述第一位线上的所述电压电平通过与所述字线的电容性耦合而增加。结果，在所述第一位线上的所述电压的所述电压电平是向上升压到所述电压电平Vinhibit2。

根据不是所述编程型样「10」就是所述编程型样「01」所编程的在一叠层式存储器结构中的多个存储单元、与根据所述编程型样「00」所编程的在一叠层式存储器结构中的多个存储单元相比，是较快速地编程。在不是所述编程型样「10」就是所述编程型样「01」下在编程速度中的这增加能够被理解，这是因为所述电压在所述多个位线上是向上升压且所述多个位线能够按照用于所述多个存储单元的一「后面栅极」而作用，其中所述多个存储单元是用一邻近的位线而形成，且在所述编程程序的期间处在所述电压电平Vpgm的一电压在所述邻近的位线上被保持。在所述多个所升压位线上的所述电压能够像在一场效应晶体管上的一栅极电压而作用，其中所选择用于编程的所述多个位线能够像所述场效应晶体管的通道而作用，在所述通道中的多个载子浓度由一栅极电压所提升。例如，如图10B所示，在根据所述编程型样「01」所编程的所述叠层式存储器结构中，所述第二位线704作为用于所述多个存储单元的所述后面栅极，所述多个存储单元是用所述邻近的第一位线702而形成。相似地，如图10C所示，针对根据所述编程型样「10」所编程的所述叠层式存储器结构，所述第一位线702作为用于所述多个存储单元的所述后面栅极，所述多个存储单元是用所述邻近的第二位线704而形成。

在编程的期间，在作为所述后面栅极的所述多个位线上在所述电压的所述电压电平中的所述增加引起在所述多个存储单元的所述多个反转层内所述载子浓度的一增加，所述多个存储单元是用一邻近的位线而形成。在所述多个反转层中所述电荷密度的如此增加、与带有了具有一较低电荷密度的多个反转层的多个存储单元相比，能够处在一较低字线电压而引起从所述反转层隧穿的电荷。

图11是所述多个存储单元的所述阈值电压(Vt)的一图表，所述多个存储单元是用所述结构而形成且按照通过增量步阶脉冲编程(ISPP)所施加到所述字线的所述电压的一递增电压电平的一函数而被施加图10A的多个电压。特定地，图11显示能够在所述叠层式存储器结构中发生的过编程(over-programming)，所述叠层式存储器结构是在所述编程型样「00」中编程。线710是在所述多个存储单元中的所述阈值电压，所述多个存储单元是用在图10A中所显示的较上的所述第一位线702而形成。线708是在所述多个存储单元中的所述阈值电压，所述多个存储单元是用在图10A中所显示的较低的所述第二位线704而形成。在所述第一位线和所述第二位线中所述多个存储单元的所述阈值电压粗略地随着每个脉冲而线性地增加，直到在所述第二位线中的所述存储单元通过编程验证(如点712所示)。在点712之后，针对较上的所述第一位线702上的所述多个存储单元，在迹线710上的所述阈值电压在区域714中变得平坦，这是因为所述位线是设定到所述禁止条件。由于在所述第二位线上的所述电压(比如被施加到在图10B中所显示的所述存储器结构)在点712之后降落到一禁止电压电平，所述叠层式存储器结构从“在一编程型样「00」中被编程”过渡到“在一编程型样「01」中被编程”。所述编程率对于在一叠层式存储器结构中的多个存储单元而言是较快速的，而所述多个存储单元是根据所述编程型样「01」而编程。结果，如箭头716所指示，通过在点712之后在下一ISPP脉冲中的一较大电平量，所述阈值电压Vt在所述底层中改变。在这范例中，在点712之后，与所述阈值电压Vt改变相关的在所述电平量中的所述增加能够导致在所述底层中所述多个存储单元的过编程。

图12显示在编程的期间在所述叠层式存储器结构中的另一范例的多存储单元机构，所述叠层式存储器结构能够抑制干扰且防止过编程。所述叠层式存储器结构720包含一第一、一第二、一第三、一第四、一第五、一第六、一第七和一第八位线722、724、726、728、730、732、734和736。所述多个叠层式位线由多个绝缘层738所分离。所述多个叠层式位线对应于在所述叠层式存储器结构中的一第一、一第二、一第三、一第四、一第五、一第六、一第七和一第八层，且所述八层的每一层包含多个存储单元。

所述机构能够被特性化为包含三个多层集合。在这机构中，所述第一多层集合740包含用所述第一、所述第四和所述第七位线722、728和734所形成的所述多个存储单元。所述第二多层集合742包含用所述第二、所述第五和所述第八位线724、730和736所形成的所述多个存储单元。所述第三多层集合744包含用所述第三和所述第六位线726和732所形成的所述多个存储单元。在所述机构中，基于这些多层集合，在每一多层集合中的所述多个位线由在两不同的多层集合中的至少两其余位线所分离。如与图8的所述实施例相较，在图12中的所述多个集合包含仅仅一层的多个子集合。这机构能够被应用到包含三个或更多个位线的一叠层式存储器结构，以致于每一多层群组(或每一多层集合)包含任何数目的位线。

图12的所述机构在一编程操作的期间被应用以防止过编程，同时减少在所述叠层式存储器结构720中的多个所未选择存储单元中发生的干扰量。

在编程所述叠层式存储器结构中的所述多个存储单元之中，执行一第一编程操作，其中所述叠层式存储器结构是通过图12的安排而组织。所述第一编程操作包含施加一第一编程偏压到在一叠层式存储器结构中的一第一集合(所述三个集合的任何一个)。所述第一编程偏压也包含施加多个电压到所述叠层式存储器结构以禁止在所述第二和所述第三多层集合中的所述多个对应存储单元中的所述多存储单元状态中的多个改变。

在执行所述第一编程操作之后，如果要被储存的所述数据需要在所述第二多层集合中的多个存储单元以改变状态，则执行一第二编程操作。如果在所述第二多层集合中的一或多个存储单元需要朝向一所编程状态的一改变，则所述第二编程操作包含施加一偏压以使多个如此的存储单元改变状态。所述偏压也包含施加多个电压到所述叠层式存储器结构以禁止在所述第一集合和所述第三多层集合中的所述多对应存储单元集合中的所述多存储单元状态中的多个改变。然后，如果在所述第三多层集合中的一或多个存储单元需要一状态改变，则施加一第三编程操作，所述第三编程操作包含施加一偏压以使多个如此的存储单元改变状态。所述偏压也包含施加多个电压到所述叠层式存储器结构以禁止在所述第一多层集合和所述第二多层集合中的所述多对应存储单元集合中的所述多存储单元状态中的多个改变。如这机构的一结果，所设立用于禁止的没有层是在所设立用于编程的两层之间。而且，所设立用于编程的没有层是邻近于也是设立用于编程的任何层。这防止所述过编程，如图10A所示，所述过编程能够发生在所述编程条件「01」和「10」中。

所述分组能够是静态的(被应用于每个编程命令)、或是动态的以便于所述分组每次被选择以降低用于第二编程操作和第三编程操作的需要。

图13是在执行一可替代的编程技术中由所述控制器所执行的多个步骤的一流程图，所述编程技术能够防止编程干扰和过编程，且包含通过所述多个存储单元的一第一集合、一第二集合和一第三集合而反复地执行多个群组编程操作。特定地，在步骤1302，所述控制器接收一编程指令以将数据编程到多个存储单元，所述多个存储单元对应于在具有多个层的一叠层式存储器结构中的一特定多位地址。在步骤1304，所述控制器在所述多个对应存储单元上执行一第一编程操作。所述第一编程操作包含经由多个位线施加多个编程电压到被设置在所述多个层的一第一集合中而要被改变到一所编程状态的多个存储单元，施加多个禁止电压到被设置在所述第一集合中的剩余存储单元，且施加多个禁止电压到被设置在一第二集合和一第三集合中的所述多个存储单元的全部。所述多个存储单元被指定到所述多个集合以便于在任何一集合中没有多个邻近的层，且在任何一集合中的多个层由两层所分离，所述两层包含在其余两集合的每一个中的一层。

结果，在所述第一集合中没有多个存储单元能够是遭受到像在图4中层410的那些条件的多个条件，如此引起一电压电平Vinhibit3。

在步骤1306，如果在所述多个层的所述第二集合中的多个存储单元需要被改变到一所编程状态，则所述控制器执行一第二编程操作。所述第二编程操作包含施加多个编程电压到在所述多个层的所述第二集合中而要被改变到所述所编程状态的所述多个存储单元，施加多个禁止电压到在所述第二集合中的剩余存储单元，且施加多个禁止设立电压到在所述第一和所述第三集合中的全部所述存储单元。

在步骤1308，如果在所述多个层的所述第三集合中的多个存储单元需要被改变到一所编程状态，则所述控制器执行一第三编程操作。所述第三编程操作包含施加多个编程电压到在所述多个层的所述第三集合中而要被改变到所述所编程状态的所述多个存储单元，施加多个禁止电压到在所述第三集合中的剩余存储单元，且施加多个禁止设立电压到在所述第一和所述第二集合中的全部所述存储单元。

图14是以本发明的多个实施例为根据的具有一叠层式存储器结构902的一集成电路存储器900的一方块图，所述集成电路存储器900采用多个存储单元和偏压电路，所述叠层式存储器结构902具有如叙述于此的所修改编程逻辑。在一些实施例中，所述叠层式存储器结构902包含被安排在多个NAND串中的多个多存储单元阶层。一列(row)译码器(方块904)是耦合到沿着在所述叠层式存储器结构902中的多个列所安排的多个字线906。在方块908中的多个行(column)译码器是(在这范例中经由数据总线912)耦合到一多页缓冲器集合910。所述多个全局位线914是耦合到沿着在所述叠层式存储器结构902中的多个行所安排的多个局部位线(未显示)。多个地址在总线916上被供应到行译码器(方块908)以及列与电平译码器(方块904)。资料是从所述集成电路(比如，一通用处理器或专用应用电路、或提供系统在一芯片上的功能性的多个模块的一组合，所述功能性由所述叠层式存储器结构902所支持)上的其它电路920(例如，包含输入／输出端)经由所述数据输入线918而供应。数据是经由所述线918而供应到多个输入／输出端或到对于所述集成电路存储器900是内部或外部的多个其它数据目的地。

例如，按照一状态机器所实施的一控制器922提供多个信号以控制多个偏压安排供应电压的施加，所述多个偏压安排供应电压是通过在方块924中的所述一或多个电压供应而产生或提供以实行在此所叙述的所述多个各式各样的操作。所述控制器能够使用像在图6和图9中所显示的那些的编程技术，其中所述控制器包含用于所述第一和所述第二编程操作的逻辑到所述叠层式存储器结构902以抑制干扰。而且，所述控制器能够包含用于所述第一、所述第二和所述第三编程操作的逻辑以抑制像在图13中所显示的那些的过编程。所述控制器能够使用如在先前技术中所知的专用逻辑电路而被实施。在多个可替代的实施例中，所述控制器包含一通用处理器，所述通用处理器可以在相同的集成电路上被实施，所述相同的集成电路执行一计算机程序以控制所述装置的所述多个操作。在仍然其余实施例中，专用逻辑电路和一通用处理器的一组合可以被利用以实施所述控制器。

因此，所叙述的一存储器装置包含具有多个多存储单元层的一叠层式存储器结构。所述装置包含所耦合到所述叠层式存储器结构的电路，所述电路是响应在一特定多位地址处在一多存储单元叠层中的多个目标存储单元中编程数据的一编程指令。如上所述，所述电路受配置以将在所述多存储单元叠层中的一多存储单元指定使用到多个多存储单元集合、且以反复地执行按顺序选择所述多个集合的每一个的一群组规画操作。在每一反复中，所述群组规画操作包含施加多个编程电压到在所述多个集合的一所选择集合中的多个目标存储单元、施加多个禁止电压到在所述多个集合的所述所选择集合中的剩余存储单元、且施加多个禁止电压到在所述多个集合的其余集合中所述多个存储单元的全部。在一实施例中，所述多个集合包含一第一集合和一第二集合，其中对于所述第一和所述第二集合，多存储单元指定保障了在所述第一集合中没有多个存储单元被设置在由从第一多个层中的仅仅一层所分离的多个层中，所述第一多个层包含在所述第二集合中的多个存储单元。

在另一范例中，所述指定将多个存储单元分组以便具有多个所施加禁止电压的没有存储单元是在两层之间的所述叠层的一层中，在所述两层中的多个存储单元是具有多个所施加编程电压。

在另一范例中，所述指定将多个存储单元分组以便具有多个所施加编程电压的没有存储单元是在邻近任何层的所述叠层的一层中，所述任何层包含也是具有多个所施加编程电压的一存储单元。

在另一范例中，所述指定将多个存储单元分组以便具有多个所施加禁止电压的没有存储单元是在两层之间的所述叠层的一层中，在所述两层中的多个存储单元是具有多个所施加编程电压。

在一范例中，所述装置受配置以便于：如果在所述集合中没有多个目标存储单元，则所述群组编程操作包含逻辑以跳过一所选择集合。

提出于此的本发明多数变形例与其他实施例，将对于熟习本项技艺者理解到具有呈现于上述说明与相关图式的教导的益处。因此，吾人应理解到本发明并非受限于所揭露的特定实施例，而变形例与其他实施例意图被包含在随附的权利要求范围的范畴之内。

Claims (18)

1.一种操作包含一叠层式存储器结构的一存储器的方法，其中多个多位地址映像到被设置在多个层中的多个对应存储单元，所述方法包含：

响应在一多存储单元集合中储存数据的一编程指令，执行被限制到在一第一集合中多个存储单元的一第一编程操作，所述多存储单元集合对应于一特定多位地址，所述第一集合包含在所述多存储单元集合中的多个存储单元，所述第一集合包含在所述第一集合中多个层的至少两个的多个子集，其中所述第一集合的所述多个子集是由至少两层而与所述第一集合的其余子集分离，以及

然后，完成在所述多存储单元集合中剩余存储单元的编程。

2.根据权利要求1所述的方法，其中所述第一编程操作使在所述第一集合中的一或多个存储单元改变到一所编程状态且对于在一第二集合中的多个存储单元禁止多存储单元状态中的多个改变，所述第二集合包含在所述多存储单元集合中的多个存储单元；

所述第一编程操作包含施加一第一偏压安排，所述第一偏压安排包含：

施加到在所述第一集合中所述多个存储单元的所述一或多个的一编程电压；以及

施加到在所述第二集合中全部存储单元的一禁止电压；以及

如果要被储存的数据需要在所述第二集合中多存储单元状态的一改变，则执行另一编程操作，以使在所述第二集合中的一或多个存储单元改变到一所编程状态。

3.根据权利要求2所述的方法，其中所述另一编程操作包含施加一第二偏压安排，所述第二偏压安排包含：

施加到在所述第二集合中所述多个存储单元的所述一或多个的一编程电压；以及

施加到在所述多个层的所述第一集合中全部存储单元的一禁止电压。

4.根据权利要求3所述的方法，其中所述第一编程操作受配置以便所述第一集合包含一第一子集和一第三子集且所述第二集合包含一第二子集，所述第一子集包含一第一层对，所述第三子集包含一第三层对，所述第二子集包含一第二层对，且其中所述第一层对和所述第三层对由所述第二层对所分离。

5.根据权利要求4所述的方法，其中在所述第一层对中的至少一存储单元和在所述第三层对中的至少一存储单元在所述第一编程操作的期间被编程。

6.根据权利要求4所述的方法，其中所述第二集合包含了包含一第四层对的一第四子集，所述第二层对和所述第四层对由所述第三层对所分离，且其中在所述第二层对中的至少一存储单元和在所述第四层对中的至少一存储单元在所述另一编程操作的期间被编程。

7.根据权利要求2所述的方法，其中为了没有状态改变被需要以储存所述数据，所述第一偏压安排包含施加到在所述多个层的所述第一集合中的所述多个对应存储单元中的多个存储单元的所述禁止电压。

8.根据权利要求1所述的方法，更包含：为了一状态改变被需要以储存所述数据而识别在所述多个对应存储单元中的多个存储单元，且将多个存储单元指定到所述多个层的所述第一集合以便它包含多个所识别存储单元的全部。

9.根据权利要求3所述的方法，其中所述多个层包含所述第一集合、一第二集合和一第三集合，在所述第二集合中的多个层由在所述第三集合中的一层和在所述第一集合中的一层所分离，且所述方法包含：

在施加所述第一编程操作之后，施加用于在所述第二集合中多个存储单元的一第二编程操作，以及然后施加用于在所述第三集合中多个存储单元的一第三编程操作。

10.一种存储器，包含：

一叠层式存储器结构，具有多个多存储单元层，其中多个多位地址映像到被设置在多个层中的多个对应存储单元；以及

耦合于所述叠层式存储器结构的逻辑与控制电路，所述逻辑与控制电路受配置以：

通过执行被限制到在一第一集合中多个存储单元的一第一编程操作，响应在一多存储单元集合中储存数据的一编程指令，所述多存储单元集合对应于一特定多位地址，所述第一集合包含在所述多存储单元集合中的多个存储单元，所述第一集合包含在所述第一集合中多个层的至少两个的多个子集，其中所述第一集合的所述多个子集是由至少两层而与所述第一集合的其余子集分离，且然后，完成在所述多存储单元集合中剩余存储单元的编程。

11.根据权利要求10所述的存储器，其中所述第一编程操作使在所述第一集合中的一或多个存储单元改变到一所编程状态且在所述多个层中的一第二集合中禁止多存储单元状态中的多个改变；

所述第一编程操作包含施加一第一偏压安排，所述第一偏压安排包含：

施加到在所述第一集合中所述多个存储单元的所述一或多个的一编程电压；以及

施加到在所述第二集合中全部存储单元的一禁止电压；以及

所述逻辑与控制电路响应在所述特定多位地址处编程数据的所述编程指令而受配置以，如果要被储存的数据需要在所述第二集合中多存储单元状态的一改变，则执行另一编程操作，以使在所述第二集合中的一或多个存储单元改变到一所编程状态。

12.根据权利要求11所述的存储器，其中所述另一编程操作包含施加一第二偏压安排，所述第二偏压安排包含：

施加到在所述第二集合中所述多个存储单元的所述一或多个的一编程电压；以及

施加到在所述多个层的所述第一集合中全部存储单元的一禁止电压。

13.根据权利要求12所述的存储器，其中所述第一编程操作受配置以便所述第一集合包含一第一子集和一第三子集且所述第二集合包含一第二子集，所述第一子集包含一第一层对，所述第三子集包含一第三层对，所述第二子集包含一第二层对，且其中所述第一层对和所述第三层对由所述第二层对所分离。

14.根据权利要求13所述的存储器，其中在所述第一层对中的至少一存储单元和在所述第三层对中的至少一存储单元在所述第一编程操作的期间被编程。

15.根据权利要求13所述的存储器，其中所述第二集合包含了包含一第四层对的一第四子集，所述第二层对和所述第四层对由所述第三层对所分离，且其中在所述第二层对中的至少一存储单元和在所述第四层对中的至少一存储单元在所述另一编程操作的期间被编程。

16.根据权利要求11所述的存储器，其中为了没有状态改变被需要以储存所述数据，所述第一偏压安排包含施加到在所述多个层的所述第一集合中的所述多存储单元集合中的多个存储单元的所述禁止电压。

17.根据权利要求11所述的存储器，其中为了一状态改变被需要以储存所述数据，所述逻辑与控制电路响应在所述特定多位地址处编程数据的所述编程指令而受配置识别在所述多个对应存储单元中的多个存储单元，且将多个存储单元指定到所述多个层的所述第一集合以便它包含多个所识别存储单元的全部。

18.根据权利要求12所述的存储器，其中所述多个层包含所述第一集合、一第二集合和一第三集合，在所述第二集合中的多个层由在所述第三集合中的一层和在所述第一集合中的一层所分离，且所述存储器包含：

所述逻辑与控制电路响应在所述特定多位地址处编程数据的所述编程指令而受配置以，在施加所述第一编程操作之后，施加用于在所述第二集合中多个存储单元的一第二编程操作，以及然后施加用于在所述第三集合中多个存储单元的一第三编程操作。