CN109104879A - 多栅极诱发的漏极泄漏电流产生器 - Google Patents

多栅极诱发的漏极泄漏电流产生器 Download PDF

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Abstract

一些实施例包含设备以及使用及形成此些设备的方法。在所述设备当中，一种设备包含：第一及第二导电材料，其位于所述设备的相应第一及第二层级中；柱，其包含在所述第一导电材料与所述第二导电材料之间延伸的长度；存储器单元及控制线，其沿着所述柱定位；第一选择栅极及第一选择线，其沿着所述柱位于所述第一导电材料与所述存储器单元之间；第二选择栅极及第二选择线，其沿着所述柱位于所述第一导电材料与所述第一选择线之间；第一晶体管及第一晶体管栅极线，其沿着所述柱位于所述第一导电材料与所述第一选择线之间；及第二晶体管及第二晶体管栅极线，其沿着所述柱位于所述第一导电材料与所述第一晶体管之间。

Description

多栅极诱发的漏极泄漏电流产生器
优先权申请案
本申请案主张2017年1月26日提出申请的第15/416,870号美国申请案的优先权权益，所述美国申请案以其全文引用方式并入本文中。
背景技术
存储器装置广泛用于计算机及许多电子产品中以存储信息。存储器装置通常具有众多存储器单元。所述存储器装置执行写入操作以将信息存储于所述存储器单元中，执行读取操作以检索所述所存储信息，且执行擦除操作以将信息(例如，过时信息)从所述存储器单元中的一些或所有存储器单元清除。这些操作的可靠性高度取决于所述存储器装置的结构及用于操作所述存储器装置的技术。一些常规存储器装置具有对于一些应用可靠但对于其它应用不适合的结构及操作。
附图说明
图1展示根据本文中所描述的一些实施例的呈存储器装置的形式的设备的框图。
图2A展示根据本文中所描述的一些实施例的包含存储器阵列的存储器装置的一部分的框图，所述存储器阵列具有顶部及底部栅极诱发的漏极泄漏(GIDL)电流产生器电路。
图2B展示根据本文中所描述的一些实施例的图2A的存储器装置的示意图。
图2C展示根据本文中所描述的一些实施例的图2B的存储器装置的一部分的示意图。
图2D展示根据本文中所描述的一些实施例的在实例性擦除、写入及读取操作期间图2A到图2C的存储器装置的信号中的一些信号的实例性波形。
图3展示根据本文中所描述的一些实施例的图2A到图2C的存储器装置的一部分的结构的侧视图。
图4是展示根据本文中所描述的一些实施例的界面在图3的存储器装置的柱中的位置与在存储器装置的擦除操作期间产生的擦除GIDL电流之间的实例性关系的图表。
图5A展示根据本文中所描述的一些实施例的可为图2A的存储器装置的变化形式的存储器装置的一部分的框图。
图5B展示根据本文中所描述的一些实施例的图5A的存储器装置的示意图。
图5C展示根据本文中所描述的一些实施例的图5B的存储器装置的一部分的示意图。
图5D展示根据本文中所描述的一些实施例的在实例性擦除、写入及读取操作期间图5A到图5C的存储器装置的信号中的一些信号的实例性波形。
图6展示根据本文中所描述的一些实施例的图5A到图5C的存储器装置的一部分的结构的侧视图。
图7是展示根据本文中所描述的一些实施例的界面在图6的存储器装置的柱中的位置与在存储器装置的擦除操作期间产生的擦除GIDL电流之间的实例性关系的图表。
图8A展示根据本文中所描述的一些实施例的可为图2A的存储器装置及图5A的存储器装置的变化形式的存储器装置的一部分的框图。
图8B展示根据本文中所描述的一些实施例的图8A的存储器装置的示意图。
图8C展示根据本文中所描述的一些实施例的图8B的存储器装置的一部分的示意图。
图8D展示根据本文中所描述的一些实施例的在实例性擦除、写入及读取操作期间图8A到图8C的存储器装置的信号中的一些信号的实例性波形。
图9展示根据本文中所描述的一些实施例的图8A到图8C的存储器装置的一部分的结构的侧视图。
图10、图11及图12展示根据本文中所描述的一些实施例的形成存储器装置的实例性过程中的顺序阶段。
具体实施方式
图1展示根据本文中所描述的一些实施例的呈存储器装置100的形式的设备的框图。存储器装置100可包含存储器阵列(或多个存储器阵列)101，存储器阵列101含有布置成若干块(存储器单元块)(例如块1030及1031)的存储器单元102。在存储器装置100的实体结构中，存储器单元102可垂直布置(例如，彼此上下地堆叠)于存储器装置100的衬底(例如，半导体衬底)上方。图1展示具有两个块1030及1031的存储器装置100作为实例。存储器装置100可具有两个以上块(例如，多达数千个或更多块)。
如图1中所展示，存储器装置100可包含存取线(其可包含字线)150及数据线(其可包含位线)170。存取线150可载运信号(例如，字线信号)WL0到WLm。数据线170可载运信号(例如，位线信号)BL0到BLn。存储器装置100可使用存取线150来选择性地存取块1030及1031的存储器单元102且使用数据线170来与块1030及1031的存储器单元102选择性地交换信息(例如，数据)。
存储器装置100可包含地址寄存器107以接收线(例如，地址线)103上的地址信息(例如，地址信号)ADDR。存储器装置100可包含可解码来自地址寄存器107的地址信息的行存取电路108及列存取电路109。基于经解码地址信息，存储器装置100可确定在存储器操作期间将存取块1030及1031中的哪一者的哪些存储器单元102。存储器装置100可执行读取操作以读取(例如，感测)块1030及1031的存储器单元102中的信息(例如，先前所存储信息)，或执行写入(例如，编程)操作以将信息存储(例如，编程)于块1030及1031的存储器单元102中。存储器装置100可使用与信号BL0到BLn相关联的数据线170来提供待存储于存储器单元102中的信息或获得从存储器单元102读取(例如，感测)的信息。存储器装置100也可执行擦除操作以将信息从块1030及1031的存储器单元102中的一些或所有存储器单元102擦除。
存储器装置100可包含控制单元118，控制单元118可经配置以基于线104上的控制信号而控制存储器装置100的存储器操作。线104上的控制信号的实例包含一或多个时钟信号及其它信号(例如，芯片启用信号CE#、写入启用信号WE#)以指示存储器装置100可执行哪一操作(例如，读取、写入或擦除操作)。
存储器装置100可包含感测与缓冲电路120，感测与缓冲电路120可包含例如感测放大器及页缓冲电路(例如，数据锁存器)的组件。感测与缓冲电路120可对来自列存取电路109的信号BL_SEL0到BL_SELn做出响应。感测与缓冲电路120可经配置以确定(例如，通过感测)从块1030及1031的存储器单元102读取(例如，在读取操作期间)的信息的值且将信息的值提供到线(例如，全局数据线)175。感测与缓冲电路120也可经配置以使用线175上的信号来基于线175上的信号的值(例如，电压值)(例如，在写入操作期间)而确定待存储(例如，编程)于块1030及1031的存储器单元102中(例如，在写入操作期间)的信息的值。
存储器装置100可包含输入/输出(I/O)电路117以在块1030及1031的存储器单元102与线(例如，I/O线)105之间交换信息。线105上的信号DQ0到DQN可表示从块1030及1031的存储器单元102读取或存储于存储器单元102中的信息。线105可包含存储器装置100内的节点或存储器装置100可驻留于其中的封装上的引脚(或焊料球)。在存储器装置100外部的其它装置(例如，存储器控制器或处理器)可通过线103、104及105与存储器装置100通信。
存储器装置100可接收供应电压，包含供应电压Vcc及Vss。供应电压Vss可在接地电势(例如，具有大致零伏特的值)下操作。供应电压Vcc可包含从外部电源(例如蓄电池或交流电转直流电(AC-DC)转换器电路)供应到存储器装置100的外部电压。
存储器单元102中的每一个可经编程以存储表示至多一个位(例如，单个位)的值或多个位(例如两个、三个、四个或另一数目个位)的值的信息。举例来说，存储器单元102中的每一个可经编程以存储表示单个位的二进制值“0”或“1”的信息。每单元单个位有时称为单电平单元。在另一实例中，存储器单元102中的每一个可经编程以存储表示多个位的值(例如两个位的四个可能值“00”、“01”、“10”、“11”中的一个、三个位的八个可能值“000”、“001”、“010”、“011”、“100”、“101”、“110”及“111”中的一个或另一数目的多个位的其它值中的一个)的信息。具有存储多个位的能力的单元有时称为多电平单元(或多态单元)。
存储器装置100可包含非易失性存储器装置，且存储器单元102可包含非易失性存储器单元，使得存储器单元102可在电力(例如，电压Vcc、Vss或两者)与存储器装置100断开连接时保持存储于其上的信息。举例来说，存储器装置100可为：快闪存储器装置，例如NAND快闪(例如，3维(3-D)NAND)或NOR快闪存储器装置；或另一种类的存储器装置，例如可变电阻存储器装置(例如，相变存储器装置或电阻式RAM(随机存取存储器)装置)。
所属领域的技术人员可认识到，存储器装置100可包含其它组件，所述组件中的数个组件未在图1中经展示以便不使本文中所描述的实例性实施例模糊。存储器装置100的至少一部分可包含类似于或等同于下文参考图2到图12所描述的存储器装置中的任一个的结构的结构且执行类似于或等同于下文参考图2到图12所描述的存储器装置中的任一个的操作的操作。
图2A展示根据本文中所描述的一些实施例的包含存储器阵列201的存储器装置200的一部分的框图，存储器阵列201具有电路285_1、285_2、285_3、285_4，287_1、287_2、287_3、287_4、存储器单元串231到240、291及292、选择电路241到252及241’到252’。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列201可形成图1的存储器阵列101的一部分。
如参考图2B、图2C及图2D更详细地描述，电路285_1、285_2、285_3及285_4以及电路287_1、287_2、287_3、287_4可用于产生GIDL电流以帮助改进存储器装置200的擦除操作。因此，电路285_1、285_2、285_3及285_4可称为电流产生器电路(例如，顶部GILD电流产生器电路)且电路287_1、287_2、287_3、287_4也可称为电流产生器电路(例如，底部GIDL电流产生器电路)。在图2A中，“C.G.电路”代表“电流产生器电路”。
如图2A中所展示，存储器装置200可包含块(存储器单元块)2030及2031。两个块经展示为实例。存储器装置200可包含许多块(例如，多达数千个或更多块)。块2030及2031中的每一个具有其自身的存储器单元串及相关联选择电路以及GIDL电流产生器电路。举例来说，块2030具有存储器单元串231到236、选择电路241到246及241’到246’、电路285_1及285_2以及电路287_1及287_2。块2031具有存储器单元串237到240、291及292、选择电路247到252及247’到252’、电路285_3及285_4以及电路287_3及287_4。
存储器单元串231到240、291及292中的每一个具有布置成串(例如，彼此串联耦合)的存储器单元(图2B中所展示)以存储信息。在存储器装置200的操作(例如，写入或读取)期间，存储器单元串231到240、291及292可个别地经选择以存取选定存储器单元串中的存储器单元以便将信息存储于选定存储器单元串中或从选定存储器单元串检索信息。因此，在写入操作中，选定存储器单元串为经选择以将信息存储于选定存储器单元串的选定存储器单元中的存储器单元串(在存储器单元串231到240、291及292当中)。在读取操作中，选定存储器单元串为经选择以从选定存储器单元串的选定存储器单元读取信息的存储器单元串(在存储器单元串231到240、291及292当中)。在擦除操作期间，特定块中的存储器单元串中的一些或所有存储器单元串可经选择(例如，同时经选择)以将信息从所述存储器单元串擦除。
存储器单元串231到240、291及292中的每一个可与两个选择电路及两个电流产生器电路相关联(例如，耦合到两个选择电路及两个电流产生器电路)。举例来说，存储器单元串231与选择电路(例如，顶部选择电路)241、选择电路(例如，底部选择电路)241’、电路285_1(在选择电路241正上面)及电路287_1(在选择电路241’正下面)相关联。图2A展示块2030及2031中的每一个中的六个存储器单元串及其相关联电路(例如，顶部及底部选择电路以及顶部及底部GIDL电流产生器电路)的实例。块2030及2031中的每一个中的存储器单元串及其相关联选择电路以及电流产生器电路的数目可变化。
存储器装置200可包含分别载运信号BL0、BL1及BL2的线270、271及272。线270、271及272可对应于图1的数据线170。在图2A中，线270、271及272中的每一个可结构化为导电线且可形成存储器装置200的相应数据线(例如，位线)的一部分。块2030及2031的存储器单元串可共享线270、271及272。举例来说，存储器单元串231、232、237及238可共享线270。存储器单元串233、234、239及240可共享线271。存储器单元串235、236、291及292可共享线272。图2A展示三个线(例如，数据线)270、271及272作为实例。数据线的数目可变化。
存储器装置200可包含可载运信号SRC(例如，源极线信号)的线299。线299可结构化为导电线且可形成存储器装置200的源极(例如，源极线)的一部分。块2030及2031可共享线299。
存储器装置200可包含在块2030及2031中的单独控制线。如图2A中所展示，存储器装置200可包含可载运对应信号(例如，字线信号)WL00、WL10、WL20及WL30的控制线2200、2210、2220及2230。存储器装置200可包含可载运对应信号(例如，字线信号)WL01、WL11、WL21及WL31的控制线2201、2211、2221及2231。图2A展示在块2030及2031中的每一个中的四个控制线(2200到2230或2201到2231)作为实例。控制线的数目可变化。
控制线2200到2230及2201到2231可形成存储器装置200的相应存取线(例如，类似于图1的存取线150)的一部分以存取相应块中的存储器单元。举例来说，在用以将信息存储于块2030中的存储器单元(或若干存储器单元)中或从块2030中的存储器单元(或若干存储器单元)检索信息的读取或写入操作期间，控制线2200、2210、2220及2230可经启动(例如，具备正电压)以存取块2030中的选定存储器单元(或若干选定存储器单元)。在存储器装置200中，可一次一个块地存取(例如，在读取或写入操作期间存取)块2030及2031(其共享线270、271及272)。因此，在本文中的实例中，当启动块2030的控制线2200、2210、2220及2230时，块2031的控制线2201、2211、2221及2231可经撤销启动(例如，具备零伏特(例如，接地))。
如图2A中所展示，存储器装置200可包含双重(例如，上部及下部)漏极选择线，包含选择线281A、282A、283A及284A(例如，上部漏极选择线)以及选择线281B、282B、283B及284B(例如，下部漏极选择线)。选择线281A、282A、283A及284A中的每一个可载运单独(例如，不同)信号(例如，上部选择线信号)SGDA。选择线281B、282B、283B及284B中的每一个可载运单独信号(例如，下部选择线信号)SGDB。
如图2A中所展示，选择电路241、243及245可共享选择线281A及281B。选择电路242、244及246可共享选择线282A及282B。选择电路247、249及251可共享选择线283A及283B。选择电路248、250及252可共享选择线284A及284B。选择电路241到252中的每一个可包含可由两个相应选择线(例如，281A及281B、282A及282B、283A及283B或284A及284B)控制(例如，接通或关断)的多个选择栅极(例如，图2B中所展示的多个晶体管)。
存储器装置200可包含双重(例如，下部及上部)源极选择线，包含选择线281’A及283’A(例如，下部源极选择线)以及选择线281’B及283’B(例如，上部源极选择线)。选择线281’A及283’A中的每一个可载运单独(例如，不同)信号SGSA。选择线281’B及283’B中的每一个可载运单独(例如，不同)信号SGSB。在存储器装置200的替代布置中，线281’A及283’A可载运相同信号，且线281’B及283’B可载运相同信号。
选择电路241’到246’可共享选择线281’A及281’B。选择电路247’到252’可共享选择线283’A及283’B。选择电路241’到252’中的每一个可包含可由两个相应选择线(例如，281’A及281’B或283’A及283’B)控制(例如，接通或关断)的多个选择栅极(例如，图2B中所展示的多个晶体管)。
电路(例如，顶部GIDL电流产生器电路)285_1、285_2、285_3及285_4中的每一个可与相应选择电路(在选择电路241到252当中)串联连接于相应数据线(线270、271及272中的一个)与相应存储器串(在存储器单元串231到240、291及292当中)之间。电路285_1、285_2、285_3及285_4中的每一个可包含多个晶体管(图2B中所展示)。
如图2A中所展示，存储器装置200可包含线280_1A、280_2A、280_3A及280_4A，其中的每一个可载运单独(例如，不同)信号GGA。存储器装置200还包含线280_1B、280_2B、280_3B及280_4B，其中的每一个可载运单独信号GGB。线280_1A、280_2A、280_3A、280_4A、280_1B、280_2B、280_3B及280_4B可耦合到电路285_1、285_2、285_3及285_4的相应晶体管(图2B中所展示)的栅极。因此，线280_1A、280_2A、280_3A、280_4A、280_1B、280_2B、280_3B及280_4B可称为晶体管栅极线。
如图2A中所展示，电路285_1可共享线280_1A及280_1B。电路285_2可共享线280_2A及280_2B。电路285_3可共享线280_3A及280_3B。电路285_4可共享线280_4A及280_4B。电路285_1、285_2、285_3及285_4中的每一个可由两个相应晶体管栅极线(例如，280_1A及280_1B、280_2A及280_2B、280_3A及280_3B或280_4A及280_4B)控制(例如，接通或关断)。
电路(例如，底部GIDL电流产生器电路)287_1、287_2、287_3及287_4中的每一个可与相应选择电路(在选择电路241’到252’当中)串联耦合在线299与相应存储器串(在存储器单元串231到240、291及292当中)之间。电路287_1、287_2、287_3及287_4中的每一个可包含晶体管(图2B中所展示)。
如图2A中所展示，存储器装置200可包含线289_1B及289_3B，其中的每一个可载运单独(例如，不同)信号GG’B。线289_1B及289_3B可耦合到电路287_1、287_2、287_3及287_4的相应晶体管(图2B中所展示)的栅极。因此，线289_1B及289_3B可称为晶体管栅极线。
如图2A中所展示，电路287_1及287_2可共享线289_1B。电路287_3及287_4可共享线289_3B。电路287_1、287_2、287_3及287_4中的每一个可由相应晶体管栅极线(例如，289_1B及289_3B)控制(例如，接通或关断)。
在存储器装置200的操作(例如，读取或写入操作)期间，信号GGA及GGB可用于启动(例如，接通)相应电路285_1、285_2、285_3及285_4，且信号GG’B可用于启动(例如，接通)相应电路287_1、287_2、287_3及287_4。启动电路285_1、285_2、285_3及285_4可包含将电压提供(例如，施加)到信号GGA及GGB。启动电路287_1、287_2、287_3及287_4可包含将电压提供(例如，施加)到信号GG’B。
提供到信号GGA、GGB及GG’B中的每一个的电压可针对存储器装置200的不同操作具有不同值。举例来说，在擦除操作期间提供到信号GGA、GGB及GG’B的电压的值可比在读取或写入操作期间提供到信号GGA、GGB及GG’B的电压的值高得多(例如，两倍或更高)。
在存储器装置200的操作期间，可取决于存储器装置200对选定存储器单元串执行哪一操作而启动(例如，通过接通选择电路中的晶体管)与所述选定存储器单元串相关联的一个或两个选择电路。在存储器装置200的操作期间，存储器装置200可选择特定存储器单元串的存储器单元作为选定存储器单元以便将信息存储于选定存储器单元中(例如，在写入操作期间)或从选定存储器单元检索信息(例如，在读取操作期间)。在擦除操作期间，存储器装置200可选择一块作为选定块以将信息从选定块的一部分(例如，子块)中的存储器单元或来自整个选定块的存储器单元擦除。
在存储器装置200的操作期间启动在选择电路247到252当中的特定选择电路可包含将具有特定值的电压提供(例如，施加)到与所述特定选择电路相关联的信号SGDA及SGDB。启动在选择电路247’到252’当中的特定选择电路可包含将具有特定值的电压提供(例如，施加)到与所述特定选择电路相关联的信号SGSA及SGSB。当在特定操作期间启动在选择电路241到252当中的特定选择电路时，所述特定选择电路可通过在电路285_1、285_2、285_3及285_4当中的相应电路(其也在所述特定操作期间经启动)将与所述特定选择电路相关联的选定存储器单元串耦合到相应数据线(例如，线270、271或272中的一个)(例如，形成从与所述特定选择电路相关联的选定存储器单元串到相应数据线的电流路径)。当启动在选择电路241’到252’当中的特定选择电路时，所述特定选择电路可通过在电路287_1、287_2、287_3及287_4当中的相应电路(其也在所述特定操作期间经启动)将与所述特定选择电路相关联的选定存储器单元串耦合到源极(例如，线299)(例如，形成从与所述特定选择电路相关联的选定存储器单元串到源极的电流路径)。
图2B展示根据本文中所描述的一些实施例的图2A的存储器装置200的示意图。为了简单，图2B展示针对仅四个存储器单元串231、232、237及238、八个选择电路241、242、247、248、241’、242’、247’及248’的标记，以及针对顶部GIDL电流产生器电路(例如，285_1、285_2、285_3及285_4)中的一些顶部GIDL电流产生器电路及底部GIDL电流产生器电路(例如，287_1、287_2、287_3及287_4)中的一些底部GIDL电流产生器电路的标记。
如图2B中所展示，存储器装置200可包含可相对于存储器装置200的结构(图3中所展示)在三个维度(3-D)(例如x、y及z维度)上物理地布置的存储器单元210、211、212及213、选择栅极(例如，漏极选择栅极)261及262以及选择栅极(例如，源极选择栅极)263及264。
在图2B中，存储器装置200的存储器单元串(例如，串231、232、237及238)中的每一个可包含彼此串联耦合的存储器单元210中的一个、存储器单元211中的一个、存储器单元212中的一个及存储器单元213中的一个。图2B展示其中存储器装置200具有相应存储器单元210、211、212及213的四个层级(例如，四个层)且存储器单元串中的每一个有四个存储器单元的实例。存储器装置200的存储器单元的层级(例如，层)数目可变化。因此，每一存储器单元串中的存储器单元数目也可变化。进一步地，所属领域的技术人员将认识到，在存储器单元串231、232、237及238的存储器单元210、211、212及213当中的存储器单元中的一些存储器单元可为虚拟存储器单元。虚拟存储器单元为不经配置以存储信息的存储器单元。虚拟存储器单元可经配置以用于所属领域的技术人员已知的目的。在存储器装置200的一些实例中，在每一存储器单元串231、232、237及238的两端处的存储器单元中的一个或两个(或更多)(例如，紧邻着选择栅极262、选择栅极264或选择栅极262及264两者的存储器单元)可为虚拟存储器单元。
如图2B中所展示，存储器装置200可包含晶体管286及288。电路285_1、285_2、285_3及285_4中的每一个可包含两个晶体管286。电路287_1、287_2、287_3及287_4中的每一个可包含一个晶体管288。晶体管286及288中的每一个可在存储器装置200的读取或写入操作期间操作为开关。在读取或写入操作期间，与选定块(例如，块2030或2031)的选定存储器单元串相关联的特定电流产生器电路(在电路285_1、285_2、285_3、285_4、287_1、287_2、287_3及287_4当中)处的信号GGA、GGB及GG’B可具备电压，使得可接通与那些特定电流产生器电路相关联的晶体管286及288。在擦除操作期间，选定块的信号GGA、GGB及GG’B可具备电压以致使选定块的晶体管286及288处于一条件中，使得可产生GIDL电流以帮助改进存储器装置200的擦除操作。
如图2B中所展示，选择电路241、242、247及248中的每一个可包含两个选择栅极(例如，两个漏极选择栅极)：选择栅极261中的一个及选择栅极262中的一个。选择电路241’、242’、247’及248’中的每一个可包含两个选择栅极(例如，两个源极选择栅极)：选择栅极263中的一个及选择栅极264中的一个。选择栅极261、262、263及264中的每一个可操作为晶体管。图2B将选择栅极261、262、263及264以及晶体管286及288中的每一个展示为具有与存储器单元210、211、212及213相同的结构作为实例。在存储器装置200的一些实例中，选择栅极261、262、263及264以及晶体管286及288中的一些或所有可具有不同于存储器单元210、211、212及213的结构的结构(例如，场效应晶体管(FET)的结构)。
在存储器装置200中，选择线(例如，漏极选择线281A、282A、283A、284A、281B、282B、283B或284B或者源极选择线281’A、281’B、283’A或283’B)可载运信号(例如，信号SGDA、SGDB、SGSA或SGSB)，但选择线不如同(例如，晶体管)一样操作。选择栅极(例如，漏极选择栅极261或262或源极选择栅极263及264)可从相应选择线接收信号且可如同开关(例如，晶体管)一样操作。
在此描述中，线(例如，漏极选择线281A、282A、283A、284A、281B、282B、283B及284B中的任一个、源极选择线281’A、281’B、283’A及283’B中的任一个、晶体管栅极线280_1A、280_2A、280_3A、280_4A、280_1B、280_2B、280_3B、280_4B、289_1A、289_3A(图5A)、289_1B及289_3B中的任一个以及控制线2200到2230及2201到2231中的任一个)包含导电材料件、导电材料区域、导电材料层或可载运电信号的任一形状的结构。因此，在此描述中，线包含“线”形状结构及任何其它结构形状(例如，任一形状的区域、层形状及其它形状)。
为了集中于本文中所论述的实施例，下文参考图2C及图2D进行的描述集中于四个存储器单元串231、232、237及238、选择电路241、242、247、248、241’、242’、247’及248’、电流产生器电路(例如，电路285_1、285_2、285_3、285_4、287_1、287_2、287_3及287_4)中的一些电流产生器电路。存储器装置200的其它存储器单元串、选择电路及电流产生器电路具有类似结构及连接。
图2C展示根据本文中所描述的一些实施例的图2B的存储器装置200的一部分的示意图，存储器装置200包含线270、电路285_1、285_2、285_3、285_4、选择电路241、242、247及248、存储器单元串231、232、237及238、选择电路241’、242’、247’及248’、电路287_1、287_2、287_3及287_4以及线299。如图2C中所展示，选择电路241、242、247及248中的每一个的选择栅极261及262可与两个晶体管286串联耦合在线270与在存储器单元串231、232、237及238当中的相应存储器单元串之间。选择电路241’、242’、247’及248’中的每一个的选择栅极263及264可与在晶体管288当中的晶体管串联耦合在线299与在存储器单元串231、232、237及238当中的相应存储器单元串之间。
选择电路241的选择栅极261具有可为选择线281A的一部分(例如，由选择线281A的一部分形成)的端子(例如，晶体管栅极)。选择电路241的选择栅极262具有可为选择线281B的一部分(例如，由选择线281B的一部分形成)的端子(例如，晶体管栅极)。选择电路241的选择栅极261及262可由分别提供到选择线281A及281B的信号SGDA及SGDB控制(例如，接通或关断)。
选择电路241’的选择栅极263具有可为选择线281’A的一部分(例如，由选择线281’A的一部分形成)的端子(例如，晶体管栅极)。选择电路241’的选择栅极264具有可为选择线281’B的一部分(例如，由选择线281’B的一部分形成)的端子(例如，晶体管栅极)。选择电路241’的选择栅极263及264可由分别提供到选择线281’A及281’B的信号SGSA及SGSB控制(例如，接通或关断)。
类似地，如图2C中所展示，选择电路242、247及248中的每一个的选择栅极261及262也具有可为在选择线282A、283A、284A、282B、283B及284B当中的相应选择线的部分(例如，由所述相应选择线的部分形成)的端子(晶体管栅极)。选择电路242’、247’及248’中的每一个的选择栅极263及264也具有可为在选择线281’A、283’A、281’B及283’B当中的相应选择线的一部分(例如，由所述相应选择性的一部分形成)的端子(晶体管栅极)。
晶体管286及288中的每一个具有可为相应晶体管栅极线的一部分(例如，由相应晶体管栅极线的的一部分形成)的端子(例如，晶体管栅极)。举例来说，与信号GGA相关联的电路285_1的晶体管286具有可为线(例如，晶体管栅极线)280_1A的一部分的晶体管栅极。在另一实例中，与信号GGB相关联的电路285_1的晶体管286具有可为线(例如，晶体管栅极线)280_1B的一部分的晶体管栅极。在又一实例中，电路287_1的晶体管288具有可为线(例如，晶体管栅极线)289_1B的一部分的晶体管栅极。
在存储器装置200的操作(例如，读取或写入操作)期间，与选定存储器单元串相关联的特定选择电路的选择栅极261、262、263及264以及晶体管286及288可选择性地经启动(例如，接通)以将选定存储器单元串耦合到相应数据线(例如，线270、271或272)及源极(例如，线299)。举例来说，在图2C中，在存储器装置200的写入操作期间，如果存储器单元串231为选定存储器单元串，那么选择电路241的选择栅极261及262、电路285_1的晶体管286以及电路287_1的晶体管288可经启动以将存储器单元串231耦合到线270；在此实例中可不启动选择电路241’的选择栅极263及264。
在另一实例中，在图2C中，在存储器装置200的读取操作期间，如果存储器单元串231为选定存储器单元串，那么选择电路241的选择栅极261及262以及电路285_1的晶体管286以及电路287_1的晶体管288可经启动以将存储器单元串231耦合到线270；选择电路241’的选择栅极263及264也可在此实例中经启动以将存储器单元串231耦合到线299。在本文中的这两个实例中，当选择存储器单元串231时，可将存储器单元串232、237及238取消选择。因此，(与经取消选择的存储器单元串232、237及238相关联的)选择电路242、247、248、242’、247’及248’中的选择栅极261、262、263及264以及电路285_2、285_3及285_4的晶体管286可经撤销启动(例如，关断)以将存储器单元串232、237及238与线270及线299解耦。
在存储器装置200的擦除操作中，选定块(经选择以将信息从其擦除的块)的相应漏极及源极选择栅极上的信号SGDA、SGDB、SGSA及SGSB可具备具有比在读取或写入操作期间提供到这些信号的电压的值(图2D中所展示的实例性值)高得多的值的电压。如上文参考图2A所描述，选定块的相应晶体管栅极线上的信号GGA、GGB及GG’B可具备具有比在读取或写入操作期间提供到这些信号的电压的值(图2D中所展示的实例性值)高得多的值的电压。在存储器装置200的经取消选择块中在读取、写入及擦除操作期间，可将经解除选择块中的信号撤销启动。
图2D展示根据本文中所描述的一些实施例的在实例性擦除、写入及读取操作期间存储器装置200(图2A到图2C)的信号BL0、BL1、BL2、GGA、GGB、SGDA、SGDB、SGSA、SGSB、GG’B及SRC的实例性波形。图2D中所展示的信号SGDA、SGDB、SGSA及SGSB与在实例性擦除、写入及读取操作期间选择的存储器装置200的块(例如，块2030或块2031)相关联。图2D省略存储器装置200的其它信号(例如，图2C中所展示的信号中的一些信号)以帮助集中于本文中所描述的存储器装置的实施例。在存储器装置200的擦除、写入及读取操作期间，所省略信号可具备具有所属领域的技术人员已知的值的电压。
与图2D中所展示且在本文中的此说明中的擦除、写入及读取操作相关联的电压的特定值为实例性值。可使用其它电压值。
以下说明是指图2B、图2C及图2D。在图2D中，电压VERASE中的每一个可具有大于电压V1到V12、VPreCh、VBL及V0中的每一个的值的值。电压V0可为0V(例如，接地电势，例如Vss)。电压V1到V12中的每一个可具有正值(例如，大于电压V0的值的值)。电压VERASE可具有大致20V的值。电压V1可为电压Vcc(例如，存储器装置200的供应电压)或电压Vpass。电压Vcc可具有大致介于1V与3V之间的值(或其它值)。电压Vpass可具有可致使选定存储器单元串的非选定存储器单元在读取或写入操作期间操作为作用导电路径(例如，以传导电流)的值。电压Vpass可具有大致3V到5V的值(或其它值)。电压VPreCh可具有介于0.5V多达电压Vcc的值之间的值。电压V2到V7中的每一个可具有等于电压Vcc的值或其它值的值以在写入及读取操作期间接通相应漏极选择栅极(例如，图2C中的261及262)及源极选择栅极(例如，图2C中的263及264)。电压V8、V9及V10可具有相同值。电压V11及V12可具有相同值。作为实例，当电压VERASE具有大致20V的值时，电压V8、V9及V10中的每一个可具有大致10V的值，且电压V11及V12中的每一个可具有大致15V的值。
在写入操作期间，电压VBL可具有取决于待存储于选定存储器单元中的信息的值(例如，位的值)的值。在读取操作期间，电压VBL可具有取决于从选定存储器单元感测到的信息的值(例如，位的值)的值。
如图2D中所展示，在擦除操作期间，信号BL0、BL1及BL2以及SRC可具备电压VERASE以擦除存储于选定块(例如，图2C中的块2030或块2031)的存储器串的存储器单元210、211、212及213中的信息。晶体管286及288(图2C)可操作以产生GIDL电流(例如，操作为GIDL电流产生器)以帮助擦除操作。举例来说，在擦除操作期间由晶体管286及288产生的GIDL电流可加快选定块中的存储器单元串的主体的充电。
如图2D中所展示，存储器装置200的写入操作可具有不同阶段，例如写入预充电阶段(在图2D中的写入操作期间展示为“PreCh”)及在写入预充电阶段之后的编程阶段(在图2D中展示为“Prgm”)。在写入预充电阶段期间，信号BL0、BL1及BL2可具备预充电电压VPreCh。在编程阶段期间，信号BL0、BL1及BL2可取决于待存储于耦合到在线270、271及272(与信号BL0、BL1及BL2相关联)当中的相应线的存储器单元串的选定存储器单元中的信息的值而具有电压VBL、V0或电压具有介于电压V0与VBL的值之间的值。在写入操作期间，信号GGA、GGB及GG’B可具备电压V1，使得晶体管286及288(图2C)可经启动(例如，接通)；且信号SRC可具备电压V1(例如，Vcc)。在写入操作期间，信号SGDA及SGDB可分别具备电压V2及V3，且信号SGSA及SGSB可具备电压V0。
如图2D中所展示的存储器装置200的读取操作可具有不同阶段，例如读取预充电阶段(在图2D中的读取操作期间展示为“PreCh”)及在读取预充电阶段之后的感测阶段(在图2D中展示为“Sense”)。在读取预充电阶段期间，信号BL0、BL1及BL2可具备预充电电压VPreCh。在感测阶段期间，信号BL0、BL1及BL2可取决于从耦合到在线270、271及272(与信号BL0、BL1及BL2相关联)当中的相应线的存储器单元串的选定存储器单元感测到的信息的值而具有电压VBL或V0。在读取操作期间，信号GGA、GGB及GG’B可具备电压V1，使得晶体管286及288(图2C)可经启动(例如，接通)；且信号SRC可具备电压V0。在读取操作期间，信号SGDA及SGDB可分别具备电压V4及V5；且信号SGSA及SGSB可分别具备电压V6及V7。
图3展示根据本文中所描述的一些实施例的存储器装置200的一部分的结构的侧视图。图3中的存储器装置200的结构对应于图2C中所展示的存储器装置200的示意图的一部分。为了简单，图3展示包含线270(及相关联信号BL0)、电路(例如，电流产生器电路)285_1、选择电路241、存储器单元串231、控制线2200、2210、2220及2230、选择电路241’以及电路(例如，电流产生器电路)287_1的存储器装置200的结构。图2A、图2B及图2C中的存储器装置200的其它类似元件可具有例如图3中所展示的结构的结构。
如图3中所展示，存储器装置200可包含衬底390，存储器单元串231的存储器单元210、211、212及213可形成于衬底390上方(例如，相对于衬底390垂直形成)。存储器装置200关于z维度包含不同层级307到317。层级307到317为在存储器装置200的衬底390与线270之间的内部装置层级。
如图3中所展示，存储器单元210、211、212及213可分别位于层级310、311、312及313中。控制线2200、2210、2220及2230(分别与存储器单元210、211、212及213相关联)也可分别位于层级310、311、312及313中。
选择线281A及281B可位于不同层级(例如，分别为层级315及314)中，使得存储器单元串231位于选择线281A及281B与衬底390之间。选择线281’A及281’B可位于不同层级(例如，分别为层级308及309)中在衬底390与存储器单元串231之间。
线(例如，晶体管栅极线)280_1A及280_1B可位于不同层级(例如，分别为层级317及316)中，使得选择线281A及281B位于线280_1A及280_1B与存储器单元串231之间。线(例如，晶体管栅极线)289_1B可位于层级307中，使得线289_1B位于选择线281’A及281’B与衬底390之间。
存储器装置200的衬底390可包含单晶(也称为单一晶体)半导体材料。举例来说，衬底390可包含单晶硅(也称为单一晶体硅)。衬底390的单晶半导体材料可包含杂质，使得衬底390可具有特定导电类型(例如，n型或p型)。尽管图3中未展示，但衬底390可包含可位于存储器阵列201(图2A)下方(例如位于图3中的线299正下方)的电路。此电路可包含感测放大器、缓冲器(例如，页缓冲器)、解码器及存储器装置200的其它电路组件。
如图3中所展示，线270可具有在x维度的方向上延伸的长度，所述x维度垂直于z维度且垂直于y维度。线270可包含导电材料(例如，经导电掺杂多晶硅(polycrystallinesilicon)(经掺杂多晶硅(polysilicon))、金属或其它导电材料)。线299可包含导电材料。图3展示其中线299(例如，源)可形成于衬底390的一部分上方(例如，通过在衬底390上方沉积导电材料)的实例。或者，线299可形成于衬底390的一部分中或形成于衬底390的一部分上(例如，通过掺杂衬底390的一部分)。
如图3中所展示，存储器装置200可包含柱331，柱331具有从线299的导电材料区域向外(例如，在存储器装置200的z维度的方向上垂直)延伸的长度。柱331可包含部分343、344、345及346。
柱331的部分343(导电部分)具有在柱331的长度的方向上(在z维度上)延伸的长度且可耦合(例如，直接耦合)到线270。举例来说，部分343的材料可直接接触线270的导电材料区域(线270的一部分)。部分343可称为柱331的插塞(例如，导电插塞)。如下文更详细地描述，包含部分343及电路285_1(其包含晶体管286)可相比于一些常规存储器装置而改进存储器装置200的操作(例如，擦除操作)。
柱331(图3)的部分346(导电部分)可耦合(例如，直接耦合)到线299。举例来说，部分346的材料可直接接触线299的导电材料区域(线299的一部分)。
柱331的部分344具有在柱331的长度的方向上(在z维度上)延伸的长度且可位于(例如，垂直位于)部分343与346之间。部分344及部分343及346中的每一个的至少一部分可形成柱331中的导电沟道(例如，存储器单元串231的主体的一部分)。所述导电沟道(至少由部分344形成)具有在柱331的长度的方向上(在z维度上)延伸的长度且可在存储器装置200的操作(例如，读取、写入或抹除)期间载运电流(例如，在线270与线299(例如，源极)之间的电流)。
柱331的部分345(电介质部分)可由部分344及346环绕(例如，水平环绕)。在形成存储器装置200的柱331的过程期间，在形成部分345之前柱331可具有中空芯(例如，空芯)。图3中的部分345可包含占据(例如，填充)中空芯(如图3中所展示)使得部分344可环绕部分345的至少一部分的电介质材料(例如，二氧化硅)。
部分343、344及346中的每一个可包含导电材料(例如，经掺杂多晶硅)。部分343、346及344可包含具有相同导电类型但具有不同掺杂浓度的材料。举例来说，部分343、346及344可包含n型半导体材料(例如，n型多晶硅)，但部分343及346中的每一个可具有高于部分344的掺杂浓度(n型杂质(例如，砷或磷))的掺杂浓度(n型杂质(例如，砷或磷))。
或者，部分343及346可包含相同导电类型的材料，且部分344可包含具有不同于部分343及346的导电类型的导电类型的材料。举例来说，部分343及346可包含n型半导体材料(例如，n型多晶硅)，且部分344可包含p型半导体材料(例如，p型多晶硅)。部分343及346中的每一个可具有高于部分344的掺杂浓度(例如，p型杂质(例如，硼))的掺杂浓度(n型杂质(例如，砷或磷))。
如图3中所展示，存储器装置200包含在柱331中的界面348。界面348为其中部分343(例如，部分343的材料的底部)接触部分345(例如，接触部分345的材料的顶部)的位置。图3展示其中界面348(例如，部分343的底部)位于(例如，定位于)大致层级316处的实例。然而，界面348可位于(例如，定位于)柱331中的另一位置处(例如，层级315与317之间的位置处)。如下文参考图4所描述，存储器装置200的结构可允许其操作(例如，擦除操作)不易受过程变化(形成存储器装置200的过程)影响，借此抑制过程变化对存储器装置200的操作的影响。此允许存储器装置200维持其操作，即使界面348的位置可能偏离其预期位置(例如，归因于过程变化)。存储器装置200的结构也可允许其产生进一步帮助存储器装置200的擦除操作的相对较高擦除GIDL电流量。
如图3中所展示，存储器单元串231的存储器单元210、211、212及213可沿着柱331的节段(例如，柱331的从层级310延伸到层级313的节段)定位。控制线2200、2210、2220、2230(与相应存储器单元210、211、212及213相关联)也可沿着柱331的节段(例如，从层级310延伸到层级313的节段)定位。控制线2200、2210、2220、2230的材料可包含导电材料(例如，经导电掺杂n型多晶硅、金属或其它导电材料)。
与线(例如，晶体管栅极线)280_1A相关联的晶体管286可在层级317中沿着柱331的节段(层级317处的节段)定位。线280_1A也可在层级317中沿着柱331的节段(层级317处的节段)定位。
与线(例如，晶体管栅极线)280_1B相关联的晶体管286可在层级316中沿着柱331的节段(层级316处的节段)定位。线280_1B也可在层级316中沿着柱331的节段(层级316处的节段)定位。
选择线281A可在层级315中沿着柱331的节段(层级315处的节段)定位。选择线281B可在层级314中沿着柱331的节段(层级314处的节段)定位。
选择线281’B可在层级309中沿着柱331的节段(层级309处的节段)定位。选择线281’A可在层级308中沿着柱331的节段(层级308处的节段)定位。
与线(例如，晶体管栅极线)289_1B相关联的晶体管288可在层级307中沿着柱331的节段(层级307处的节段)定位。线289_1B也可在层级307中沿着柱331的节段(层级307处的节段)定位。
线280_1A、280_1B及289_1B以及选择线281A、281B、281’A及281’B的材料可包含经导电掺杂多晶硅、金属或其它导电材料。线280_1A、280_1B及289_1B以及选择线281A、281B、281’A及281’B的材料可与控制线2200、2210、2220、2230的导电材料相同。
如图3中所展示，存储器装置200可包含结构330，结构330包含在柱331与控制线2200、2210、2220、2230之间的部分301、302及303。存储器单元串231的存储器单元210、211、212及213中的每一个可包含结构330的一部分(在相应层级310、311、312及313处的部分301、302及303的一部分)。举例来说，在存储器单元210、211、212及213当中的特定存储器单元处的部分302的一部分可为所述特定存储器单元的电荷存储结构(例如，存储器部分)且可经配置以将信息存储于所述特定存储器单元中。
结构330可为TANOS(TaN、Al2O3、Si3N4、SiO2、Si)结构的一部分。举例来说，部分301(例如，多晶硅间电介质)可包含能够阻挡电荷的穿隧的一或若干电荷阻挡材料(例如，例如TaN及Al2O3的电介质材料)。部分302可包含可提供电荷存储功能(例如，捕获电荷)以表示存储于存储器单元210、211、212或213中的信息的值的电荷存储元件(例如，一或若干电荷存储材料，例如Si3N4或其它电介质材料)。因此，在此实例中，存储器单元210、211、212及213中的每一个中的经配置以存储信息的电荷存储结构(部分302的一部分)为电介质结构，所述电介质结构可包含电介质材料(例如，Si3N4)。部分303可包含能够允许电荷(例如，电子)的穿隧的一或若干隧道电介质材料(例如，SiO2)。作为实例，部分303可允许在存储器装置200的写入操作期间电子从部分344穿隧到部分302且在存储器装置200的擦除操作期间电子从部分302穿隧到部分344。
在存储器装置200的替代布置中，结构330可为SONOS(Si、SiO2、Si3N4、SiO2、Si)结构的一部分。在此替代布置中，在存储器单元210、211、212及213中的每一个中，存储器部分(部分302的一部分)可为电介质材料(例如，Si3N4)部分。
在存储器装置200的另一替代布置中，结构330可为浮动栅极结构的一部分。在此替代布置中，存储器单元210、211、212及213中的每一个中的经配置以存储信息的电荷存储结构(部分302的一部分)可为多晶硅结构。
如图3中所展示，选择线(例如，281A、281B、281’A或281’B)为导电材料(例如，多晶硅、金属或其它导电材料)件(例如，单个层)。如上文所描述，选择线可载运信号(例如，图2C中的信号SGDA、SGDB、SGSA或SGSB)，但其不如同开关(例如，晶体管)一样操作。选择栅极(例如，选择栅极261、262、263及264中的每一个)可包含相应选择线的一部分(例如，形成相应选择线的导电材料的件的一部分)及额外结构以执行功能(例如，晶体管的功能)。举例来说，在图3中，选择栅极261可包含选择线281A的一部分及结构330的一部分，选择栅极262可包含选择线281B的一部分及结构330的一部分，选择栅极263可包含选择线281’A的一部分及结构330的一部分，且选择栅极264可包含选择线281’B的一部分及结构330的一部分。
类似地，如图3中所展示，晶体管栅极线(例如，280_1A、280_1B或289_1B)为导电材料(例如，多晶硅、金属或其它导电材料)件(例如，单个层)。晶体管栅极线可载运信号(例如，图2C中的信号GGA、GGB或GG’B)，但晶体管栅极线不如同开关(例如，晶体管)一样操作。与晶体管栅极线(例如，280_1A、280_1B或289_1B)相关联的晶体管(例如，晶体管286及288中的每一个)可包含相应晶体管栅极线的一部分(例如，形成相应晶体管栅极线的导电材料的件的一部分)及额外结构以执行晶体管的功能。举例来说，在图3中，晶体管286可包含线280_1A及280_1B的相应部分以及结构330的相应部分，且晶体管288可包含线289_1B的一部分及结构330的一部分。
图3展示其中晶体管286及288以及选择栅极261、262、263及264具有与存储器单元210、211、212及213相同的结构(例如，TANOS结构)的实例。或者，晶体管286及288以及选择栅极261、262、263及264中的一些或所有可具有不同结构，例如FET结构。FET的实例包含金属氧化物半导体(MOS)晶体管结构。如所属领域的技术人员已知，FET通常包含晶体管栅极、晶体管主体沟道及可与晶体管栅极及晶体管主体沟道直接接触的在晶体管栅极与晶体管主体沟道之间的栅极氧化物。
如图3中所展示，在控制线2200、2210、2220及2230当中的两个邻近控制线(在z维度的方向上紧挨着彼此垂直定位的两个控制线)彼此垂直分开距离(例如，间隔)D1。选择线281A及281B彼此垂直分开距离(例如，间隔)D2。选择线281’A及281’B彼此垂直分开距离(例如，间隔)D2’。距离D2及D2’可为相同的(例如，基本上相等)。距离D2及D2’中的每一个可与距离D1相同。
线280_1A及280_1B彼此垂直分开距离(例如，间隔)D3。线280_1B可与选择线281A垂直分开距离(例如，间隔)D4。线289_1B可与选择线281’A垂直分开距离(例如，间隔)D4’。距离D3、D4及D4’中的每一个可与距离D1相同。因此，如上文所描述，距离(例如，垂直距离)D1、D2、D2’、D3、D4及D4’可为相同的。
如图3中所展示，距离D1为从两个垂直邻近控制线中的任一个的最近顶部或底部边缘(关于z维度直接面对彼此的表面)测量的垂直距离(例如，垂直间隔)。如上文所描述，控制线2200、2210、2220及2230中的每一个可由导电材料(例如，金属或另一导电材料)形成。因此，距离D1可在形成两个邻近控制线的材料的两个最近边缘之间测量。举例来说，距离D1可从形成控制线2200及2210的材料的最近边缘、形成控制线2210及2220的材料的最近边缘或形成控制线2220及2230的材料的最近边缘测量。
距离D2为从选择线281A及281B的最近顶部或底部边缘(关于z维度直接面对彼此的表面)测量的垂直距离(例如，垂直间隔)。如上文所描述，选择线281A及281B可由导电材料(例如，金属或另一导电材料)形成。因此，距离D2可在形成选择线281A及281B的材料的两个最近边缘之间测量。
距离D2’为从选择线281’A及281’B的最近顶部或底部边缘(关于z维度侧的边缘，其关于z维度直接面对彼此)测量的垂直距离(例如，垂直间隔)。如上文所描述，选择线281’A及281’B可由导电材料(例如，金属或另一导电材料)形成。因此，距离D2’可在形成选择线281’A及281’B的材料的两个最近边缘之间测量。
图3也展示存储器装置200中的元件之间的距离D1’及D1”。距离D1’为距控制线2200、2210、2220及2230最近的选择线(例如，在此实例中为选择线281B)与距选择线281A及281B最近(在此实例中距选择线281B最近)的控制线(例如，2230)之间的垂直距离(例如，垂直间隔)。因此，距离D1’可在形成选择线281B及控制线2230的材料的两个最近边缘之间测量。距离D1”为距控制线2200、2210、2220及2230最近的选择线(例如，在此实例中为选择线281’B)与距选择线281’A及281’B最近(在此实例中距选择线281’B最近)的控制线(例如，2200)之间的垂直距离(例如，垂直间隔)。因此，距离D1”可在形成选择线281’B及控制线2200的材料的两个最近边缘之间测量。
距离D3为从线280_1A及280_1B的最近顶部或底部边缘(关于z维度彼此直接面对的表面)测量的垂直距离(例如，垂直间隔)。如上文所描述，选择线280_1A及280_1B可由导电材料(例如，金属或另一导电材料)形成。因此，距离D3可在形成线280_1A及280_1B的材料的两个最近边缘之间测量。
距离D4为从线281A及280_1B的最近顶部或底部边缘(关于z维度直接面对彼此的表面)测量的垂直距离(例如，垂直间隔)。因此，距离D4可在形成线281A及280_1B的材料的两个最近边缘之间测量。
距离D4’为从线281’A及289_1B的最近顶部或底部边缘(关于z维度直接面对彼此的表面)测量的垂直距离(例如，垂直间隔)。因此，距离D4’可在形成线281’A及289_1B的材料的两个最近边缘之间测量。
如图3中所展示，控制线2200、2210、2220及2230、选择线281A、281B、281’A及281’B以及线280_1A、280_1B及289_1B与柱331的部分344(例如，导电沟道)分开相同距离Dx(例如，关于x维度的水平距离)。距离Dx可为结构330关于x维度的厚度。
如图3中所展示，控制线2200、2210、2220及2230中的每一个在z维度上具有厚度T1。厚度T1为在控制线2200、2210、2220及2230当中的相应控制线的材料的垂直厚度。选择线281A及281B中的每一个在z维度上具有厚度T2。厚度T2为选择线281A及281B中的每一个的材料的垂直厚度。选择线281’A及281’B中的每一个在z维度上具有厚度T2’。厚度T2’为选择线281’A及281’B中的每一个的材料的垂直厚度。
线280_1A及280_1B中的每一个在z维度上具有厚度T3。厚度T3为线280_1A及280_1B中的每一个的材料的垂直厚度。线289_1B在z维度上具有厚度T3’。厚度T3’为线289_1B中的每一个的材料的垂直厚度。
厚度T1、T2、T2’、T3及T3’可为相同的(例如，基本上相等)。或者，厚度T2及T2’可为相同的(例如，基本上相等)，厚度T3及T3’可为相同的(例如，基本上相等)，且厚度T2、T2’、T3及T3’中的每一个可不同于厚度T1。
如图3中所展示，存储器装置200可包含位于存储器装置200的元件之间的电介质(例如，硅氧化物)355。举例来说，电介质355可位于在控制线2200、2210、2220及2230当中的两个邻近控制线之间(例如，占据所述两个邻近控制线之间的空间)。因此，距离D1可为位于在控制线2200、2210、2220及2230当中的两个邻近控制线之间的相应电介质(例如，电介质355)的材料(例如，硅氧化物)的厚度。类似地，距离D1’、D1”、D2、D2’、D3、D4及D4’中的每一个可为在如图3中所展示的两个邻近元件之间的相应电介质(例如，电介质355)的材料的厚度。
提供如图3中所展示的存储器装置200的结构(例如，晶体管栅极线280_1A、280_1B及289_1B以及相关联晶体管286及288)且以如上文所描述的方式操作其(例如，图2D)允许存储器装置200改进其操作。举例来说，与不包含线280_1A及晶体管286的存储器装置200相比较，在存储器装置200的擦除操作期间产生的GIDL电流在存储器装置200中包含线280_1A及晶体管286的情况下可改进(例如，增加)。
进一步地，通过使存储器装置200的组件(图3中所展示)的厚度T1、T2、T2’、T3及T3’相同，可实现制成存储器装置200的简化过程。举例来说，可形成(例如，制作)存储器装置200以在不将线280_1A、280_1B及289_1B(例如，图3中的晶体管栅极线)中的一或多者的厚度(例如，T3或T3’)修改为不同于(例如，大于)控制线2200、2210、2220及2230的厚度(例如，T1)的情况下为其擦除操作提供经改进GIDL电流。在存储器装置200的替代结构中，可使线280_1A、280_1B及289_1B中的一或多者的厚度大于控制线2200、2210、2220及2230的厚度。然而，此替代结构可致使形成存储器装置200比形成图3的存储器装置200的结构更复杂(其中厚度T1、T2、T2’、T3及T3’为相同的)。
此外，如所属领域的技术人员已知，过程变化可影响存储器装置的操作(例如，使存储器装置的操作降级)。然而，存储器装置200的结构(图3)可允许其操作(例如，擦除操作)不易受过程变化(形成存储器装置200的过程)影响。此意指与不具有其组件中的一些组件(例如，不包含线280_1A及与线280_1A相关联的晶体管286)的存储器装置200相比较，存储器装置200可具有相对较高的过程变化容差。另外，包含线280_1A及与线280_1A相关联的晶体管286允许存储器装置200的操作(例如，擦除操作)不易受用于形成部分343、部分346或两者的掺杂剂(例如，n型杂质)的掺杂浓度变化影响。
图4为展示根据本文中所描述的一些实施例的界面348的位置(例如，定位)与在图3的存储器装置200的擦除操作期间产生的擦除GIDL电流之间的实例性关系的图表。以下说明是指图3及图4。在图4中，参考位置LREF可表示界面348在存储器装置200中的预期(例如，所要)位置，在所述位置处期望(例如，基于设计模拟)擦除GIDL电流处于预期量(例如，所要量)以用于存储器装置200的擦除操作。作为实例，界面348的参考位置LREF可为柱331中在层级316处的位置，如图3中所展示。
在图4中，展示方向“远离线270”的箭头指示界面348在存储器装置200中的位置可在远离线270的方向上偏离(例如，归因于过程变化)参考位置LREF(例如，预期位置)。此意指如果界面348在远离线270的方向上从参考位置LREF移动(例如，移位)，那么部分343在z维度上的长度(在形成存储器装置200之后)将大于部分343的预期长度。部分343的长度可为形成部分343的导电插塞(例如，n型材料)的长度。部分343的预期长度可从线270到在参考位置LREF(例如，预期位置)处的界面348的位置测量。
在图4中，展示方向“朝向线270”的箭头指示界面348在存储器装置200中的位置可在朝向线270的方向上偏离(例如，归因于过程变化)参考位置LREF(例如，预期位置)。此意指如果界面348在朝向线270的方向上从参考位置LREF移动(例如，移位)，那么部分343在z维度上的长度(在形成存储器装置200之后)将小于部分343的预期长度。
在图4中，曲线401及402表示展示界面348的位置的偏离(例如，归因于过程变化)对存储器装置200中的擦除GIDL电流量的影响的两个实例性情景。曲线401展示其中线280_1A及晶体管286(图3)从存储器装置200移除(例如，存储器装置200不具有线280_1A及晶体管286)的情景。曲线402展示其中线280_1A及晶体管286包含于如图2A到图3中所展示的存储器装置200中的情景。
如由曲线401(存储器装置200中不具有线280_1A及晶体管286)所展示，如果界面348的位置变化且从参考位置LREF朝向线270移动(移动得更靠近于线270)，那么擦除GIDL电流量较低。较低擦除GIDL量可使存储器装置200的擦除操作降级。
相比之下，如由曲线402(存储器装置200中具有线280_1A及晶体管286)所展示，如果界面348的位置变化且在远离(更远离)线270或朝向(更靠近于)线270的方向上从参考位置LREF移动，那么擦除GIDL电流量可保持相对不变(例如，保持稳定)。进一步地，曲线402也展示高于曲线401的擦除GIDL电流量，从而意指具有线280_1A及晶体管286的存储器装置200可产生比不具有线280_1A及晶体管286的存储器装置200多的擦除GIDL电流。
总之，在存储器装置200中包含线280_1A及晶体管286的情况下，可在存储器装置200中产生与其中线280_1A及晶体管286不包含于存储器装置200中的情形相比较相对较高的擦除电流量。因此，存储器装置200中包含线280_1A及晶体管286可改进存储器装置200的擦除操作。此外，由于存储器装置200中包含线280_1A及晶体管286允许擦除GIDL电流量在存储器装置200中保持相对不变，因此存储器装置200的操作(例如，擦除操作)可不易受界面348的位置变化影响。此可改进存储器装置200的可靠性。
图5A展示根据本文中所描述的一些实施例的可为图2A的存储器装置200的变化形式的存储器装置500的一部分的框图。存储器装置500包含类似于或等同于存储器装置200的那些元件的元件。为了简单，不重复对存储器装置500(图5A到图6)与存储器装置200(图2A到图3)之间的类似或等同元件的说明。
存储器装置200与500之间的差异包含耦合到装置200及500的电路(例如，顶部GIDL电流产生器电路)285_1、285_2、285_3及285_4以及电路(例如，底部GIDL电流产生器电路)287_1、287_2、287_3及287_4的晶体管栅极线之间的差异。如图5A中所展示，存储器装置500缺乏线(例如，晶体管栅极线)280_1A、280_2A、280_3A及280_4A以及相关联晶体管286。然而，存储器装置500包含线(例如，晶体管栅极线)289_1A及289_3A以及相关联晶体管288的添加。
图5B展示根据本文中所描述的一些实施例的图5A的存储器装置500的示意图。存储器装置500包含类似于或等同于图2B的存储器装置200的那些元件的元件。如图5B中所展示，电路(顶部GILD电流产生器电路)285_1、285_2、285_3及285_4中的每一个可包含一个晶体管286。为了简单，图5B中并未标记所有电路285_1、285_2、285_3、285_4。电路(底部GILD电流产生器电路)287_1、287_2、287_3及287_4中的每一个可包含两个晶体管288。为了简单，图5B中并未标记所有电路287_1、287_2、287_3及287_4。线289_1A及289_3A可耦合到晶体管288当中的相应晶体管的栅极。
图5C展示根据本文中所描述的一些实施例的图5B的存储器装置500的一部分的示意图，存储器装置500包含线270、电路285_1、285_2、285_3、285_4、选择电路241、242、247及248、存储器单元串231、232、237及238、选择电路241’、242’、247’及248’、电路287_1、287_2、287_3及287_4以及线299。如图5C中所展示，选择电路241’、242’、247’及248’中的每一个的选择栅极263及264可与晶体管288当中的两个晶体管串联耦合在线299与存储器单元串231、232、237及238当中的相应存储器单元串之间。
图5D展示根据本文中所描述的一些实施例的在实例性擦除、写入及读取操作期间存储器装置500(图5A到图5C)的信号BL0、BL1、BL2、GGB、SGDA、SGDB、SGSA、SGSB、GG’A及GG’B以及SRC的实例性波形。图5D省略存储器装置500的其它信号(例如，图5C中所展示的信号)以帮助集中于本文中所描述的存储器装置的实施例。在擦除、写入及读取操作期间，所省略信号可具备具有所属领域的技术人员已知的值的电压。
图5D的波形类似于图2D的波形，惟省略信号GGA及添加信号GG’A除外。如图5D中所展示，信号GG’A的波形可与信号GGA的波形(图2D)相同。在存储器装置500的擦除操作期间，相应电路285_1、285_2、285_3、285_4、287_1、287_2、287_3及287_4中的晶体管286及288可操作以产生GIDL电流以帮助擦除操作。举例来说，在擦除操作期间由晶体管286及288产生的GIDL电流可加快对选定块中的存储器单元串的主体的充电以准备擦除选定块的存储器单元串的存储器单元中的信息。
图6展示根据本文中所描述的一些实施例的存储器装置500的一部分的结构的侧视图。图6中的存储器装置500的结构对应于图5C中所展示的存储器装置500的示意图的一部分。图6中所展示的存储器装置500的部分包含类似于或等同于图3的存储器装置200的那些元件的元件。存储器装置200(图3)与存储器装置500(图6)之间的差异包含在电路285_1A中省略线280_1A及相关联晶体管286且在电路287_1中添加线289_1A及相关联晶体管288。如图6中所展示，与线(例如，晶体管栅极线)289_1A相关联的晶体管288可在层级606中沿着柱331的节段(层级606处的节段)定位。线289_1A也可在层级606中沿着柱331的节段(层级606处的节段)定位。
如图6中所展示，存储器装置500包含柱331中的界面648。界面648为其中部分346(例如，部分346的材料(例如，形成部分346的n型掺杂区域))接触部分344(例如，接触部分344的材料)的位置。图6展示其中界面648位于(例如，定位于)大致层级606处的实例。然而，界面648可位于(例如，定位于)柱331中的另一位置处(例如，层级307与606之间的位置处)。如下文参考图7所描述，存储器装置500的结构可允许其操作(例如，擦除操作)不易受过程变化(形成存储器装置500的过程)影响。此允许存储器装置500维持其操作，即使界面648的位置可能偏离其预期位置(例如，归因于过程变化)。
图7是展示根据本文中所描述的一些实施例的界面648的位置(例如，定位)与在图6的存储器装置500的擦除操作期间产生的擦除GIDL电流之间的实例性关系的图表。以下说明是指图6及图7。在图7中，参考位置LREF可表示界面648的预期(例如，所要)位置，在所述位置处期望(例如，基于设计模拟)擦除GIDL电流处于预期量(例如，所要量)以用于存储器装置500的擦除操作。作为实例，界面648的参考位置LREF可为柱331中在层级606处的位置，如图6中所展示。
在图7中，展示方向“远离线299”的箭头指示界面648在存储器装置500中的位置可在远离线299的方向上偏离(例如，归因于过程变化)参考位置LREF(例如，预期位置)。此意指如果界面648在远离线299的方向上从参考位置LREF移动(例如，移位)，那么部分346在z维度上的长度(在形成存储器装置500之后)将大于部分346的预期长度。部分346的长度可为形成部分346的扩散区域(例如，n型掺杂区域)的长度。部分346的预期长度可从线299到参考位置LREF处的界面648的位置(例如，预期位置)测量。
在图7中，展示方向“朝向线299”的箭头指示界面648在存储器装置500中的位置可在朝向线299的方向上偏离(例如，归因于过程变化)参考位置LREF(例如，预期位置)。此意指如果界面648在朝向线299的方向上从参考位置LREF移动(例如，移位)，那么部分346在z维度上的长度(在形成存储器装置200之后)将小于部分346的预期长度。
在图7中，曲线701及702表示展示界面648的位置的偏离(例如，归因于过程变化)对存储器装置500中的擦除GIDL电流的影响的两个实例性情景。曲线701展示其中线289_1A及晶体管288(图6)从存储器装置500移除(例如，存储器装置500不具有线289_1A及晶体管288)的情景。曲线702展示其中线289_1A及晶体管288包含于如图5A到图6中所展示的存储器装置500中的情景。
如由曲线701(存储器装置500中不具有线289_1A及晶体管288)所展示，如果界面648的位置变化且从参考位置LREF朝向线299移动(移动得更靠近于线299)，那么擦除GIDL电流量较低。较低擦除GIDL量可使存储器装置500的擦除操作降级。
相比之下，如由曲线702(存储器装置500中具有线289_1A及晶体管288)所展示，如果界面648的位置变化且在远离(更远离)线299或朝向(更靠近于)线299的方向上从参考位置LREF移动，那么擦除GIDL电流量可保持相对不变(例如，保持稳定)。
总之，存储器装置500中包含线289_1A及晶体管288允许擦除GIDL电流量在存储器装置500中保持相对不变。因此，存储器装置500的操作(例如，擦除操作)可不易受界面648的位置变化影响。此可改进存储器装置500的可靠性。
图8A展示根据本文中所描述的一些实施例的可为图2A的存储器装置200及图5A的存储器装置500的变化形式的存储器装置800的一部分的框图。存储器装置800包含类似于或等同于存储器装置200及500的那些元件的元件。为了简单，不重复对存储器装置800与存储器装置200及500之间的类似或等同元件的说明。
存储器装置800可包含存储器装置200与500的组合。举例来说，存储器装置800的电路(例如，顶部GIDL电流产生器电路)285_1、285_2、285_3及285_4可与存储器装置200(图2A)的那些电路相同，且存储器装置800的电路(例如，底部GIDL电流产生器电路)287_1、287_2、287_3及287_4可与存储器装置500(图5A)的那些电路相同。
图8B展示根据本文中所描述的一些实施例的图8A的存储器装置800的示意图。存储器装置800包含类似于或等同于图2B的存储器装置200及图5B的存储器装置500的那些元件的元件。如图8B中所展示，电路285_1、285_2、285_3及285_4中的每一个可包含两个晶体管286(其与图2B的存储器装置200的那些电路及晶体管相同)，且电路287_1、287_2、287_3及287_4中的每一个可包含两个晶体管288(其与图5B的存储器装置500的那些电路及晶体管相同)。
图8C展示根据本文中所描述的一些实施例的图8B的存储器装置800的一部分的示意图，存储器装置800包含线270、电路285_1、285_2、285_3、285_4、选择电路241、242、247及248、存储器单元串231、232、237及238、选择电路241’、242’、247’及248’、电路287_1、287_2、287_3及287_4以及线299。
图8D展示根据本文中所描述的一些实施例的在实例性擦除、写入及读取操作期间存储器装置800(图8A到图8C)的信号BL0、BL1、BL2、GGA、GGB、SGDA、SGDB、SGSA、SGSB、GG’A、GG’B及SRC的实例性波形。图8D省略存储器装置800的其它信号(例如，图8C中所展示的信号)以帮助集中于本文中所描述的存储器装置的实施例。在抹除、写入及读取操作期间，所省略信号可具备具有所属领域的技术人员已知的值的电压。图8D的波形与图2D及图5D的部分的波形相同。举例来说，图8D中的信号GGA及GGB的波形与图2D的信号GGA及GGB的波形相同。图8D中的信号GG’A及GG’B的波形与图5D的信号GG’A及GG’B的波形相同。
图9展示根据本文中所描述的一些实施例的存储器装置800的一部分的结构的侧视图。图9中的存储器装置800的结构对应于图8C中所展示的存储器装置800的示意图的一部分。图9中所展示的存储器装置800的部分包含类似于或等同于图3的存储器装置200及图6的存储器装置500的那些元件的元件。举例来说，如图9中所展示，线280_1A及280_1B以及晶体管286与图3的线280_1A及280_1B以及晶体管286相同，且图9中的线289_1A及289_1B以及晶体管288与图6的线289_1A及289_1B以及晶体管288相同。存储器装置800(图8A到图9)可具有类似于上文参考图2A到图7所描述的存储器装置200及500的那些改进的改进。
图10、图11及图12展示根据本文中所描述的一些实施例的形成存储器装置1000的实例性过程中的顺序阶段。参考图10到图12所描述的过程可用于形成上文参考图1到图9所描述的存储器装置200(图3)、存储器装置500(图6)及存储器装置800(图9)。所属领域的技术人员可容易地已知形成存储器装置1000及存储器装置1000的元件中的一些元件的过程中的一些过程。因此，为帮助集中于本文中所描述的实施例，省略图10到图12中所展示的形成存储器装置1000的过程中的一些过程及用以完成存储器装置1000的额外过程。进一步地，为了简单，给予图2A到图12中的存储器装置当中类似或等同元件相同标记。
图10展示在材料355’及1002形成于线(例如，源极)299及衬底390上方之后的存储器装置1000。形成材料355’及1002可包含在线299及衬底390上方沉积交替电介质材料(例如，交替材料355’层及材料1002层)。材料355’可包含硅氧化物(例如，二氧化硅SiO2)。材料1002可包含硅与氮的组合(例如，氮化硅SiNO4)。材料1002可形成于存储器装置1000的层级606及307到317中的每一个中(例如，每一材料1002层可形成于层级606及307到317当中的相应层级中)。
如图10中所展示，材料355’可形成为具有由相应距离(垂直距离)D1、D1’、D1”、D2、D2’、D3、D4及D4’界定(例如，相等于相应距离)的相应厚度。距离D1、D1’、D1”、D2、D2’、D3、D4及D4’与图3、图6及图9的那些距离相同。如上文参考图3、图6及图8所描述，距离D1、D1’、D1”、D2、D2’、D3、D4及D4’可为相同的(例如，基本上相等)。因此，在图10中，材料355’的厚度可为相同的(例如，基本上相等)。
材料1002可形成为具有可为相同(例如，基本上相等)的相应厚度T1、T2、T2’、T3及T3’。厚度T1、T2、T2’、T3及T3’与图3、图6及图9中所展示的那些厚度相同。在图10中，位置1031(在两个虚线之间)指示将移除材料335’及1002的部分以在材料335’及1002中形成孔(下文所描述)的位置。
图11展示在形成存储器装置1000的一些元件之后的存储器装置1000。此些存储器元件包含柱331的一部分、存储器单元串231、控制线2200、2210、2220及2230、线(例如，晶体管栅极线)280_1A及280_1B、选择线281A及281B、281’A及281’B以及线(例如，晶体管栅极线)289_1A及289_1B、结构330以及可类似于存储器装置200(图3)、存储器装置500(图6)及存储器装置800(图9)的那些元件的其它元件(如图11中所展示)。
形成图11中的存储器装置1000的元件可包含使用例如镶嵌工艺或其它工艺的工艺。举例来说，在形成材料355’及1002(图10)之后，可在材料355’及1002中于位置1031(图10)处形成孔(垂直开口，图11中未展示)。可通过以下步骤形成所述孔：在位置1031(图10)处移除(例如，通过蚀刻)材料355’及1002的部分且留下材料355’的剩余一部分(其为图11中的未在其处形成孔的电介质355的材料)且在相应层级606及307到317处留下材料1002的剩余一部分(图11中未展示)。孔的底部可位于线299处(例如，位于线299的顶部表面处)。在形成孔之后，如图11中所展示，可在所述孔的位置处形成存储器单元串231(包含结构330)。还可在所述孔的位置处形成存储器装置100的其它结构(例如，柱331的部分344、345、346以及部分343的部分)。
在形成柱331及结构330的部分之后，可移除(例如，通过蚀刻)材料1002的剩余一部分(未在其处形成孔)。移除材料1002可包含在材料355’的剩余一部分中且在材料1002的剩余一部分中形成狭缝(例如，图11中未展示)。此些狭缝(例如，垂直开口)可为用于形成存储器装置1000的镶嵌工艺的一部分。在形成狭缝之后，可随后通过狭缝蚀除材料1002，借此在层级606及307到317中的每一个上的位置处留下材料1002在其中的(在其移除之前)空隙(例如，空间)。由于材料1002(图10)的厚度可为相同的(如上文所论述)，因此在其中移除材料1002的空间也可具有相同厚度(例如，相同垂直距离)。
在移除材料1002之后，导电材料(例如，金属(例如钨)或其它导电材料)可形成(例如，填充)于在其中移除材料1002的空隙(例如，层级606及307到317中的每一个上的空间)中。如图11中所展示，层级606及307到317上的导电材料形成存储器装置1000的相应线(例如，晶体管栅极线)280_1A及280_1B、选择线281A及281B、控制线2200、2210、2220及2230、选择线281’A及281’B以及线(例如，晶体管栅极线)289_1A及289_1B。
因此，如上文所描述，存储器装置1000的线280_1A及280_1B、选择线281A及281B、控制线2200、2210、2220及2230、选择线281’A及281’B以及线289_1A及289_1B可同时形成(通过相同过程步骤(例如，相同沉积步骤)形成)。进一步地，线280_1A及280_1B、选择线281A及281B、控制线2200、2210、2220及2230、选择线281’A及281’B以及线289_1A及289_1B也可由相同导电材料(例如，金属或其它导电材料)形成。
图12展示在形成存储器装置1000的其它元件之后的存储器装置1000。此些元件包含在部分343处的额外导电材料以完成柱331及存储器装置1000的其它部分(例如，线270)。
如图12中所展示，存储器装置1000可包含类似于或等同于图9的存储器装置800的元件的元件。因此，形成存储器装置1000的过程可用于形成图9的存储器装置800。所属领域的技术人员将容易地认识到，类似于上文参考图10到图12所描述的形成存储器装置1000的过程的过程也可用于形成存储器装置200(图6)及存储器装置800(图9)。
对设备(例如，存储器装置100、200、500、800及1000)及方法(例如，与存储器装置100、200、500及800相关联的操作方法以及形成这些存储器装置的方法(例如，过程))的图解说明打算提供对各种实施例的结构的大体理解且不打算提供对可利用本文中所描述的结构的设备的所有元件及特征的完全说明。举例来说，本文中的设备是指装置(例如，存储器装置100、200、500、800及1000中的任一个)或包含例如存储器装置100、200、500、800及1000中的任一个的装置的系统(例如，计算机、蜂窝式电话或其它电子系统)。
上文参考图1到图12所描述的组件中的任一个可以若干种方式(包含经由软件进行模拟)来实施。因此，上文所描述的设备(例如，存储器装置100、200、500、800及1000或这些存储器装置中的每一个的一部分，包含这些存储器装置中的控制单元，例如控制单元116(图1))可在本文中全部表征为“模块(modules)”(或“模块(module)”)。此些模块可包含硬件电路、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合，如由各种实施例的特定实施方案所期望且如适合用于各种实施例的特定实施方案。举例来说，此些模块可包含于系统操作模拟封装中，例如软件电信号模拟封装、电力使用及范围模拟封装、电容-电感模拟封装、功率/热耗散模拟封装、信号发射-接收模拟封装及/或用于操作各种潜在实施例或模拟其操作的软件与硬件的组合。
存储器装置100、200、500、800及1000可包含于例如以下各项的设备(例如，电子电路)中：高速计算机、通信与信号处理电路、单处理器或多处理器模块、单个或多个嵌入式处理器、多核心处理器、消息信息交换机及包含、多层、多芯片模块的专用模块。此些设备可进一步作为子组件包含于各种其它设备(例如，电子系统)内，例如电视机、蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如，MP3(动画专家群组，音频层3)播放器)、交通工具、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒及其它。
上文参考图1到图12所描述的实施例包含设备及使用且形成此些设备的方法。所述设备当中的设备包含：第一及第二导电材料，其位于所述设备的相应第一及第二层级中；柱，其包含在所述第一导电材料与第二导电材料之间延伸的长度；存储器单元及控制线，其沿着所述柱定位；第一选择栅极及第一选择线，其沿着所述柱位于所述第一导电材料与所述存储器单元之间；第二选择栅极及第二选择线，其沿着所述柱位于所述第一导电材料与所述第一选择线之间；第一晶体管及第一晶体管栅极线，其沿着所述柱位于所述第一导电材料与所述第一选择线之间；及第二晶体管及第二晶体管栅极线，其沿着所述柱位于所述第一导电材料与所述第一晶体管之间。描述包含额外设备及方法的其它实施例。
以上说明及图式图解说明本发明的一些实施例以使所属领域的技术人员能够实践本发明的实施例。其它实施例可并入结构、逻辑、电、过程及其它改变。实例仅表示可能的变化。一些实施例的部分及特征可包含于其它实施例的部分及特征中或替代其它实施例的部分及特征。在阅读并理解以上说明后，所属领域的技术人员将明了许多其它实施例。

Claims (31)

1.一种设备，其包括：
第一导电材料，其位于所述设备的第一层级中；
第二导电材料，其位于所述设备的第二层级中；
柱，其包含在所述第一层级与所述第二层级之间延伸的长度且接触所述第一及第二导电材料；
存储器单元及控制线，其沿着所述柱定位；
第一选择栅极及第一选择线，其沿着所述柱位于所述第一导电材料与所述存储器单元之间；
第二选择栅极及第二选择线，其沿着所述柱位于所述第一导电材料与所述第一选择线之间；
第一晶体管及第一晶体管栅极线，其沿着所述柱位于所述第一导电材料与所述第一选择线之间；及
第二晶体管及第二晶体管栅极线，其沿着所述柱位于所述第一导电材料与所述第一晶体管之间。
2.根据权利要求1所述的设备，其中所述柱包含具有在所述柱的所述长度的方向上延伸的长度的电介质部分及具有在所述柱的所述长度的所述方向上延伸的长度的导电沟道，且所述导电沟道环绕所述电介质部分的至少部分。
3.根据权利要求2所述的设备，其中所述柱包含在所述电介质部分与所述第一导电材料之间的导电部分，所述导电部分在界面处接触所述电介质部分，且所述界面位于所述第一及第二晶体管栅极线的层级之间的层级处。
4.根据权利要求1所述的设备，其中：
所述控制线包含第一控制线及第二控制线，所述第一及第二控制线中的每一个具有第一厚度；
所述第一及第二选择线中的每一个具有第二厚度；且
所述第一及第二晶体管栅极线中的每一个具有第三厚度，其中所述第一、第二及第三厚度是相同的。
5.根据权利要求1所述的设备，其中：
所述控制线包含第一控制线及第二控制线，所述第一控制线邻近所述第二控制线且在所述柱的所述长度的方向上与所述第二控制线分开第一距离；
所述第一选择线在所述柱的所述长度的所述方向上与所述第二控制线分开第二距离；
所述第二选择线在所述柱的所述长度的所述方向上与所述第一选择线分开第三距离；
所述第一晶体管在所述柱的所述长度的所述方向上与所述第二选择线分开第四距离；且
所述第二晶体管在所述柱的所述长度的所述方向上与所述第一晶体管分开第五距离，其中所述第一、第二、第三、第四及第五距离是相同的。
6.根据权利要求1所述的设备，其中所述第一及第二晶体管为所述设备的电流产生器电路的部分。
7.根据权利要求1所述的设备，其中所述控制线、所述第一及第二选择线以及第一及第二晶体管栅极线包含相同材料。
8.根据权利要求1所述的设备，其中所述控制线、所述第一及第二选择线以及第一及第二晶体管栅极线中的每一个的材料为金属。
9.根据权利要求1所述的设备，其中所述控制线、所述第一及第二选择线以及第一及第二晶体管栅极线与所述柱的导电沟道分开相同距离。
10.根据权利要求1所述的设备，其中所述存储器单元中的每一个包含经配置以存储信息的结构，且所述结构为电介质结构。
11.根据权利要求1所述的设备，其中所述存储器单元中的每一个包含经配置以存储信息的结构，且所述结构为多晶硅结构。
12.根据权利要求1所述的设备，其进一步包括数据线及源极，其中第一材料为所述数据线的部分，且第二材料为所述源极的部分。
13.根据权利要求1所述的设备，其进一步包括数据线及源极，其中第一材料为所述源极的部分，且第二材料为所述数据线的部分。
14.根据权利要求1所述的设备，其进一步包括：
第三选择线，其沿着所述柱位于所述第二导电材料与所述存储器单元之间；
第四选择线，其沿着所述柱位于所述第二导电材料与所述第三选择线之间；及
第三晶体管及第三晶体管栅极线，其沿着所述柱位于所述第二导电材料与所述第四选择线之间。
15.根据权利要求14所述的设备，其进一步包括沿着所述柱位于所述第二导电材料与所述第三晶体管之间的第四晶体管及第四晶体管栅极线。
16.一种设备，其包括：
第一导电线；
第一及第二晶体管，其与所述第一导电线串联耦合；
第一及第二选择栅极，其与所述第一及第二晶体管串联耦合，所述第一及第二晶体管在所述第一导电线与所述第一及第二选择栅极之间；
存储器单元，其与所述第一及第二选择栅极串联耦合；
第三及第四选择栅极，其与所述存储器单元串联耦合，所述存储器单元在所述第一及第二选择栅极中的一个与所述第三及第四选择栅极中的一个之间；
第三晶体管，其与所述第三及第四选择栅极串联耦合；及
第二导电线，其耦合到所述第三晶体管，所述第三晶体管在所述第二导电线与所述第三及第四选择栅极中的一个之间。
17.根据权利要求16所述的设备，其中所述存储器单元、所述第一、第二及第三晶体管以及所述第一、第二、第三及第四选择栅极具有相同结构。
18.根据权利要求16所述的设备，其中所述第一导电线包含数据线，且所述第二导电线包含源极。
19.根据权利要求16所述的设备，其中所述第一导电线包含源极，且所述第二导电线包含数据线。
20.根据权利要求16所述的设备，其进一步包括耦合在所述第三晶体管与所述第二导电线之间的第四晶体管。
21.一种方法，其包括：
在存储器装置的操作期间将第一电压施加到耦合到所述存储器装置的第一晶体管的第一晶体管栅极线；
在所述存储器装置的所述操作期间将第二电压施加到耦合到所述存储器装置的第二晶体管的第二晶体管栅极线；
在所述存储器装置的所述操作期间将第三电压施加到耦合到所述存储器装置的第一选择栅极的第一选择线；
在所述存储器装置的所述操作期间将第四电压施加到耦合到所述存储器装置的第二选择栅极的第二选择线；
在所述存储器装置的所述操作期间将第五电压施加到耦合到所述存储器装置的第三选择栅极的第三选择线；
在所述存储器装置的所述操作期间将第六电压施加到耦合到所述存储器装置的第四选择栅极的第四选择线；及
在所述存储器装置的所述操作期间将第七电压施加到耦合到所述存储器装置的第三晶体管的第三晶体管栅极线，其中所述第一、第二及第三晶体管以及第一、第二、第三及第四选择栅极串联耦合在所述存储器装置的第一导电线与第二导电线之间。
22.根据权利要求21所述的方法，其进一步包括：
在所述存储器装置的所述操作期间将第八电压施加到所述第一及第二导电线中的至少一个，其中所述第八电压的值大于所述第一、第二、第三、第四、第五、第六及第七电压中的每一个的值。
23.根据权利要求21所述的方法，其中所述第一、第二及第七电压中的每一个的值小于所述第三、第四、第五及第六电压中的每一个的值。
24.根据权利要求21所述的方法，其中所述第三、第四、第五及第六电压具有相同值。
25.根据权利要求24所述的方法，其中所述第一、第二及第七电压具有相同值。
26.一种方法，其包括：
形成从衬底向外延伸的柱；
沿着所述柱形成存储器单元及控制线；
沿着所述柱形成第一及第二选择栅极以及第一及第二选择线；
沿着所述柱形成第一及第二晶体管以及第一及第二晶体管栅极线，使得所述第一及第二选择栅极在所述存储器单元与所述第一及第二晶体管之间；
沿着所述柱形成第三及第四选择栅极以及第三及第四选择线；及
沿着所述柱形成第三晶体管及第三晶体管栅极线，使得所述第三及第四选择栅极在所述存储器单元与所述第三晶体管之间。
27.根据权利要求26所述的方法，其中形成所述柱包含形成所述柱的导电部分，使得所述柱的所述导电部分的底部处于所述第一及第二晶体管栅极线的层级之间的层级。
28.根据权利要求26所述的方法，其中所述第一、第二及第三晶体管栅极线以及所述控制线具有相同厚度。
29.根据权利要求26所述的方法，其中所述控制线、所述第一、第二及第三晶体管栅极线以及所述第一、第二、第三及第四选择线由相同沉积工艺步骤形成。
30.根据权利要求26所述的方法，其中形成所述控制线、所述第一、第二及第三晶体管栅极线以及所述第一、第二、第三及第四选择线包含：
在电介质材料之间形成空间，使得所述空间中的每一个在所述电介质材料中的两个之间；及
用导电材料填充所述空间，其中所述电介质材料中的两个之间的所述空间中的一个中的所述导电材料的一部分形成所述控制线、所述第一、第二及第三晶体管栅极线以及所述第一、第二、第三及第四选择线中的一个的部分。
31.根据权利要求30所述的方法，其中所述导电材料为金属。
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