KR20220032288A - 비휘발성 메모리 장치 - Google Patents

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KR20220032288A
KR20220032288A KR1020200113887A KR20200113887A KR20220032288A KR 20220032288 A KR20220032288 A KR 20220032288A KR 1020200113887 A KR1020200113887 A KR 1020200113887A KR 20200113887 A KR20200113887 A KR 20200113887A KR 20220032288 A KR20220032288 A KR 20220032288A
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한구연
강진규
이래영
박세준
이재덕
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Abstract

비트 라인 및/또는 공통 소스 라인에 인가되는 펄스를 통해 발생된 GIDL(Gate Induced Drain Leakage) 현상을 이용하여, 리드 동작의 신뢰성을 향상시키는 비휘발성 메모리 장치가 제공된다. 몇몇 실시예에 따른 비휘발성 장치는 복수의 워드 라인들, 복수의 비트 라인들과 공통 소스 라인으로 연결된 비휘발성 메모리 블록을 포함하는 메모리 셀 어레이, 공통 소스 라인에 공통 소스 라인 전압을 공급하는 공통 소스 라인 드라이버, 복수의 비트 라인들 중 적어도 하나의 비트 라인에 비트 라인 전압을 공급하는 페이지 버퍼부, 및 공통 소스 라인 전압과 비트 라인 전압을 조정하는 제어 로직 회로를 포함하되, 제어 로직 회로는 채널 초기화 회로를 포함하며, 채널 초기화 회로는, 공통 소스 라인 전압과 비트 라인 전압을 초기화 펄스로 설정하고, 복수의 워드 라인들 중 적어도 일부에 리드 전압이 인가되는 복수의 리드 구간들 사이에 초기화 펄스를 인가한다.

Description

비휘발성 메모리 장치{Non-volatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것이다. 더 자세히는, 비트 라인 및/또는 공통 소스 라인에 인가되는 펄스를 통해 발생된 GIDL(Gate Induced Drain Leakage) 현상을 이용한 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명이 해결하고자 하는 기술적 과제는 비트 라인 및/또는 공통 소스 라인에 인가되는 펄스를 통해 발생된 GIDL(Gate Induced Drain Leakage) 현상을 이용하여, 리드 동작의 신뢰성을 향상시키는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 워드 라인들, 복수의 비트 라인들과 공통 소스 라인으로 연결된 비휘발성 메모리 블록을 포함하는 메모리 셀 어레이, 공통 소스 라인에 공통 소스 라인 전압을 공급하는 공통 소스 라인 드라이버, 복수의 비트 라인들 중 적어도 하나의 비트 라인에 비트 라인 전압을 공급하는 페이지 버퍼부, 및 공통 소스 라인 전압과 비트 라인 전압을 조정하는 제어 로직 회로를 포함하되, 제어 로직 회로는 채널 초기화 회로를 포함하며, 채널 초기화 회로는, 공통 소스 라인 전압과 비트 라인 전압을 초기화 펄스로 설정하고, 복수의 워드 라인들 중 적어도 일부에 리드 전압이 인가되는 복수의 리드 구간들 사이에 초기화 펄스를 인가한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 워드 라인들, 복수의 비트 라인들과 공통 소스 라인과 연결된 비휘발성 메모리 블록을 포함하는 메모리 셀 어레이, 및 복수의 워드 라인들에 인가되는 전압을 조정하는 제어 로직 회로를 포함하되, 제어 로직 회로는 복수의 비트 라인들과 공통 소스 라인에 인가되는 전압을 조정하는 채널 초기화 회로를 포함하며, 제어 로직 회로는, 제1 시간부터 제2 시간까지 복수의 워드 라인들 중 리드 동작이 수행되는 워드 라인들에 프리 차지 전압을 인가하며, 제2 시간부터 제3 시간까지 리드 동작이 수행되는 워드 라인들에 읽기 전압을 인가하고, 제1 시간부터 제3 시간까지 복수의 워드 라인들 중 리드 동작이 수행되지 않는 워드 라인들에 읽기 전압을 인가하고, 제3 시간부터 제4 시간까지 복수의 워드 라인들에 리커버리 동작을 수행하며, 채널 초기화 회로는, 제3 시간부터 제4 시간 내의 적어도 일부 시간 동안 복수의 비트 라인들 중 적어도 일부와, 공통 소스 라인에 초기화 펄스를 인가한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 워드 라인들, 복수의 스트링 선택 라인들, 복수의 그라운드 선택 라인들, 복수의 비트 라인들과 공통 소스 라인으로 연결된 비휘발성 메모리 블록을 포함하는 메모리 셀 어레이, 복수의 워드 라인들, 복수의 스트링 선택 라인들과 복수의 그라운드 선택 라인들과 연결된 로우 디코더, 공통 소스 라인과 연결된 공통 소스 라인 드라이버, 로우 디코더에 워드 라인 전압을 인가하는 전압 생성기, 복수의 비트 라인들과 연결된 페이지 버퍼부, 및 워드 라인 전압을 조정하는 전압 제어 신호를 전압 생성기에 전달하고, 워드 라인 전압이 인가되는 워드 라인 정보를 포함하는 로우 어드레스 신호를 로우 디코더에 전달하고, 공통 소스 라인에 인가되는 공통 소스 라인 전압을 제어하는 공통 소스 라인 전압 제어 신호를 공통 소스 라인 드라이버에 전달하고, 복수의 비트 라인들 중 적어도 일부에 인가되는 리드 전압과 리드 전압이 인가되는 비트 라인 정보가 포함된 컬럼 어드레스 신호를 페이지 버퍼부에 전달하는 제어 로직 회로를 포함하되, 제어 로직 회로는 채널 초기화 회로를 포함하며, 채널 초기화 회로는, 공통 소스 라인 전압과 리드 전압을 초기화 펄스로 설정하고, 복수의 워드 라인들 중 적어도 일부에 리드 전압이 인가되는 복수의 리드 구간들 사이에 초기화 펄스를 인가한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 시스템을 나타내는 예시적인 블록도이다.
도 2는 몇몇 실시예들에 비휘발성 메모리 장치를 포함하는 다른 시스템을 나타내는 예시적인 블록도이다.
도 3은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다.
도 4는 몇몇 실시예들에 따른 채널 초기화 회로를 도시한 예시적인 블록도이다.
도 5 및 도 6은 노이즈 영역에서 발생되는 노이즈를 설명하기 위한 예시적인 타이밍도이다.
도 7은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 비휘발성 메모리 블록을 설명하는 예시적인 사시도이다.
도 8은 도 7의 A 영역을 확대한 예시적인 확대도이다.
도 9는 몇몇 실시예들에 따른 비휘발성 메모리 장치의 채널 포텐셜 레벨을 조정하는 동작을 설명하기 위한 예시적인 도면이다.
도 10은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 11은 채널 초기화를 수행하지 않은 비휘발성 메모리 장치의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 12는 몇몇 실시예들에 따른 채널 초기화 회로의 동작을 설명하는 예시적인 흐름도이다.
도 13은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하는 예시적인 래더 다이어그램이다.
도 14는 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다.
도 15는 몇몇 실시예들에 따른 비휘발성 메모리 장치의 비휘발성 메모리 블록을 설명하는 예시적인 회로도이다.
도 16은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 시스템을 설명하기 위한 예시적인 블록도이다.
도 17은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 비휘발성 메모리 블록에 포함된 BVNAND 구조를 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 시스템을 나타내는 예시적인 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(1)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(100)와 메모리 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(1)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(100)는 몇몇 실시예들에 따른 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(100)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널들(CH1~CHm)을 통해 메모리 장치(100)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(100)로 전송하거나, 메모리 장치(100)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(200)는 각각의 채널을 통해 해당 채널에 연결된 몇몇 실시예들에 따른 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 몇몇 실시예들에 따른 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)에 연결된 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVM1n) 중 몇몇 실시예들에 따른 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(200)는 선택된 몇몇 실시예들에 따른 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 몇몇 실시예들에 따른 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(200)는 서로 다른 채널들을 통해 메모리 장치(100)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(100)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(100)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(100)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(100)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(200)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 몇몇 실시예들에 따른 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(200)로 전송할 수 있다.
도 1에는 메모리 장치(100)가 m개의 채널을 통해 메모리 컨트롤러(200)와 통신하고, 메모리 장치(100)가 각각의 채널에 대응하여 n개의 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 몇몇 실시예들에 따른 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 2는 몇몇 실시예들에 비휘발성 메모리 장치를 포함하는 다른 시스템을 나타내는 예시적인 블록도이다.
도 2를 참조하면, 메모리 시스템(2)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 메모리 장치(300)는 도 1의 복수의 채널들(CH1~CHm) 중 하나를 기반으로 도 1의 메모리 컨트롤러(200)와 통신하는 몇몇 실시예들에 따른 비휘발성 메모리 장치들(NVM11~NVMmn) 중 하나에 대응할 수 있다. 메모리 컨트롤러(400)는 도 4의 메모리 컨트롤러(200)에 대응할 수 있다.
메모리 장치(300)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(310), 제어 로직 회로(320), 및 메모리 셀 어레이(330)를 포함할 수 있다.
메모리 인터페이스 회로(310)는 제1 핀(P11)을 통해 메모리 컨트롤러(400)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(400)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 하이 레벨)인 경우, 메모리 인터페이스 회로(310)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(400)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(310)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(400)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제7 핀(P17)을 통해 메모리 컨트롤러(400)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(400)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(310)는 제5 핀(P15)을 통해 메모리 컨트롤러(400)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제6 핀(P16)을 통해 메모리 컨트롤러(400)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(400)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(300)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(310)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(400)로 전송될 수 있다.
메모리 장치(300)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(400)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(310)는 메모리 컨트롤러(400)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(310)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(310)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다. 메모리 인터페이스 회로(310)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(300)의 상태 정보를 메모리 컨트롤러(400)로 전송할 수 있다. 메모리 장치(300)가 비지 상태인 경우(즉, 메모리 장치(300) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다. 메모리 장치(300)가 레디 상태인 경우(즉, 메모리 장치(300) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(310)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다. 예를 들어, 메모리 장치(300)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(310)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다. 예를 들어, 메모리 장치(300)가 프로그램 명령에 응답하여 메모리 셀 어레이(330)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(310)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(400)로 전송할 수 있다.
제어 로직 회로(320)는 메모리 장치(300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(320)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(300)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(320)는 메모리 셀 어레이(330)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(330)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다. 또는 메모리 셀 어레이 내의 채널 포텐셜을 조정하기 위한 제어 신호들을 생성할 수도 있다. 이에 대해선 이후의 도 3 내지 도 17을 통해 자세히 설명한다.
메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 메모리 인터페이스 회로(310)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(310)로 출력할 수 있다. 또한, 메모리 셀 어레이(330)는 제어 로직 회로(320)의 제어에 따라, 메모리 셀 어레이(330) 내의 채널 포텐셜이 조정될 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(400)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(410)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(300)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(410)는 제1 핀(P21)을 통해 메모리 장치(300)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(410)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(300)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(410)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(410)는 제7 핀(P27)을 통해 메모리 장치(300)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(300)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(410)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다. 컨트롤러 인터페이스 회로(410)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(410)는 제5 핀(P25)을 통해 메모리 장치(300)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(410)는 제6 핀(P26)을 통해 메모리 장치(300)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(300)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(300)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(410)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(300)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(410)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(300)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(410)는 메모리 장치(300)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(410)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(300)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(410)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(410)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(410)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(300)로 전송할 수 있다.
컨트롤러 인터페이스 회로(410)는 제8 핀(P28)을 통해 메모리 장치(300)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(410)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(300)의 상태 정보를 판별할 수 있다.
도 3은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다.
도 3을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300)는 제어 로직 회로(320), 메모리 셀 어레이(330), 페이지 버퍼부(340), 전압 생성기(350), 로우 디코더(360), 및 채널 초기화 회로(370)를 포함할 수 있다. 도 3에는 도시되지 않았으나, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300)는 도 2에 도시된 메모리 인터페이스 회로(310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 도 2의 메모리 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
또한, 제어 로직 회로(320)는 채널 초기화 회로(370)를 포함할 수 있다. 채널 초기화 회로(370)는 공통 소스 라인 전압 제어 신호(CTRL_bias)와 컬럼 어드레스(Y-ADDR)를 출력할 수 있다. 공통 소스 라인 전압 제어 신호(CTRL_bias)는 채널 초기화 회로(370)로부터 공통 소스 라인 드라이버(380)에 전달될 수 있다. 공통 소스 라인 드라이버(380)는 채널 초기화 회로(370)로부터 공통 소스 라인 전압 제어 신호(CTRL_bias)를 전달받고, 비휘발성 메모리 블록 내의 공통 소스 라인(CSL)에 인가되는 전압을 공통 소스 라인(CSL)에 제공할 수 있다. 컬럼 어드레스(Y-ADDR)가 페이지 버퍼부(340)에 전달되면, 페이지 버퍼부(340)는 비트 라인(BL)에 인가되는 전압을 비트 라인(BL)에 제공할 수 있다.
채널 초기화 회로(370)는 공통 소스 라인 전압 제어 신호(CTRL_bias)와 컬럼 어드레스(Y-ADDR)를 제어하여, 공통 소스 라인(CSL)과 비트 라인(BL)에 초기화 펄스를 인가할 수 있다. 더 자세히는, 채널 초기화 회로(370)는 초기화 펄스의 인가 시점과 초기화 펄스의 수치를 조정할 수 있다. 초기화 펄스를 통해, 비휘발성 메모리 블록들(BLK1 내지 BLKz) 내의 채널을 일정 기간동안 부스팅시켜, 채널의 전압 레벨(혹은 포텐셜)을 원하는 레벨로 조정할 수 있다. 더 자세히는, 초기화 펄스를 통해, 비휘발성 메모리 블록들(BLK1 내지 BLKz) 내의 채널을 일정 기간동안 부스팅시켜, 워드 라인과의 커플링으로 인해 감소된 채널의 전압 레벨(혹은 포텐셜)을 감소되기 전 상태로 초기화시킬 수 있다.
도 4를 통해, 채널 초기화 회로(370)의 구성 및 동작을 구체적으로 살펴본다.
도 4는 몇몇 실시예들에 따른 채널 초기화 회로를 도시한 예시적인 블록도이다.
도 3 및 도 4를 참조하면, 몇몇 실시예들에 따른 채널 초기화 회로(370)는 검출기(372)와 펄스 생성기(374)를 포함할 수 있다. 참고적으로, 채널 초기화 회로(370)의 구성은 예시적인 것으로, 다른 추가적인 구성을 더 포함할 수도 있고, 본 도면의 구성 중 일부가 될 수도 있다.
검출기(372)는 비휘발성 메모리 블록들(BLK1 내지 BLKz) 중 적어도 하나에 대한 리드 동작이 수행될 때, 상기 리드 동작 수행 전에 복수의 워드 라인들(WL)에 노이즈가 발생되었는지 검출할 수 있다.
몇몇 실시예들에 따른 채널 초기화 회로(370)의 구성이 검출기(372)와 펄스 생성기(374)로 구성되는 것에 제한되는 것은 아니다. 채널 초기화 회로(370)가 단일 구성으로 노이즈 발생을 검출하고 초기화 펄스를 인가할 수 있음은 물론이다.
이하의 도 5 및 도 6을 통해, 검출기(372)가 검출하는, 상기 리드 동작 수행 전에 복수의 워드 라인들(WL)에 발생하는 노이즈에 대해 예시적으로 설명한다.
도 5 및 도 6은 노이즈 영역에서 발생되는 노이즈를 설명하기 위한 예시적인 타이밍도이다.
도 3, 도 4, 및 도 5를 참조하면, 복수의 워드 라인들(WL)에 발생되는 노이즈 영역(Noise Region 1)은 예를 들어, 리드 동작이 수행되지 않는 비휘발성 메모리 블록(예를 들어, BLK1)에 연결된 워드 라인에 대한 스위칭 동작에 의해, 리드 동작이 수행되지 않는 비휘발성 메모리 블록(예를 들어, BLK1)과 인접하고 리드 동작이 수행되는 대상 비휘발성 메모리 블록(예를 들어, BLK2)에 발생되는 노이즈 영역일 수 있다.
리드 동작이 수행되지 않는 비휘발성 메모리 블록(예를 들어, BLK1)에 연결된 워드 라인을 오프시키는 경우, 리드 동작이 수행되지 않는 비휘발성 메모리 블록(예를 들어, BLK1)와 인접한 리드 동작 수행 대상 비휘발성 메모리 블록(예를 들어, BLK2)에서, 요동 구간(Fluctuation region)이 발생될 수 있다.
더 자세히는, 리드 동작의 수행 대상인 비휘발성 메모리 블록(예를 들어, BLK2)에 대해 리드 동작이 수행되기 전에, 제1 시간(t1')으로부터 제4 시간(t4')까지 이전 리드 동작이 수행된 후, 리드 동작이 수행되지 않는 비휘발성 메모리 블록(예를 들어, BLK1)에 연결된 워드 라인을 반복적으로 온-오프 시킴에 따라, 리드 동작의 수행 대상인 비휘발성 메모리 블록(예를 들어, BLK2)의 복수의 워드 라인들(UnSel. WL 및 Sel.WL)과 채널 포텐셜(Channel)이 함께 요동칠 수 있다.
이에 따라, 제1 시간(t1')부터 제3 시간(t3')까지 리드 전압(Vread)이 인가되고, 제4 시간(t4')까지 전압 레벨이 떨어진 후, 리커버리를 위해 제5 시간(t5')까지 리커버리 전압(Vrcv)이 인가된 리드 동작 비선택 워드 라인(UnSel.WL)은 요동 구간(Fluctuation region)을 거쳐 점차 감소될 수 있다.
또한, 제1 시간(t1')부터 제2 시간(t2')까지 프리 차지 전압(Vpre)이 인가되고,제2 시간(t1')부터 제3 시간(t3')까지 리드 전압(Vread)이 인가되고, 제4 시간(t4')까지 전압 레벨이 떨어진 후, 리커버리를 위해 제5 시간(t5')까지 리커버리 전압(Vrcv)이 인가된 리드 동작 선택 워드 라인(Sel.WL)은 요동 구간(Fluctuation region)을 거쳐 점차 감소될 수 있다.
또한, 복수의 워드 라인들(UnSel.WL 및 Sel.WL) 하부에 위치하는 채널의 포텐셜(Channel)은 제1 시간(t1')부터 제3 시간(t3')까지 일정한 전압(예를 들어, 0V)을 유지하다가, 제3 시간(t3')부터 복수의 워드 라인들(UnSel.WL 및 Sel.WL)의 전압과 커플링되어 함께 감소하고, 제4 시간(t4')부터 다시 증가할 수 있다. 이때, 채널 포텐셜(Channel) 역시 요동 구간(Fluctuation region)의 영향을 받게된다.
요동 구간(Fluctuation region)의 영향을 받은 후, 복수의 워드 라인들(UnSel.WL 및 Sel.WL)의 전압 레벨과 채널 포텐셜(Channel)은 노이즈 간격(Gap_n)을 가질 수 있다. 따라서, 노이즈 영역(Noise Region 1) 이후의 리드 동작 시, 노이즈 간격(Gap_n)을 반영하여, 공통 소스 라인(CSL) 및/또는 비트 라인(BL)에 초기화 펄스(Pulse_ini)를 인가함으로써, 비휘발성 메모리 블록의 문턱 전압 신뢰성을 향상시킬 수 있다.
도 3, 도 4, 및 도 6을 참조하면, 복수의 워드 라인들(WL)에 발생되는 노이즈 영역(Noise Region 2)은 예를 들어, 리드 동작이 수행되는 대상 비휘발성 메모리 블록에 리드 동작이 수행되기 전에 발생한 리텐션 열화로 인해 발생한 노이즈 영역일 수 있다.
리드 동작 수행 대상 비휘발성 메모리 블록에 대한 리드 동작을 수행하기 전에, 비휘발성 메모리 블록 내에서 발생한 리텐션 열화(retention deterioration)가 발생될 수 있다.
더 자세히는, 리드 동작의 수행 대상인 비휘발성 메모리 블록에 대해 리드 동작이 수행되기 전에, 제1 시간(t1')으로부터 제4 시간(t4')까지 이전 리드 동작이 수행된 후, 리드 동작의 수행 대상인 비휘발성 메모리 블록 내에서 발생한 리텐션 열화(retention deterioration)로 인해, 복수의 워드 라인 전압들(UnSel.WL 및 Sel.WL)의 전압 레벨이 하강하는 리텐션 열화 영역(Retention region)이 발생할 수 있다.
이에 따라, 제1 시간(t1')부터 제3 시간(t3')까지 리드 전압(Vread)이 인가되고, 제4 시간(t4')까지 전압 레벨이 떨어진 후, 리커버리를 위해 제5 시간(t5')까지 리커버리 전압(Vrcv)이 인가된 리드 동작 비선택 워드 라인(UnSel.WL)은 리텐션 열화 영역(Retention region)을 거쳐 점차 감소될 수 있다.
또한, 제1 시간(t1')부터 제2 시간(t2')까지 프리 차지 전압(Vpre)이 인가되고,제2 시간(t1')부터 제3 시간(t3')까지 리드 전압(Vread)이 인가되고, 제4 시간(t4')까지 전압 레벨이 떨어진 후, 리커버리를 위해 제5 시간(t5')까지 리커버리 전압(Vrcv)이 인가된 리드 동작 선택 워드 라인(Sel.WL)은 리텐션 열화 영역(Retention region)을 거쳐 점차 감소될 수 있다.
또한, 복수의 워드 라인들(UnSel.WL 및 Sel.WL) 하부에 위치하는 채널의 포텐셜(Channel)은 제1 시간(t1')부터 제3 시간(t3')까지 일정한 전압(예를 들어, 0V)을 유지하다가, 제3 시간(t3')부터 복수의 워드 라인들(UnSel.WL 및 Sel.WL)의 전압과 커플링되어 함께 감소하고, 제4 시간(t4')부터 다시 증가할 수 있다. 이때, 채널 포텐셜(Channel)은 리텐션 열화 영역(Retention region) 동안 일정하게 유지될 수 있다.
리텐션 열화 영역(Retention region)의 영향을 받은 후, 복수의 워드 라인들(UnSel.WL 및 Sel.WL)의 전압 레벨과 채널 포텐셜(Channel)은 노이즈 간격(Gap_n)을 가질 수 있다. 따라서, 노이즈 영역(Noise Region 2) 이후의 리드 동작 시, 노이즈 간격(Gap_n)을 반영하여, 공통 소스 라인(CSL) 및/또는 비트 라인(BL)에 초기화 펄스(Pulse_ini)를 인가함으로써, 비휘발성 메모리 블록의 문턱 전압 신뢰성을 향상시킬 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치가 리드 동작을 수행하기 전에 검출하는 발생 노이즈 영역 혹은 노이즈는 도 5 및 도 6에서 설명한 예들에 제한되지는 않는다. 예시적으로, 노이즈 영역 혹은 노이즈는 리드 동작이 수행되지 않는 워드 라인의 스위칭을 제어하는 트랜지스터의 동작으로 인해, 리드 동작이 수행되지 않는 워드 라인과 인접한 리드 동작이 수행되는 대상 워드 라인에 발생된 누설일 수 있다. 다른 예시적으로, 노이즈 영역 혹은 노이즈는 프로그램 동작 중 프로그램 동작 대상 비휘발성 메모리 블록이 아닌 오픈 비휘발성 메모리 블록에서 발생된 노이즈일 수도 있다. 검출기(372)에서 검출하는 리드 동작 수행 전의 복수의 워드 라인들(WL)에 발생한 노이즈는 상술한 예시들에 제한되지 않는다.
다시 도 3 및 도 4를 참조하면, 검출기(372)는 비휘발성 메모리 블록들(BLK1 내지 BLKz) 중 적어도 하나에 대한 리드 동작이 수행될 때, 상기 리드 동작 수행 전에 복수의 워드 라인들(WL)에 발생된 노이즈를 검출한 경우, 펄스 생성기(374)로 초기화 펄스 생성 신호(Gen_Sig)를 전달할 수 있다.
검출기(372)로부터 초기화 펄스 생성 신호(Gen_Sig)를 수신받은 펄스 생성기(374)는 펄스 생성 신호(Gen_Sig)에 포함된 초기화 펄스 레벨과 초기화 펄스 인가 시간 정보를 바탕으로, 공통 소스 라인 전압 제어 신호(CTRL_bias)와 컬럼 어드레스(Y-ADDR)를 조정할 수 있다. 더 자세히는, 펄스 생성기(374)는 펄스 생성 신호(Gen_Sig)에 포함된 초기화 펄스 레벨과 인가 시간으로 공통 소스 라인에 펄스를 인가하도록 공통 소스 라인 전압 제어 신호(CTRL_bias)를 조정할 수 있다. 또한, 펄스 생성기(374)는 펄스 생성 신호(Gen_Sig)에 포함된 초기화 펄스 레벨과 인가 시간으로 비트 라인에 펄스를 인가하도록 공통 소스 라인 전압 제어 신호(CTRL_bias)를 조정할 수 있다.
이하의 도 7 내지 도 10을 통해, 몇몇 실시예들에 따른 채널 초기화 회로(370)가 공통 소스 라인(CSL) 및/또는 비트 라인(BL)에 초기화 펄스(Pulse_ini)를 인가함으로써, 비휘발성 메모리 블록의 문턱 전압 신뢰성을 향상시키는 동작에 대해 자세히 살펴본다.
도 7은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 비휘발성 메모리 블록을 설명하는 예시적인 사시도이다. 참고적으로, 이하에서는 편의상 제1 비휘발성 메모리 블록(BLK1)에 대해 설명하지만, 제1 비휘발성 메모리 블록(BLK1)에 대한 설명이 다른 비휘발성 메모리 블록들(BLK2 내지 BLKz)에도 통용될 수 있음은 물론이다.
도 7을 참조하면, 제1 비휘발성 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향(Z)으로 형성될 수 있다. 도 7에서는, 제1 메모리 블록(BLK1)이 4개의 선택 라인들(GSL, SSL1~SSL3), 8개의 워드 라인들(WL1~WL8), 그리고 3개의 비트 라인들(BL1~BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다. 예를 들어, 제1 메모리 블록(BLK1)은 스트링 선택 라인(SSL1~SSL3)의 수직 방향 상에 GIDL 라인(예를 들어, 도 8의 GIDL_L2)을 포함할 수 있다. 또한, 예를 들어, 제1 메모리 블록(BLK1)은 그라운드 선택 라인(GSL) 하부에 GIDL 라인(예를 들어, 도 8의 GIDL_L1)을 포함할 수 있다. 또한 다른 예로서, 제1 메모리 블록(BLK1)은 제1 워드 라인(WL1)과 그라운드 선택 라인(GSL) 사이 및/또는 제8 워드 라인(WL8)과 스트링 선택 라인(SSL1~SSL3) 사이에 하나 이상의 더미 워드 라인을 포함할 수도 있다.
기판(SUB)은 제1 도전형(예를 들어, p 형)으로 도핑된 폴리실리콘막 일 수 있다. 기판(SUB)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(SUB)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
기판(SUB)에는, 기판(SUB) 상에 제1 방향(X)을 따라 신장되고, 제2 도전형(예를 들어, n 형)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향(X)을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(Z)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향(Z)을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향(X)을 따라 순차적으로 배치되며, 제3 방향(Z)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 도전형으로 도핑된 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공될 수 있다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공될 수 있다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제2 방향(Y)으로 신장되고 제1 방향(X)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1~BL3)이 제공될 수 있다.
도 8은 도 7의 A 영역을 확대한 예시적인 확대도이다. 참고적으로, 비트 라인(BL3)에 대한 설명은 다른 비트 라인들(BL1, 및 BL2)에도 통용될 수 있음은 물론이다.
도 8을 참조하면, 임의의 셀 스트링에 대한 다양한 초기화 펄스의 인가 방향이 개시된다. 일 예로, 셀 스트링에 대한 초기화 펄스 인가는, 공통 소스 라인(CSL) 방향에서 수행될 수 있다(①). 다시 말해서, 초기화 펄스 인가 동작 시, 셀 스트링에 는 공통 소스 라인(CSL)을 통해 채널 포텐셜 레벨이 조정될 수 있다.
다른 예로, 셀 스트링에 대한 초기화 펄스 인가 동작은, 비트라인(BL3) 방향에서 수행될 수 있다(②). 다시 말해서, 초기화 펄스 인가 동작 시, 셀 스트링에는 비트 라인(BL3)을 통해 채널 포텐셜 레벨이 조정될 수 있다.
또 다른 예로, 셀 스트링에 대한 초기화 펄스 인가 동작은, 공통 소스 라인(CSL) 및 비트 라인(BL3)의 양 방향에서 수행될 수 있다(③). 다시 말해서, 초기화 펄스 인가 동작 시, 셀 스트링에는 공통 소스 라인(CSL) 및 비트라인(BL3)의 양 라인을 통해 채널 포텐셜 레벨이 조정될 수 있다.
도 9는 몇몇 실시예들에 따른 비휘발성 메모리 장치의 채널 포텐셜 레벨을 조정하는 동작을 설명하기 위한 예시적인 도면이다. 참고적으로, 도 3의 채널 초기화 회로(370)를 통해, 초기화 펄스(Pulse_ini)를 비트 라인(BL3)과 공통 소스 라인(CSL) 모두에 인가하는 것을 예시로 설명했으나, 초기화 펄스(Pulse_ini)는 비트 라인(BL3)에만 인가될 수도 있다. 또한, 초기화 펄스(Pulse_ini)는 공통 소스 라인(CSL)에만 인가될 수도 있다.
도 3 및 도 9를 참조하면, 채널 초기화 회로(370)를 통해, 공통 소스 라인(CSL)과 비트 라인(BL)에 초기화 펄스(Pulse_ini)가 인가되면, 복수의 GIDL 라인들(GIDL_L1 및 GIDL_L2) 하부의 표면층(S)에서 GIDL(Gate Induced Drain Leakage)가 발생할 수 있다.
더 자세히는, 복수의 GIDL 라인들(GIDL_L1 및 GIDL_L2)에 인가된 전압(예를 들어, -3V)보다, 공통 소스 라인(CSL)에 인가된 초기화 펄스 레벨(VCSL, 예를 들어, 3V)과 비트 라인(BL)에 인가된 초기화 펄스 레벨(VBL3, 3V)이 더 높은 값을 가짐으로써, 복수의 GIDL 라인들(GIDL_L1 및 GIDL_L2) 하부의 표면층(S)에서 GIDL이 발생될 수 있다. 공통 소스 라인(CSL)에 인가된 초기화 펄스 레벨(VCSL)과 비트 라인(BL)에 인가된 초기화 펄스 레벨(VBL3)은 복수의 GIDL 라인들(GIDL_L1 및 GIDL_L2) 하부의 표면층(S)에 GIDL을 발생시킬 정도의 레벨이면 충분하다. 즉, 공통 소스 라인(CSL)에 인가된 초기화 펄스 레벨(VCSL)과 비트 라인(BL)에 인가된 초기화 펄스 레벨(VBL3)은 서로 같을 수도 있고 다를 수도 있다.
공통 소스 라인(CSL)에 인가된 초기화 펄스 레벨(VCSL)과 비트 라인(BL)에 인가된 초기화 펄스 레벨(VBL3)을 통해, 복수의 GIDL 라인들(GIDL_L1 및 GIDL_L2) 하부의 표면층(S)에서 GIDL이 발생함으로써, 충분한 정공(hall)들이 발생할 수 있다. GIDL로 인해 발생한 많은 수의 정공들이 복수의 메탈 라인들(GSL, WL1 내지 WL8, 및 SSL2) 하부의 채널 영역(R_ini)으로 이동함으로써, 채널의 포텐셜을 초기화 전압(Vini)으로 상승시킬 수 있다.
즉, 몇몇 실시예에 따른 채널 초기화 회로(370)를 통해, 비트 라인(BL3) 및/또는 공통 소스 라인(CSL)에 초기화 펄스(Pulse_ini)를 인가함으로써, 채널 영역(R_ini)의 포텐셜을 원하는 레벨(예를 들어, 초기화 전압(Vini) 레벨)로 상승시켜, 채널 영역(R_ini)의 포텐셜을 일정 레벨(예를 들어, 초기화 전압(Vini) 레벨)로 유지시킴으로써, 채널 영역(R_ini)의 문턱 전압 신뢰성을 향상시킬 수 있다.
몇몇 실시예에 따른 채널 초기화 회로(370)를 통해, 비트 라인(BL3) 및/또는 공통 소스 라인(CSL)에 초기화 펄스(Pulse_ini)를 인가함으로써, 채널 영역(R_ini)의 포텐셜을 원하는 레벨(예를 들어, 초기화 전압(Vini) 레벨)로 상승시키는 동작을 아래의 도 10을 통해 자세히 설명한다.
도 10은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 3, 도 4 및 도 10을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 읽기 동작 수행을 위해, 제1 시간(t1)부터 제3 시간(t3)까지 읽기 대상이 아닌 비선택 워드 라인(UnSel.WL)에 읽기 전압(Vread)이 인가될 수 있다. 이때, 읽기 대상이 되는 선택 워드 라인(Sel.WL)에 제1 시간(t1)부터 제2 시간(t2)까지 프리 차지 전압(Vpre)이 인가될 수 있다. 이후, 선택 워드 라인(Sel.WL)에 제2 시간(t2)부터 제3 시간(t3)까지 읽기 전압(Vread)이 인가될 수 있다. 이후, 복수의 워드 라인들(UnSel.WL 및 Sel.WL)에 대한 리커버리 동작이 제3 시간(t3)부터 이후의 리드 동작 시작 시간(t7)까지 수행될 수 있다. 이때, 복수의 워드 라인들(UnSel.WL 및 Sel.WL)은 리커버리 전압(Vrcv) 레벨을 유지하기 전에 제4 시간(t4)에 초기화 전압(Vini) 레벨보다 낮은 레벨로 떨어질 수 있다. 이때, 복수의 워드 라인들(UnSel.WL 및 Sel.WL)과 채널은 서로 커플링되어 함께 초기화 전압(Vini) 레벨보다 낮은 레벨로 떨어질 수 있다. 서로 커플링된 복수의 워드 라인들(UnSel.WL 및 Sel.WL)과 채널은 초기화 펄스(Pulse_ini)가 인가되는 제6 시간(t6)까지 커플링 간격(Gap_cp)을 유지할 수 있다. 이때, 복수의 워드 라인들(UnSel.WL 및 Sel.WL)은 제5 시간(t5) 이후 리커버리 전압(Vrcv) 레벨에 도달할 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치의 일부 비휘발성 메모리 블록(예를 들어, BLK1)의 일부에 대한 리드 동작을 제1 시간(t1)부터 수행할 수 있다. 이하의 설명에서는, 설명의 편의를 위해, 도 4의 검출기(372)가 노이즈 영역(Noise Region)을 검출하여, 펄스 생성기(374)에 초기화 펄스 생성 신호(Gen_Sig)을 전달한 것을 가정하고 설명한다.
이때, 채널 초기화 회로(370)는 제1 시간(t1) 이전에 노이즈가 발생된 노이즈 영역(Noise Region)이 존재하는지 검출할 수 있다. 더 자세히는 채널 초기화 회로(370)의 검출기(372)가 제1 시간(t1) 이전에 노이즈가 발생된 노이즈 영역(Noise Region)이 존재하는지 검출할 수 있다. 노이즈가 발생하는 노이즈 영역(Noise Region)에 대한 설명은 도 5 및 도 6을 통해 설명한 바와 중복되므로 설명을 생략한다.
채널 초기화 회로(370)는 제1 시간(t1) 이전에 노이즈가 발생된 노이즈 영역(Noise Region)이 발생된 것을 검출하면, 비트 라인(BL) 및/또는 공통 소스 라인(CSL)에 초기화 펄스(Pulse_ini)를 일정 구간(예를 들어, 제6 시간(t6) 내지 제7 시간(t7)) 동안 인가할 수 있다.
예를 들어, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300)는 제1 시간(t1)부터 리드 동작을 수행하는 제1 리드 동작과, 제7 시간(t7)부터 리드 동작을 수행하는 복수의 리드 동작을 수행할 수 있다. 구체적으로, 제1 리드 동작은 제1 리드 구간(제1 시간(t1)부터 제3 시간(t3)까지)을 포함할 수 있다. 또한, 제2 리드 동작은 제2 리드 구간(제7 시간(t7)부터 일정시간 이후의 시간까지)을 포함할 수 있다. 이때, 비트 라인(BL) 및/또는 공통 소스 라인(CSL)에 인가되는 초기화 펄스(Pulse_ini)는 제1 리드 구간과 제2 리드 구간 사이의 적어도 일부의 구간동안 인가될 수 있다. 즉, 초기화 펄스(Pulse_ini)는 제1 리드 동작이 끝나는 제3 시간(t3)과 제2 리드 동작 수행이 시작되는 제7 시간(t7) 사이의 일부 구간동안 인가될 수 있다.
즉, 몇몇 실시예들에 따른 초기화 펄스(Pulse_ini)는 제1 리드 동작이 종료되는 제3 시점(t3)부터 인가될 수도 있다. 이때, 초기화 펄스(Pulse_ini)가 종료되는 시간은 제7 시간(t7) 이전이면 충분하다(초기화 펄스(Pulse_ini)가 종료되는 시간은 제7 시간(t7)이 될 수 있음은 물론이다.). 또는, 몇몇 실시예들에 따른 초기화 펄스(Pulse_ini)는 제2 리드 동작이 시작되는 제7 시간(t7)에 종료될 수도 있다. 이때, 초기화 펄스(Pulse_ini)가 인가되는 시간은 제3 시간(t3) 이후이면 충분하다(초기화 펄스(Pulse_ini)가 인가되는 시간이 제3 시간(t3)이 될 수 있음은 물론이다.).
몇몇 실시예들에 따른 비휘발성 메모리 장치(300)가 인가하는 초기화 펄스(Pulse_ini)의 레벨은 채널 포텐셜(Channel)의 레벨이 초기화 전압(Vini)이 되도록 만드는 레벨이면 충분하다.
즉, 비트 라인(BL) 및/또는 공통 소스 라인(CSL)에 일정 구간동안 일정 레벨의 초기화 펄스(Pulse_ini)를 인가하여, 복수의 워드 라인들(UnSel.WL 및 Sel.WL)의 전압 레벨과 채널 영역의 포텐셜 레벨(Channel)의 차이를 노이즈 영역(Noise Region)에서 발생된 노이즈 간격(Gap_n)으로 조정할 수 있다. 즉, 제1 시간(t1)에 인가된 읽기 전압(Vread)을 통해 상승된 복수의 워드 라인들(UnSel.WL 및 Sel.WL)의 전압 레벨과 제7 시간(t7)에 인가된 읽기 전압(Vread)을 통해 상승된 복수의 워드 라인들(UnSel.WL 및 Sel.WL)의 전압 레벨을 동일하게 만들 수 있다. 다시 말해, 비트 라인(BL) 및/또는 공통 소스 라인(CSL)에 복수의 리드 구간들 사이의 일정 구간(예를 들어, 제3 시간(t3)부터 제7 시간(t7))동안 일정 레벨의 초기화 펄스(Pulse_ini)를 인가함으로써, 비휘발성 메모리 블록들(BLK1 내지 BLKz)의 문턱 전압 신뢰성을 향상시킬 수 있다.
이하의 도 11을 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300)가 비트 라인(BL) 및/또는 공통 소스 라인(CSL)에 일정 구간동안 일정 레벨의 초기화 펄스(Pulse_ini)를 인가하지 않는 경우를 비교하여 설명한다. 이하에서는, 상술한 설명들과 중복되는 부분은 생략하고 설명한다.
도 11은 채널 초기화를 수행하지 않은 비휘발성 메모리 장치의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 11을 참조하면, 비트 라인(BL) 및/또는 공통 소스 라인(CSL)에 일정 구간동안 일정 레벨의 초기화 펄스(Pulse_ini)를 인가하지 않는 경우, 채널 영역의 채널 포텐셜 레벨(Vini)이 제6 시간(t6)에 초기화 전압(Vini) 레벨로부터 초기화 간격(Gap_ini)만큼 낮아진 레벨을 가질 수 있다. 즉, 채널 포텐셜(Channel) 레벨이 제2 리드 동작이 수행되는 제7 시간(t7) 이전에 불안정한 상태를 갖기 때문에, 몇몇 실시예들에 따른 비휘발성 메모리 장치가 복수의 리드 동작 구간 사이의 일부 구간동안 비트 라인(BL) 및/또는 공통 소스 라인(CSL)에 초기화 펄스(Pulse_ini)를 인가하여, 채널 포텐셜(Channel) 레벨을 초기화 간격(Gap_ini) 레벨을 상승시켜, 채널 포텐셜(Channel) 레벨과 복수의 워드 라인들(UnSel.WL 및 Sel.WL)의 전압 레벨 사이의 레벨 차이를 노이즈 간격(Gap_n)으로 조정할 수 있다.
이하의 도 12와 도 13을 통해, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 동작을 흐름도와 래더 다이어그램을 통해 예시적으로 설명한다.
도 12는 몇몇 실시예들에 따른 채널 초기화 회로의 동작을 설명하는 예시적인 흐름도이다.
도 3 및 도 12를 참조하면, 몇몇 실시예들에 따른 채널 초기화 회로(370)는 리드 동작을 수행하기 전, 노이즈가 발생한 노이즈 영역의 발생을 검출한다(S100). 만약, 채널 초기화 회로(370)가 노이즈가 발생한 노이즈 영역의 발생을 검출하지 못한다면(N) 초기화 펄스 인가를 중단한다.
만약, 채널 초기화 회로(370)가 노이즈가 발생한 노이즈 영역의 발생을 검출한다면(Y), 채널 초기화 회로(370), 구체적으로는 검출기(372)가 펄스 생성기(374)에 펄스 생성 신호(Gen_Sig)를 전송한다(S110). 펄스 생성 신호(Gen_Sig)를 전달받은 펄스 생성기(374)는 비트 라인(BL) 및/또는 공통 소스 라인에 인가되는 초기화 펄스(Pulse_ini)를 생성할 수 있다(S120).
도 13은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하는 예시적인 래더 다이어그램이다.
도 3, 도 4 및 도 13을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치(300)가 리드 동작을 수행하기 전, 검출기(372)가 노이즈가 발생한 노이즈 영역의 발생을 검출하면(S200), 검출기(372)는 펄스 생성 신호(Gen_Sig)를 펄스 생성기(374)에 전송한다(S210). 펄스 생성기(374)는 펄스 생성 신호(Gen_Sig)에 포함된 초기화 펄스 레벨과 인가 시점의 정보를 바탕으로, 비트 라인(BL)에 초기화 펄스를 인가하도록 페이지 버퍼부(340)에 컬럼 어드레스(Y-ADDR)를 전송한다(S220). 또한, 펄스 생성기(374)는 펄스 생성 신호(Gen_Sig)에 포함된 초기화 펄스 레벨과 인가 시점의 정보를 바탕으로, 공통 소스 라인(CSL)에 초기화 펄스를 인가하도록 공통 소스 라인 드라이버(380)에 공통 소스 라인 전압 제어 신호(CTRL_bias)를 전송한다(S230). 이때, 초기화 펄스를 비트 라인(BL)에만 인가한다면, S230은 생략될 수 있다. 또는, 초기화 펄스를 공통 소스 라인(CSL)에만 인가한다면, S220은 생략될 수 있다. 또한, S220과 S230은 동시에 진행될 수도 있고, S230이 S220보다 먼저 수행될 수도 있다. 이후, 페이지 버퍼부(340)는 메모리 셀 어레이(330)의 비휘발성 메모리 블록의 비트 라인(BL)에 초기화 펄스(Pulse_ini)를 인가할 수 있다(S240). 또한, 공통 소스 라인 드라이버(380)는 메모리 셀 어레이(330)의 공통 소스 라인(CSL)에 초기화 펄스(Pulse_ini)를 인가할 수 있다(S250). S240과 S250은 동시에 수행될 수도 있으며, S250이 S240보다 먼저 수행될 수도 있다.
도 14는 몇몇 실시예들에 따른 다른 비휘발성 메모리 장치를 나타내는 예시적인 블록도이다.
도 14를 참조하면, 도 3과는 달리, 채널 초기화 회로(370)가 제어 로직(320) 외부에 별도로 배치된다. 그 외의 설명은 도 3과 같으므로 설명을 생략한다.
다시 도 3을 참조하면, 메모리 셀 어레이(330)는 복수의 비휘발성 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 비휘발성 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼부(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(340)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 15는 몇몇 실시예들에 따른 비휘발성 메모리 장치의 비휘발성 메모리 블록을 설명하는 예시적인 회로도이다.
도 15는 몇몇 실시예들에 따른 비휘발성 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 비휘발성 메모리 장치의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 15에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 15에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 15를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 도 15에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 워드 라인(WL1, WL2, ..., WL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 그라운드 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 그라운드 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 15에는 메모리 블록(BLK1)이 여덟 개의 워드 라인(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 16은 몇몇 실시예들에 따른 비휘발성 메모리 장치를 포함하는 시스템을 설명하기 위한 예시적인 블록도이다.
도 16을 참조하면, 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 16의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 16을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다. 스토리지 장치(1300a, 1300b)는 몇몇 실시예들에 따른 비휘발성 메모리 장치(예를 들어, 도 3의 300 또는 도 14의 302)가 될 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 스토리지(1320a, 1320b)를 포함할 수 있다. 비휘발성 스토리지(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는 외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 17은 몇몇 실시예들에 따른 비휘발성 메모리 장치의 비휘발성 메모리 블록에 포함된 BVNAND 구조를 설명하기 위한 예시적인 도면이다.
도 17을 참조하면, 몇몇 실시예들에 따른 비휘발성 메모리 장치의 비휘발성 메모리 블록에 포함된 메모리 장치(4000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(4000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(4210), 층간 절연층(4215), 제1 기판(4210)에 형성되는 복수의 회로 소자들(4220a, 4220b, 4220c), 복수의 회로 소자들(4220a, 4220b, 4220c) 각각과 연결되는 제1 메탈층(4230a, 4230b, 4230c), 제1 메탈층(4230a, 4230b, 4230c) 상에 형성되는 제2 메탈층(4240a, 4240b, 4240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(4230a, 4230b, 4230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(4240a, 4240b, 4240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(4230a, 4230b, 4230c)과 제2 메탈층(4240a, 4240b, 4240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(4240a, 4240b, 4240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(4240a, 4240b, 4240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(4240a, 4240b, 4240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(4215)은 복수의 회로 소자들(4220a, 4220b, 4220c), 제1 메탈층(4230a, 4230b, 4230c), 및 제2 메탈층(4240a, 4240b, 4240c)을 커버하도록 제1 기판(4210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(4240b) 상에 하부 본딩 메탈(4271b, 4272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)은 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(4271b, 4272b)과 상부 본딩 메탈(4371b, 4372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(4310)과 공통 소스 라인(4320)을 포함할 수 있다. 제2 기판(4310) 상에는, 제2 기판(4310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(4331-4338; 4330)이 적층될 수 있다. 워드라인들(4330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(4330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(4310)의 상면에 수직하는 방향으로 연장되어 워드라인들(4330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(4350c) 및 제2 메탈층(4360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(4350c)은 비트라인 컨택일 수 있고, 제2 메탈층(4360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(4360c)은 제2 기판(4310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 17에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(4360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(4360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(4393)를 제공하는 회로 소자들(4220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(4360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(4371c, 4372c)과 연결되며, 상부 본딩 메탈(4371c, 4372c)은 페이지 버퍼(4393)의 회로 소자들(4220c)에 연결되는 하부 본딩 메탈(4271c, 4272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(4330)은 제2 기판(4310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(4341-4347; 4340)와 연결될 수 있다. 워드라인들(4330)과 셀 컨택 플러그들(4340)은, 제2 방향을 따라 워드라인들(4330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(4330)에 연결되는 셀 컨택 플러그들(4340)의 상부에는 제1 메탈층(4350b)과 제2 메탈층(4360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(4340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(4340)은 주변 회로 영역(PERI)에서 로우 디코더(4394)를 제공하는 회로 소자들(4220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(4394)를 제공하는 회로 소자들(4220b)의 동작 전압은, 페이지 버퍼(4393)를 제공하는 회로 소자들(4220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(4393)를 제공하는 회로 소자들(4220c)의 동작 전압이 로우 디코더(4394)를 제공하는 회로 소자들(4220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(4380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(4380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(4320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(4380) 상부에는 제1 메탈층(4350a)과 제2 메탈층(4360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(4380), 제1 메탈층(4350a), 및 제2 메탈층(4360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(4205, 4305)이 배치될 수 있다. 도 17을 참조하면, 제1 기판(4210)의 하부에는 제1 기판(4210)의 하면을 덮는 하부 절연막(4201) 이 형성될 수 있으며, 하부 절연막(4201) 상에 제1 입출력 패드(4205)가 형성될 수 있다. 제1 입출력 패드(4205)는 제1 입출력 컨택 플러그(4203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(4220a, 4220b, 4220c) 중 적어도 하나와 연결되며, 하부 절연막(4201)에 의해 제1 기판(4210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(4203)와 제1 기판(4210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(4203)와 제1 기판(4210)을 전기적으로 분리할 수 있다.
도 17을 참조하면, 제2 기판(4310)의 상부에는 제2 기판(4310)의 상면을 덮는 상부 절연막(4301)이 형성될 수 있으며, 상부 절연막(4301) 상에 제2 입출력 패드(4305)가 배치될 수 있다. 제2 입출력 패드(4305)는 제2 입출력 컨택 플러그(4303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(4220a, 4220b, 4220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(4303)가 배치되는 영역에는 제2 기판(4310) 및 공통 소스 라인(4320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(4305)는 제3 방향(Z축 방향)에서 워드라인들(4380)과 오버랩되지 않을 수 있다. 도 17을 참조하면, 제2 입출력 컨택 플러그(4303)는 제2 기판(4310)의 상면에 평행한 방향에서 제2 기판(4310)과 분리되며, 셀 영역(CELL)의 층간 절연층(4315)을 관통하여 제2 입출력 패드(4305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(4205)와 제2 입출력 패드(4305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(4000)는 제1 기판(4201)의 상부에 배치되는 제1 입출력 패드(4205)만을 포함하거나, 또는 제2 기판(4301)의 상부에 배치되는 제2 입출력 패드(4305)만을 포함할 수 있다. 또는, 메모리 장치(4000)가 제1 입출력 패드(4205)와 제2 입출력 패드(4305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(4000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(4372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(4372a)과 동일한 형태의 하부 메탈 패턴(4273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(4273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(4240b) 상에는 하부 본딩 메탈(4271b, 4272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(4271b, 4272b)은 셀 영역(CELL)의 상부 본딩 메탈(4371b, 4372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(4252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(4252)과 동일한 형태의 상부 메탈 패턴(4392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(4392) 상에는 콘택을 형성하지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
300: 비휘발성 메모리 장치 320: 제어 로직 회로 340: 페이지 버퍼부 350: 전압 생성기

Claims (20)

  1. 복수의 워드 라인들, 복수의 비트 라인들과 공통 소스 라인으로 연결된 비휘발성 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 공통 소스 라인에 공통 소스 라인 전압을 공급하는 공통 소스 라인 드라이버;
    상기 복수의 비트 라인들 중 적어도 하나의 비트 라인에 비트 라인 전압을 공급하는 페이지 버퍼부; 및
    상기 공통 소스 라인 전압과 상기 비트 라인 전압을 조정하는 제어 로직 회로을 포함하되,
    상기 제어 로직 회로는 채널 초기화 회로를 포함하며,
    상기 채널 초기화 회로는,
    상기 공통 소스 라인 전압과 상기 비트 라인 전압을 초기화 펄스로 설정하고,
    상기 복수의 워드 라인들 중 적어도 일부에 리드 전압이 인가되는 복수의 리드 구간들 사이에 상기 초기화 펄스를 인가하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 초기화 펄스는 상기 리드 전압의 인가가 끝나는 시점에 인가되는 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 초기화 펄스는 상기 리드 전압의 인가가 시작되는 시점에 인가가 종료되는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 채널 초기화 회로는 상기 리드 전압이 인가되기 전에, 상기 복수의 워드 라인들에 발생한 노이즈를 검출하는 검출기와 상기 공통 소스 라인 전압과 상기 비트 라인 전압을 상기 초기화 펄스로 설정하는 펄스 생성기를 포함하는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 검출기는 상기 노이즈를 검출하면, 상기 초기화 펄스 생성 신호를 상기 펄스 생성기로 전송하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 펄스 생성기는 상기 초기화 펄스 생성 신호를 수신하고, 상기 공통 소스 라인 전압과 상기 비트 라인 전압을 초기화 펄스로 설정하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 채널 초기화 회로는 상기 제어 로직 회로 외부에 배치되는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 채널 초기화 회로는 상기 초기화 펄스를 복수의 리드 구간들 사이의 일부 구간동안 상기 공통 소스 라인과 상기 복수의 비트 라인들 중 적어도 하나의 비트 라인에 인가하여, 상기 공통 소스 라인과 상기 복수의 비트 라인들 중 적어도 일부 사이에 연결되는 채널의 포텐셜을 초기화 전압으로 상승시키는 비휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 초기화 전압은 0V인 비휘발성 메모리 장치.
  10. 복수의 워드 라인들, 복수의 비트 라인들과 공통 소스 라인과 연결된 비휘발성 메모리 블록을 포함하는 메모리 셀 어레이; 및
    상기 복수의 워드 라인들에 인가되는 전압을 조정하는 제어 로직 회로을 포함하되,
    상기 제어 로직 회로는 상기 복수의 비트 라인들과 상기 공통 소스 라인에 인가되는 전압을 조정하는 채널 초기화 회로를 포함하며,
    상기 제어 로직 회로는, 제1 시간부터 제2 시간까지 상기 복수의 워드 라인들 중 리드 동작이 수행되는 워드 라인들에 프리 차지 전압을 인가하며, 상기 제2 시간부터 제3 시간까지 상기 리드 동작이 수행되는 워드 라인들에 읽기 전압를 인가하고, 상기 제1 시간부터 상기 제3 시간까지 상기 복수의 워드 라인들 중 상기 리드 동작이 수행되지 않는 워드 라인들에 읽기 전압을 인가하고, 상기 제3 시간부터 제4 시간까지 상기 복수의 워드 라인들에 리커버리 동작을 수행하며,
    상기 채널 초기화 회로는, 상기 제3 시간부터 상기 제4 시간 내의 적어도 일부 시간 동안 상기 복수의 비트 라인들 중 적어도 일부와, 상기 공통 소스 라인에 초기화 펄스를 인가하는 비휘발성 메모리 장치.
  11. 제 10항에 있어서,
    상기 초기화 펄스는 상기 제3 시간에 인가되는 비휘발성 메모리 장치.
  12. 제 10항에 있어서,
    상기 초기화 펄스는 상기 제4 시간에 인가가 종료되는 비휘발성 메모리 장치.
  13. 제 10항에 있어서,
    상기 채널 초기화 회로는 상기 제1 시간 전에, 상기 복수의 워드 라인들에 발생한 노이즈를 검출하는 검출기와 상기 공통 소스 라인 전압과 상기 비트 라인 전압을 상기 초기화 펄스로 설정하는 펄스 생성기를 포함하는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 검출기는 상기 노이즈를 검출하면, 초기화 펄스 생성 신호를 상기 펄스 생성기로 전송하는 비휘발성 메모리 장치.
  15. 제 14항에 있어서,
    상기 펄스 생성기는 상기 초기화 펄스 생성 신호를 수신하고, 상기 공통 소스 라인 전압과 상기 비트 라인 전압을 초기화 펄스로 설정하는 비휘발성 메모리 장치.
  16. 제 10항에 있어서,
    상기 채널 초기화 회로는 상기 제어 로직 회로 외부에 배치되는 비휘발성 메모리 장치.
  17. 제 10항에 있어서,
    상기 채널 초기화 회로는 상기 초기화 펄스를 상기 제3 시간부터 상기 제4 시간까지의 일부 구간동안 상기 공통 소스 라인과 상기 복수의 비트 라인들 중 적어도 하나의 비트 라인에 인가하여, 상기 공통 소스 라인과 상기 복수의 비트 라인들 중 적어도 하나의 비트 라인 사이에 연결되는 채널의 포텐셜을 초기화 전압으로 상승시키는 비휘발성 메모리 장치.
  18. 제 17항에 있어서,
    상기 초기화 전압은 0V인 비휘발성 메모리 장치.
  19. 복수의 워드 라인들, 복수의 스트링 선택 라인들, 복수의 그라운드 선택 라인들, 복수의 비트 라인들과 공통 소스 라인으로 연결된 비휘발성 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들과 상기 복수의 그라운드 선택 라인들과 연결된 로우 디코더;
    상기 공통 소스 라인과 연결된 공통 소스 라인 드라이버;
    상기 로우 디코더에 워드 라인 전압을 인가하는 전압 생성기;
    상기 복수의 비트 라인들과 연결된 페이지 버퍼부; 및
    상기 워드 라인 전압을 조정하는 전압 제어 신호를 상기 전압 생성기에 전달하고, 상기 워드 라인 전압이 인가되는 워드 라인 정보를 포함하는 로우 어드레스 신호를 상기 로우 디코더에 전달하고, 상기 공통 소스 라인에 인가되는 공통 소스 라인 전압을 제어하는 공통 소스 라인 전압 제어 신호를 상기 공통 소스 라인 드라이버에 전달하고, 상기 복수의 비트 라인들 중 적어도 일부에 인가되는 리드 전압과 상기 리드 전압이 인가되는 비트 라인 정보가 포함된 컬럼 어드레스 신호를 상기 페이지 버퍼부에 전달하는 제어 로직 회로을 포함하되,
    상기 제어 로직 회로는 채널 초기화 회로를 포함하며,
    상기 채널 초기화 회로는,
    상기 공통 소스 라인 전압과 상기 리드 전압을 초기화 펄스로 설정하고,
    상기 복수의 워드 라인들 중 적어도 일부에 상기 리드 전압이 인가되는 복수의 리드 구간들 사이에 상기 초기화 펄스를 인가하는 비휘발성 메모리 장치.
  20. 제 19항에 있어서,
    상기 초기화 펄스는 상기 리드 전압의 인가가 끝나는 시점에 인가되는 비휘발성 메모리 장치.
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