KR20230057785A - 비휘발성 메모리 장치 - Google Patents

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KR20230057785A
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정봉길
남상완
백종민
전민기
정우철
최윤희
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Abstract

온도 센서를 포함하는 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 어드레스 신호로부터 로우 어드레스 및 컬럼 어드레스를 디코딩하는 어드레스 디코더, 상기 디코딩된 로우 어드레스에 따라 상기 메모리 셀 어레이의 워드라인 각각에 워드라인 동작 전압을 생성하는 제1 전압 발생기, 상기 디코딩된 컬럼 어드레스에 따라 상기 메모리 셀 어레이의 비트라인 동작 전압을 생성하는 제2 전압 발생기, 상기 비트라인 동작 전압에 따라 활성화되어 적어도 하나의 메모리 셀에 저장되거나 리드되는 데이터를 저장하는 페이지 버퍼 회로, 복수의 온도 영역에 각각 매핑되는 복수의 선택 신호를 저장하는 온도 영역 테이블을 포함하고, 상기 온도 영역 테이블에서 상기 메모리 셀 어레이의 실시간 온도에 따른 온도 코드가 속한 온도 영역을 검출하고, 검출된 온도 영역에 매핑되는 선택 신호에 기초하여 상기 제1 또는 제2 전압 발생기의 전원 전압을 조절하는 온도 유닛을 포함한다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 메모리 장치, 구체적으로는 메모리 장치의 온도 상태에 따라 온도 보상을 수행하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화 인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치 및 비휘발성 메모리 장치로 구분될 수 있다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장되어있던 데이터가 소멸하지 않는 메모리 장치이다. 비휘발성 메모리 장치는 ROM, PROM, EPROM, EEPROM, 플래시메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리장치는 크게 노어(NOR)타입과 낸드(NAND)타입으로 구분될 수 있다.
비휘발성 메모리 장치는 예를 들어, MP3 플레이어, 디지털 카메라, 스마트 폰, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등이 있다. 비휘발성 메모리 장치 동작 중에 비트라인 동작 전압 및 워드라인 동작 전압을 생성하여 메모리 셀을 제어한다. 이때 온도에 따라 메모리 셀의 제어에 필요한 비트라인 동작 전압 및 워드라인 동작 전압을 조절하지 않는 경우, 메모리 셀에서 센싱되는 데이터에 오차가 발생할 수 있다.
본 발명이 해결하려는 과제는 동작 온도 범위별로 동작 전압을 적응적으로 보상하여 동작 성능이 향상된 비휘발성 메모리 장치 및 그 동작방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 디지털 온도 센서를 사용하면서 온도 영역 별로 보상을 달리 하여 보다 신뢰성 높은 데이터를 제공하는 비휘발성 메모리 장치 및 그 동작방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 어드레스 신호로부터 로우 어드레스 및 컬럼 어드레스를 디코딩하는 어드레스 디코더, 상기 디코딩된 로우 어드레스에 따라 상기 메모리 셀 어레이의 워드라인 각각에 워드라인 동작 전압을 생성하는 제1 전압 발생기, 상기 디코딩된 컬럼 어드레스에 따라 상기 메모리 셀 어레이의 비트라인 동작 전압을 생성하는 제2 전압 발생기, 상기 비트라인 동작 전압에 따라 활성화되어 적어도 하나의 메모리 셀에 저장되거나 리드되는 데이터를 저장하는 페이지 버퍼 회로, 복수의 온도 영역에 각각 매핑되는 복수의 선택 신호를 저장하는 온도 영역 테이블을 포함하고, 상기 온도 영역 테이블에서 상기 메모리 셀 어레이의 실시간 온도에 따른 온도 코드가 속한 온도 영역을 검출하고, 검출된 온도 영역에 매핑되는 선택 신호에 기초하여 상기 제1 또는 제2 전압 발생기의 전원 전압을 조절하는 온도 유닛을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 제1 기판에 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하는 셀 영역 및 제2 기판에 배치되고, 상기 메모리 셀 어레이의 실시간 온도를 센싱하고 온도 보상을 하는 온도 유닛 및 상기 메모리 셀 어레이에 액세스하는 복수의 회로 소자들을 포함하는 주변회로 영역을 포함하고, 상기 온도 유닛은 복수의 온도 영역 중 상기 센싱된 실시간 온도가 속한 온도 영역을 검출하고, 상기 검출된 온도 영역에 매핑되는 보상값에 기초하여 상기 메모리 셀 어레이에 인가되는 동작 전압을 조절한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이 하부에 배치되어 실시간 온도를 측정하여 온도 코드를 출력하는 디지털 온도 센서, 상기 메모리 셀 어레이의 워드라인에 연결되어 디코딩된 워드라인 어드레스에 따라 워드라인 동작전압을 인가하는 제1 어드레스 디코더 및 전압 발생기, 상기 메모리 셀 어레이의 비트라인에 연결되어 디코딩된 비트라인 어드레스에 따라 비트라인 동작전압을 인가하는 제2 어드레스 디코더 및 전압 발생기, 상기 메모리 셀 어레이의 비트라인에 연결되어 상기 워드라인 어드레스 및 상기 비트라인 어드레스에 상응하는 메모리 셀에 데이터를 전송하거나 저장데이터를 수신하는 복수의 페이지 버퍼 회로 및 복수의 온도 영역 중 상기 온도 코드가 속한 온도 영역에 따라 선택된 보상값에 기초하여 상기 워드라인 동작 전압의 전압 레벨 또는 상기 비트라인 동작 전압의 전압 레벨을 조절하도록 제어하는 온도 유닛을 포함한다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 온도 유닛(200)을 보다 구체적으로 나타낸 블록도이다.
도 4는 몇몇 실시예에 따른 온도 유닛의 동작을 설명하기 위한 그래프이다.
도 5는 몇몇 실시예에 따른 온도 영역 테이블을 나타낸 것이다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 7은 도 2의 페이지 버퍼 회로 및 컨트롤 로직을 보다 구체적으로 나타낸 블록도이다.
도 8은 도 3의 페이지 버퍼들 중 하나(PB)를 예시적으로 보여주는 도면이다.
도 9는 몇몇 실시예에 따라 페이지 버퍼에서 데이터 래치 노드의 동작을 보여주는 타이밍도이다.
도 10 내지 도 12은 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 도면들이다.
도 13은 몇몇 실시예에 따른 스토리지 장치가 적용된 시스템을 도시한 도면이다.
도 14 및 도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치를 나타낸 것이다.
이하에서, 도 1 내지 도 15를 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 장치에 대해서 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(30) 및 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 시스템(10)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(30)와 메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(10)은 전자장치의 스토리지 장치, UFS(Universal Flash Storage), SSD(Solid State Drive)와 같은 스토리지 장치 또는 데이터 센터에 포함되는 스토리지 장치로 구현될 수 있다.
메모리 장치(30)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn,100)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn, 100) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn,100) 각각은 메모리 컨트롤러(20)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn, 100) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(30)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 채널들(CH1~CHm)을 통해 메모리 장치(30)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(30)로 전송하거나, 메모리 장치(30)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(20)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n, 100) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(20)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(20)는 서로 다른 채널들을 통해 메모리 장치(30)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)을 통해 메모리 장치(NVM11~NVM1n)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(NVM21~NVM2n)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)을 통해 메모리 장치(NVM11~NVM1n)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(NVM21~NVM2n)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(20)는 메모리 장치(30)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(20)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn, 100) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVMmn, 100) 각각은 메모리 컨트롤러(20)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 읽기하고, 읽기된 데이터(DATAb)를 메모리 컨트롤러(20)로 전송할 수 있다.
도 1에는 메모리 장치(30)가 m개의 채널을 통해 메모리 컨트롤러(20)와 통신하고, 메모리 장치(30)가 각각의 채널(CH)에 대응하여 n개의 비휘발성 메모리 장치(100)를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 제어 로직 및 전압 발생기(130), 페이지 버퍼 회로(140), 입출력 회로(150) 및 온도 유닛(200)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 워드 라인들(WL)과 연결될 수 있다. 각 메모리 셀은 1-비트를 저장하는싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)로 제공될 수 있다.
어드레스 디코더(120)는 복수의 워드 라인(WL)들, 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 또는 메모리 셀 어레이(110)가 3차원 구조로 형성된 경우, 어드레스 디코더(120)는 복수의 워드 라인(WL)들, 스트링 선택 라인(SSL)들, 및 접지 선택 라인(GSL)들을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(120)는 외부 장치(예를 들어, 메모리 컨트롤러, 호스트, AP 등)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩하여 복수의 워드 라인(WL)들 중 적어도 하나의 워드 라인을 선택할 수 있다. 어드레스 디코더(120)는 선택된 워드 라인에 대한 읽기 또는 쓰기 동작이 수행되도록 복수의 워드 라인(WL)들의 전압들을 각각 제어할 수 있다. 예시적으로, 어드레스 디코더(120)는 수신된 어드레스로부터 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 페이지 버퍼 회로(140)로 전달할 수 있다. 페이지 버퍼 회로(140)는 수신된 열 어드레스를 기반으로 비트 라인(BL)을 제어할 수 있다.
제어 로직 및 전압 발생기(130)는 외부 장치로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(120), 페이지 버퍼 회로(140), 입출력 회로(150)을 제어할 수 있다. 예를 들면, 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 데이터(DATA)가 메모리 셀 어레이(110)에 쓰기되도록 어드레스 디코더(120), 페이지 버퍼 회로(140), 및 입출력 회로(150)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)가 출력되도록 어드레스 디코더(120), 페이지 버퍼 회로(140) 및 입출력 회로(150)를 제어할 수 있다. 또는 제어 로직 및 전압 발생기(130)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(110)의 일부가 삭제되도록 어드레스 디코더(120), 페이지 버퍼 회로(140), 및 입출력 회로(150)를 제어할 수 있다.
제어 로직 및 전압 발생기(130)는 비휘발성 메모리 장치(100)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들면, 제어 로직 및 전압 발생기(130)는 복수의 읽기 전압들, 복수의 검증 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 삭제 전압들 등과 같은 다양한 전압들을 생성하여 어드레스 디코더(120)로 제공할 수 있다.
몇몇 실시예에 따라 전압 발생기(130)는 메모리 셀 어레이의 워드라인 동작을 위한 워드라인 동작전압 발생기 및 비트라인 동작을 위한 비트라인 동작전압 발생기, 그리고 비휘발성 메모리 장치(100)에 포함된 다른 구성요소를 위한 동작 전압을 생성하기 위한 전압 발생기 등을 포함하는, 복수의 전압 발생기일 수 있다. 비트라인 동작전압 발생기는 디코딩된 열 어드레스에 따라 선택된 열과 비선택된 열의 페이지 버퍼 회로(140)에 각각 다른 동작전압을 인가할 수 있다. 워드라인 동작전압 발생기는 디코딩된 행 어드레스에 따라 선택된 워드 라인과 선택된 워드 라인의 인접 워드라인, 비선택되고 인접하지 않은 워드라인 각각에 다른 워드 라인 동작 전압을 인가할 수 있다.
온도 유닛(200)은 비휘발성 메모리 장치(100)의 온도 상태를 실시간으로 측정하고, 측정된 온도에 기초하여 제어 로직 및 전압 발생기(130)을 제어하여 메모리 장치(100)의 상기 동작 전압을 조정할 수 있다. 몇몇 실시예에 따라 비휘발성 메모리 장치(100)가 고온(Hot temp)인 경우의 읽기 전압과 저온(cold temp)인 경우의 읽기 전압이 다르도록 조정할 수 있다. 예를 들어 전압 발생기(130)를 제어하여, 온도에 따라 페이지 버퍼 회로(140)에 공급되는 신호의 전압 레벨을 조정할 수 있다. 예를 들어 전압 발생기(130)를 제어하여, 온도에 따라 어드레스 디코더(120)에 공급되는 신호의 전압 레벨을 조정할 수 있다. 구체적인 사항은 도 3에서 더 설명하기로 한다.
페이지 버퍼 회로(140)는 복수의 비트 라인(BL)들을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(140)는 메모리 셀 어레이(110)로부터 읽은 데이터(DATA)를 임시 저장하거나 또는 메모리 셀 어레이(110)에 쓰기될 데이터(DATA)를 임시 저장할 수 있다.
입출력 회로(150)는 제어 로직 및 전압 발생기(130)의 제어에 따라 외부 장치로부터 데이터(DATA)를 수신하여 페이지 버퍼 회로(140)로 전달할 수 있다. 또는 입출력 회로(150)는 제어 로직 및 전압 발생기(130)의 제어에 따라 페이지 버퍼 회로(140)로부터 수신된 데이터(DATA)를 외부 장치로 전달할 수 있다.
예를 들면, 비휘발성 메모리 장치(100)의 프로그램 동작 시, 메모리 셀 어레이(110)에 프로그램될 데이터(DATA)가 페이지 버퍼 회로(140)에 임시 저장될 수 있다. 비휘발성 메모리 장치(100)는 페이지 버퍼 회로(140)에 저장된 데이터(DATA)를 복수의 프로그램 루프들을 수행하여 메모리 셀 어레이(110)에 프로그램할 수 있다. 복수의 프로그램 루프들 각각은 프로그램 펄스를 인가하는 프로그램 단계(program step) 및 검증 전압(verify voltage)를 인가하는 검증 단계(verify step)을 포함할 수 있다.
도 3은 도 2의 온도 유닛(200)을 보다 구체적으로 나타낸 블록도이다. 도 4는 몇몇 실시예에 따른 온도 영역 테이블을 나타낸 것이다. 도 5는 몇몇 실시예에 따른 온도 유닛의 동작을 설명하기 위한 그래프이다.
도 3을 참조하면, 몇몇 실시예에 따라 온도 유닛(200)은 온도 센서(210), 온도 범위 결정부(231, 232, 233, 241, 242), 곱셈부(251), 덧셈부(252), 멀티플렉서(MUX3, 253), 저항 선택부(254), 비교기(255) 및 온도보상 트랜지스터(256)를 포함할 수 있다.
온도 센서(210)는 몇몇 실시예에 따라 디지털 온도 센서일 수 있다. 디지털 온도 센서는 아날로그 온도 센서보다 나은 전류 특성 및 선형성을 가질 수 있다. 온도 센서(210)는 비휘발성 메모리 장치(100)의 주변 회로 영역에 배치되어, 비휘발성 메모리 장치(100)의 동작에 따른 온도 상태를 실시간으로 측정할 수 있다. 디지털 온도 센서(210)는 측정된 온도에 기초하여 온도 코드(Temp code)를 출력할 수 있다. 몇몇 실시예에 따라 온도 코드(Temp code)가 1만큼 변할 때마다 온도도 일정한 값으로 변할 수 있다. 즉, 온도가 1℃ 변하면 온도 코드도 일정하게 변화할 수 있다.
몇몇 실시예에 따라 온도 센서(210)는 정확도를 높이기 위해 온도 상태를 적어도 두 번 센싱하여 평균한 값을 기초로 온도 코드를 출력할 수 있다. 또는 몇몇 실시예에 따라 온도 센서(210)는 기저장된 메모리 셀의 위치 정보(예를 들어 메모리 셀이 배치된 다이(die), 다이의 위치 등)를 기초로 위치에 따른 차이(variation)를 제거하고 온도 코드를 출력할 수도 있다.
온도 영역 테이블(231)은 복수의 온도 영역을 포함하고, 온도 센서(210)에서 출력된 온도 코드(Temp code)가 복수의 온도 영역 중 어느 영역에 속하는지 확인하여 속한 영역을 선택한다.
도 4를 참고하면, 온도 센서(210)는 이상적인 경우에 온도 - 온도코드 그래프에서 볼수 있듯이 일정한 기울기를 갖는 선형성(예를 들어 y=b(x)+c)을 가진다. 도시하지는 않았으나 워드라인 동작전압과 비트라인 동작전압은 동작전압의 범위가 다르기 때문에 온도- 온도코드 관계에서 다른 기울기 및 절편값을 가질 수 있다.
그러나, 다른 환경요소로 인해 온도 코드는 일정한 선형성을 가지지 못하고 온도 영역에 따라 다른 기울기를 갖는 비선형성을 가질 수 있다. 예를 들어, 온도 영역이 0 내지 T1인 경우 온도 코드는 y=b1(x)+c1의 선형성을 가지고, 온도 영역이 T1 내지 T2인 경우 온도 코드는 y=b2(x)+c2의 선형성을 가지고, 온도 영역이 T2 내지 T3인 경우 온도 코드는 y=b3(x)+c3의 선형성을 가질 수 있다. 이때 계수 b1, b2, b3는 서로 다른 값을 가질 수 있고, 절편 c1, c2, c3도 서로 다른 값을 가질 수 있다.
따라서 메모리 셀에 액세스하기 위한 동작 전압의 아날로그 레벨은 온도 영역에 따라 다르게 제어해야 오차를 줄일 수 있다. 예를 들어 고온(Hot temperature) 대비 저온(cold temperature)에서 셀 전류가 작게 흐르게 되는데 이를 보상하기 위해 메모리 셀 동작 전압의 아날로그 레벨을 고온 대비 저온에서 레벨을 보다 키우는 보상을 하고, 온도가 낮아질수록 보상정도를 더 키워야한다.
도 5를 참조하면, 몇몇 실시예에 따라 온도 센서(210)는 비휘발성 메모리 장치(100)의 실시간 온도 상태를 온도 코드(Temp code)로 출력한다. 예를 들어 온도 영역을 4개의 영역으로 구분한다고 가정하고, 온도 코드가 8비트 코드라고 가정하자. 온도 영역 테이블(231)는 각각의 온도 영역의 경계값(예를 들어 k1, k2, k3 등)에 기초하여 온도 센서(210)에서 출력된 온도 코드(temp code)에 상응하는 선택 신호(Sel), 계수값(Coefficient), 절편값(Y-intercept)을 매핑하여 저장할 수 있다. 예를 들어 온도 코드가 기설정된 경계값 k2보다 크고 k3보다 작은 수인 경우(k2<temp code<k3), 온도 영역 테이블(231)은 선택 신호 Sel=3을 출력하고, 도 3의 멀티플렉서(MUX1)를 통해 계수값 coefficient =C, 멀티플렉서(MUX2)를 통해 절편값 Y-intercept =c를 선택하여 출력한다.
몇몇 실시예에 따라 온도 영역 테이블(231)은 경계값을 기준으로 한 온도 영역(temp code) 및 선택 신호(Sel)에 대한 매핑 테이블만을 포함할 수도 있고, 또는 몇몇 실시예에 따라 도 5에 도시된 것과 같이 온도 영역(temp code) 및 각 온도 영역에 상응하는 선택 신호(Sel), 복수의 계수, 복수의 절편을 각각 매핑하여 저장할수도 있다.
몇몇 실시예에 따라 저장되는 복수의 계수 및 복수의 절편은 비트라인에 대한 복수의 온도 영역별 동작에 대한 복수의 비트라인 계수 및 복수의 비트라인 절편일 수 있다. 또는 몇몇 실시예에 따라 저장되는 복수의 계수 및 복수의 절편은 워드라인에 대한 복수의 온도 영역별 동작에 대한 복수의 워드라인 계수 및 복수의 워드라인 절편일 수 있다.
몇몇 실시예에 따라 온도 유닛(200)은 온도 영역 테이블(231)이 경계값을 기준으로 한 온도 영역(temp code) 및 선택 신호(Sel)에 대한 매핑 테이블만을 포함하는 경우 계수 선택부(241) 및 절편 선택부(242)를 더 포함할 수 있다. 계수 선택부(241)는 선택 신호(Sel)에 각각 상응하는 복수의 계수(coeffi)를 포함하는 메모리(232)와 연결되어, 선택 신호(Sel)에 기초하여 어느 하나의 계수를 출력할 수 있다. 절편 선택부(242)는 선택 신호(Sel)에 각각 상응하는 복수의 절편(Y intercept)를 포함하는 메모리(233)와 연결되어, 선택 신호(Sel)에 기초하여 어느 하나의 절편을 출력할 수 있다.
곱셈부(251)는 온도 센서(210)에서 출력된 온도 코드(Temp code)와 선택된 계수를 곱셈하여 출력한다. 덧셈부(252)는 곱셈부(251)의 출력 곱셈값에 선택된 절편을 더하여 출력한다. 멀티플렉서(253)는 온도 센서(210)의 동작 활성화 시에는 상기 덧셈부(252)의 출력값을 선택하여 출력하고(DTS on), 온도 센서(210)의 비활성화시에는 기설정된 값(Preset)을 선택하여 출력한다(DTS off).
저항 선택부(254)는 멀티플렉서(253)의 출력값에 소정의 저항 성분을 적용한 보상 레벨을 출력한다. 예를 들어 저항 선택부(254)는 레지스터 전압 단자와 그라운드 단자 사이에 복수의 저항이 직렬로 연결된, 전압분배회로일 수 있다. 저항 선택부(254)는 멀티플렉서(253)의 출력신호를 기설정된 비율로 전압분배한 기준 전압(VREF)을 출력할 수 있다., 비교기(255)는 저항 선택부(254)에서 출력된 현재 기준전압(VREF)과 이전 보상레벨(T_Comp)을 비교하여 현재 보상 레벨(P_Temp)을 출력한다. 온도보상 트랜지스터(256)는 소스 전압(Vsource)에 연결된 P타입 트랜지스터로서. 현재 보상 레벨(P_Temp)로 게이팅되어, 출력신호(OUT)를 출력하고, 다음 구간에서의 이전 보상 레벨(온도 보상 level)은 상기 출력신호(OUT)에 기초하여 생성된다. 예를 들어 이전 보상 레벨(T_Comp)은 출력신호(OUT)에 대해 저항 R1 및 R2에 기초한 저항비율이 고려된 값을 가질 수 있다..이때 출력 신호(OUT)는 이하 도 9 및 도 12에서 설명한다.
따라서 온도별 비선형성을 개선하기 위해, 워드라인 별, 비트라인 별로 인가되는 동작 전압에 대해 온도 보상을 할 때 비휘발성 메모리 장치(100)가 동작시 측정가능한 전체 온도 범위에 대해 복수 개의 온도 영역으로 구분하고, 각 온도 영역마다 상응하는 선형성을 설정할 수 있다. 즉 온도 영역 테이블(231)은 각 온도 영역별로 상응하는 계수/절편값을 포함하여, 온도 보상값을 구할 경우 비휘발성 메모리 장치(100)의 데이터 신뢰성 및 무결성이 보다 개선될 수 있다.
몇몇 실시예에 따라 온도 영역 테이블(231)은 복수의 온도 영역 각각에 상응하는 복수의 계수 및 복수의 절편을 저장할 수 있고, 일 실시예에 따라 비트라인에 대한 복수의 온도 영역별 동작에 대한 복수의 비트라인 계수 및 복수의 비트라인 절편일 수 있다. 또는 다른 실시예에 따라 저장되는 복수의 계수 및 복수의 절편은 워드라인에 대한 복수의 온도 영역별 동작에 대한 복수의 워드라인 계수 및 복수의 워드라인 절편일 수 있다.
또는 몇몇 실시예에 따라 온도 영역 테이블(231)은 도 4의 온도-온도 코드 그래프의 추세선(예를 들어 선형성 또는 비선형적이라도 각 온도 영역별 선형성)에 따라 복수의 온도 영역을 기설정하고, 각 온도 영역에 상응하는 복수의 선택 신호를 저장할 수 있다. 이때 온도 유닛(200)은 복수의 계수 및 복수의 절편을 각각 저장하는 메모리(232, 233) 및 계수 선택부(241), 절편 선택부(242)를 포함하여, 온도 영역 테이블(231)에서 출력되는 선택 신호(sel)에 따라 계수 선택부(241)는 메모리(232)로부터 어느 하나의 계수를 출력하고, 절편 선택부(242)는 메모리(233)로부터 어느 하나의 절편을 출력할 수 있다 다양한 실시예에 따라 비트라인에 대한 복수의 온도 영역별 동작에 대한 복수의 비트라인 계수 및 복수의 비트라인 절편일 수도 있고, 또는 다른 실시예에 따라 저장되는 워드라인에 대한 복수의 온도 영역별 동작에 대한 복수의 워드라인 계수 및 복수의 워드라인 절편일 수 있다.
각각의 실시예에서 출력된 계수 및 절편은 도 4의 우측 그래프와 같은 추세선을 미리 머신 러닝으로 추론하여 기저장된 값일 수 있다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 도 2에 도시된 메모리 셀 어레이(110)는 복수의 메모리 블록을 포함할 수 있고, 복수의 메모리 블록 각각은 도 6에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33) 을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, .., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, .., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, .., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, .., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, .., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, .., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 각각의 비트라인(BL1, BL2, BL3)은 상응하는 페이지 버퍼 회로(PB1, PB2, PB3)에 연결될 수 있다. 각각의 페이지 버퍼 회로(PB1, PB2, PB3)는 도 2의 페이지 버퍼 회로(140)일 수 있다. 페이지 버퍼 회로에 대해서는 도 7 내지 도 9에서 상세히 설명한다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 6에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, .., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 7은 도 2의 페이지 버퍼 회로 및 컨트롤 로직을 보다 구체적으로 나타낸 블록도이다. 페이지 버퍼 회로(320)는 동작 모드에 따라 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 쓰기 동작시, 페이지 버퍼 회로(320)는 메모리 셀 어레이(110)의 비트 라인(BL0????BLm-1)으로 쓰기될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다. 읽기 동작시, 페이지 버퍼 회로(320)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지할 수 있다. 페이지 버퍼 회로(320)는 감지된 데이터를 래치하여 외부로 출력할 수 있다.
페이지 버퍼 회로(320)는 프리차지 회로(321) 및 셧오프 회로(325)를 포함할 수 있다. 프리차지 회로(321)는 비트라인셋업 신호(BLSETUP)에 의해 제어되는 적어도 하나의 트랜지스터를 구비할 수 있으며, 셧오프 회로(325)는 비트라인 셧오프 신호(BLSHF)에 의해 제어되는 적어도 하나의 트랜지스터를 구비할 수 있다.
제어 로직(310)은 커맨드(CMD)에 응답하여 읽기 동작을 수행하도록 페이지 버퍼 회로(320) 및 어드레스 디코더(400)를 제어하기 위한 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직(310)은 프리차지 회로(321)로 비트라인셋업 신호(BLSETUP)를 전송할 수 있다.
제어 로직(310)은 비트라인 셧오프 신호 생성기(330)를 제어하기 위한 셧오프 신호 제어 신호(CBLSHF)를 비트라인 셧오프 신호 생성기(330)로 출력할 수 있다. 제어 로직(310)은 비트라인 셧오프 신호(BLSHF)를 제1 레벨(예를 들어, 프리차지 전압(V_PRE))에서 제2 레벨(예를 들어, 디벨로프 전압(V_DEV))로 변경하도록, 비트라인 셧오프 신호 생성기(300)를 제어할 수 있다. 이때 비휘발성 메모리 장치(100)에 대해 디지털 온도 센서(210)가 실시간으로 측정하여 출력한 온도코드(Temp code)에 기초하여, 온도 보상 유닛(250)은 비트라인 셧오프 신호(BLSHF)를 생성하는 전원전압을 조정할 수 있다. 예를 들어, 온도 보상 유닛(250)은 비트라인 셧오프 신호 생성기(330)의 비트라인 셧오프 신호(BLSHF)를 생성하는 트랜지스터 회로의 전원전압(OUT)을 생성할 수 있다. 예를 들어 비트라인 셧오프 신호(BLSHF)는 비휘발성 메모리 장치(100)가 제1 온도 영역(예를 들어 고온)에서 동작하는 경우 제1 전원전압(OUT1)을 기초로 제1 비트라인 셧오프 신호(BLSHF1)를 생성한다. 예를 들어 비트라인 셧오프 신호(BLSHF)는 비휘발성 메모리 장치(100)가 제2 온도 영역(예를 들어 저온)에서 동작하는 경우 제2 전원전압(OUT2)을 기초로 제2 비트라인 셧오프 신호(BLSHF2)를 생성한다. 이 경우 고온에서의 제1 비트라인 셧오프 신호(BLSHF1)는 저온에서의 제2 비트라인 셧오프 신호(BLSHF2)보다 더 낮은 논리 하이레벨 전압으로 조정될 수 있다. 예를 들어 조정되지 않은 비트라인 셧오프 신호의 논리 하이레벨 전압이 2V라고 가정하면, 제1 비트라인 셧오프 신호(BLSHF1)의 논리 하이레벨 전압은 1.2V로 조정되고, 제2 비트라인 셧오프 신호(BLSHF2)의 논리 하이레벨 전압은 1.4V로 조정될 수 있다.
어드레스 디코더(120)는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 어드레스 디코더(120)는 선택된 메모리 블록(BKi)의 워드 라인(WL)에 전압 발생기로부터의 워드 라인 전압을 전달할 수 있다.
비트라인 셧오프 신호 생성기(330)는 제어 로직(310)으로부터 수신한 셧오프 신호 제어 신호(CBLSHF)를 기초로 하여 비트라인 셧오프 신호(BLSHF)를 생성하여 페이지 버퍼 회로(320)로 출력할 수 있다. 비트라인 셧오프 신호(BLSHF)는 외부로부터 비휘발성 메모리 장치(100)에 제공되는 전원전압의 편차에 무관한 전압 레벨을 가질 수 있다. 비트라인 셧오프 신호(BLSHF)는 페이지 버퍼 회로(320)의 셧오프 회로(325)로 제공될 수 있다. 비트라인 셧오프 신호 생성기(330)는, 온도 유닛(200)의 제어에 따라 전압 발생기로부터 공급받은 전압들에 따라 비트 라인 전압 제어신호(BLSHF)의 전압 레벨을 결정하여 출력할 수 있다.
도 8은 도 3의 페이지 버퍼 회로에 포함된 하나의 페이지 버퍼 회로(PB)를 예시적으로 보여주는 도면이고, 도 9는 도 8의 페이지 버퍼 회로(PB)에서 데이터 래치 노드(SO node)의 동작을 보여주는 타이밍도이다.
도 8을 참조하면, 페이지 버퍼 회로(300, PBa)는 캐시 래치부(CLU) 및 데이터 래치부(DLU)를 포함할 수 있다. 캐시 래치부(CLU)는 캐시 래치(310)를 포함할 수 있다. 예를 들면, 캐시 래치(310)는 메모리 셀에 저장될 데이터(DATA)를 저장할 수 있다. 또한, 캐시 래치(310)는 데이터 래치(320)로부터 전송된 데이터(DATA)를 저장할 수 있다. 캐시 래치(310)는 캐시 래치 노드(SOC)에 연결될 수 있다. 캐시 래치(310)는 캐시 래치 노드(SOC)를 통해 데이터(DATA)를 송수신할 수 있다. 캐시 래치부(CLU)는 둘 이상의 캐시 래치들을 포함할 수 있다.
캐시 래치 노드(SOC)는 패스 트랜지스터(NMP)를 통해 데이터 래치 노드(SO node)와 연결될 수 있다. 패스 트랜지스터(NMP)는 패스 신호(SO_PASS)에 따라 턴 온 또는 턴 오프 될 수 있다. 패스 트랜지스터(NMP)가 턴 온 되는 경우, 캐시 래치(310) 및 데이터 래치(320) 사이에서 데이터(DATA)는 전송될 수 있다.
데이터 래치부(DLU)는 데이터 캐시를 포함할 수 있다. 예를 들면, 데이터 캐시는 캐시 래치(310)로부터 전송된 데이터(DATA)를 저장할 수 있다. 또한, 데이터 캐시는 메모리 셀로부터 읽어진 데이터(DATA)를 저장할 수 있다. 데이터 래치(320)는 데이터 래치 노드(SO node)에 연결될 수 있다. 데이터 래치(320)는 데이터 래치노드(SO node)를 통해 데이터(DATA)를 송수신할 수 있다. 데이터 래치부(DLU)는 둘 이상의 데이터 래치들을 포함할 수 있다.
데이터 래치 노드(SO node)는 비휘발성 메모리 장치(100)의 읽기, 쓰기 또는 삭제 동작 동안에 프리차지 될 수 있다. 예를 들면, 데이터 래치 노드(SO node)는 셋업 트랜지스터(221)를 통해 내부 공급 전압(IVC)에 따라 프리차지 될 수 있다. 셋업 트랜지스터(221)는 비트 라인 셋업 신호(BLSETUP)에 따라 턴 온 또는 턴 오프 될 수 있다. 셋업 트랜지스터(221)는 P 타입 트랜지스터일 수 있다. 하지만, 셋업 트랜지스터(221)의 타입은 이것에 한정되지 않는다. 예를 들면, 데이터 래치 노드(SO node)는 셧오프 트랜지스터(225)를 통해 비트 라인(BL)과 연결될 수 있다. 셧오프 트랜지스터(225)는 비트라인 셧오프 신호(BLSHF)에 따라 턴 온 또는 턴 오프 될 수 있다. 셧오프 트랜지스터(225)에 의해, 비트라인 셧오프 신호(BLSHF)의 전압레벨 및 선택된 메모리 셀의 상태에 따라 데이터 래치 노드(SO node)는 프리차지 전압에서 서서히 오프 레벨로 전압이 감소한다. 셧오프 트랜지스터(225)는 N 타입 트랜지스터일 수 있다. 하지만, 셧오프 트랜지스터(225)의 타입은 이것에 한정되지 않는다.
도 8 및 도 9를 참조하면, 페이지 버퍼 회로(PB)는 초기화된다(PBInit). 페이지 버퍼 회로(PB)가 초기화 동작을 수행하는 동안 온도 센서(210)는 메모리 셀 어레이의 온도를 실시간으로 센싱한다. 이때 비트라인 셧오프 신호(BLSHF)는 논리 하이 레벨이었다가 초기화 완료 후 논리 로우 레벨로 천이되고, 비트라인 셋업 신호(BLSETUP)는 초기화 동작 동안 논리 하이 레벨을 유지한다. 이때 비트라인 셧오프 신호(BLSHF)는 초기화 동안(PBInit) 기설정된 전원전압에 따라 생성되는 전압레벨(예를 들면 2V)을 유지할 수 있다. 메모리 셀의 데이터를 데이터 래치로 이동시키는 세트신호(SET_S)는 논리 로우 레벨을 유지한다.
데이터 래치 노드(SO node)는 프리차지 동작 구간(BLPrecharge)에서 내부 공급 전압(IVC)에 따라 프리차지 될 수 있다. 또한 프리차지 동작 구간(BLPrecharge)에서, 비트 라인 셋업 신호(BLSETUP)는 논리 하이 레벨이고, 비트라인 셧오프 신호(BLSHF)는 측정된 온도에 기초하여 조정된 논리 하이 레벨로 조정될 수 있다. 예를 들어 비트라인 셧오프 신호(BLSHF)는 메모리 셀 어레이의 온도 상태에 따라 논리 하이 레벨이 L1 레벨에서 L2 레벨로 조정될 수 있다. L2 레벨은 L1 레벨보다 같거나 작은 값이나 논리 로우 레벨보다는 큰 값이다. 예를 들어 L1 레벨은 초기화 동작동안 생성된 전압 레벨(2V)이고, L2 레벨은 온도 보상으로 조정되어 L1레벨 보다 작게 조정된 논리 하이 레벨일 수 있다. 예를 들면, 고온인 경우 L2 레벨은 1.2V 정도로 조정되고, 저온인 경우 L2 레벨은 1.4V정도로 조정될 수 있다. 셋업 트랜지스터(221)는 비트라인 셋업 신호(BLSETUP)가 논리 하이 레벨이므로 턴오프되고, 셧오프 트랜지스터(225)는 조정된 논리 하이 레벨의 비트라인 셧오프신호(BLSHF)에 따라 턴온 될 수 있다. 이때 비트 라인(BL)도 데이터 래치 노드(SO node)와 함께 프리차지 될 수 있다.
덤프 클로징 구간(Dump Closing)에서, 비트 라인 셋업 신호(BLSETUP)는 논리 로우 레벨로 변경되었다가, 디벨롭 구간(SODev) 구간에서 비트 라인 셋업 신호(BLSETUP)는 다시 논리 하이 레벨로 변경될 수 있다. 이에 따라 셋업 트랜지스터(221)는 턴오프 된다. 그리고 디벨롭 구간(SoDev) 구간에서 비트라인 셧오프 신호(BLSHF)는 계속하여 온도 보상으로 조정된 논리 하이 레벨로 유지되고, 셧오프 트랜지스터(225)가 턴온되며 선택된 메모리 셀의 상태에 따라 데이터 래치 노드(SO node)의 전압 레벨이 감소한다. 선택 워드 라인(WL)에 선택된 메모리 셀의 문턱 전압보다 낮은 전압이 인가된 경우(선택된 메모리 셀이 온 셀(on cell)인 경우), 데이터 래치 노드(SO node)는 처음의 전압 레벨을 그대로 유지하거나 매우 미세하게 하강할 것이다. 선택 워드 라인(WL)에 선택된 메모리 셀의 문턱 전압보다 높은 전압이 인가된 경우(선택된 메모리 셀이 오프 셀(off cell)인 경우), 데이터 래치 노드(SO node)는 시간이 지남에 따라 점진적으로 전압 레벨이 하강할 것이다.
센싱 구간(SOSense)에서 센싱 설정 신호(SET_S)가 활성화되면, 변화된 데이터 래치 노드(SO node)의 변화된 전압 레벨을 페이지 버퍼에서 감지 증폭하여 데이터 래치(320)에 데이터를 저장한다. 따라서, 비휘발성 메모리 장치(100)는 특정 시간 이후 데이터 래치 노드(SO node)의 전압 레벨을 설정된 기준 값(Trip level)과 비교하여 선택된 메모리 셀의 상태를 검출할 수 있다.
이때 선택된 메모리 셀이 오프 셀(off cell)인 경우, 온도에 따라 데이터 래치 노드(SO node)의 전압 하강율이 다르다. 일반적으로 낮은 온도에서 데이터 래치 노드(SO node)의 전압 하강율은 감소한다. 따라서, 온도와 관계없이 동일한 비트 라인 디벨롭 시간(BL Develop Time)을 적용하면, 동작 오류의 확률이 증가하게 된다. 선택된 메모리 셀이 온 셀(on cell)인 경우, 데이터 래치 노드(SO node)의 전압 레벨이 기준 값(A)보다 크기만 하면 되기 때문에 온도의 영향이 상대적으로 적다. 온도 유닛(200)은 데이터 래치 노드(SO node)에서 전압 레벨 센싱시 동작 오류를 줄이기 위해, 비트라인 셧오프 신호(BLSHF)의 전압 레벨을 조정할 수 있다. 온도 변화에 따라 L1 레벨에서 L2 레벨로 조정함으로써, 데이터 센싱 노드에 프리차지되는 전하량이 조정된다. 이에 따라 메모리 셀 어레이(110)의 동작 온도가 선형적 또는 비선형적으로 변화하더라도 온도에 따라 프리차지되는 전하량을 조절함으로써 데이터 래치 노드(SO node)는 일정한 전압 하강율을 가질 수 있다.
도 10 내지 도 12는 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
먼저 도 10을 참조하면, 메모리 셀 어레이(400)는 제1 내지 제4 셀 스트링들(S1-S4)을 포함하고, 제1 내지 제4셀 스트링들(S1-S4) 각각은 스트링 선택 라인(SSL1-SSL4)과 접지 선택 라인(GSL1-GSL4) 사이에 연결된 복수의 메모리 셀들(MC1-MC12)을 포함할 수 있다. 도 10의 메모리 셀 어레이는 도 2 및 도 6에서 설명한 메모리 셀 어레이의 일부 일 수 있다. 도 10은 4개의 셀 스트링들(S1-S4) 각각이 12개의 메모리 셀들(MC1-MC12)을 포함하는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
비휘발성 메모리 장치(100)는 선택 셀 스트링인 제2 셀 스트링(S2)에 연결된 복수의 비선택 워드라인들(WL1-WL11) 중 적어도 하나를 배리어 라인(B_WLs)으로 선택할 수 있다. 배리어 라인(B_WLs)에 의해, 리드 동작 중 적어도 일부 구간에서 비선택 셀 스트링들(S1, S3, S4) 각각의 채널이 복수의 채널들로 논리적으로 분할될 수 있다.
비휘발성 메모리 장치(100)는 선택 워드라인인 제12 워드라인(WL12)에 입력되는 리드 전압에 기초하여 비선택 셀 스트링들(S1, S3, S4) 각각에 포함되는 채널의 부스팅 레벨을 결정할 수 있다. 예를 들어, 메모리 장치는 리드 전압과 소정의 전압차를 갖는 전압 레벨을 비선택 셀 스트링들(S1, S3, S4) 각각에 포함되는 채널의 부스팅 레벨로 결정할 수 있다. 비휘발성 메모리 장치는 결정된 비선택 셀 스트링들(S1, S3, S4) 각각의 채널의 부스팅 레벨에 기초하여, 복수의 비선택 워드라인들(WL1-WL11) 중 적어도 하나를 배리어 라인(B_WLs)으로 선택할 수 있다. 예를 들어, 도 10에 도시한 일 실시예에서는 제4 및 제5 워드라인들(WL4, WL5)이 배리어 라인(B_WLs)으로 선택될 수 있다.
비휘발성 메모리 장치(100)는 선택 스트링 선택 라인(SSL2) 및 선택 접지 선택 라인(GSL2)에 턴-온 전압을 입력할 수 있다. 메모리 장치는 제1 구간 동안 배리어 라인(B_WLs)에 턴-오프 전압, 예를 들어 접지 전압을 입력할 수 있다. 또한, 메모리 장치는 제2 구간 동안 배리어 라인(B_WLs)에 턴-온 전압, 예를 들어 리드 패스 전압과 동일한 전압을 입력할 수 있다. 메모리 장치는 제1 구간 동안 비선택 스트링 선택 라인들(SSL2-SSL4) 또는 비선택 접지 선택 라인들(GSL2-GSL4)에 프리-펄스 전압을 선택적으로 입력할 수 있다.
도 11을 참조하면, 제1 구간 동안 비선택 스트링 선택 라인들(SSL2-SSL4)의 채널은 배리어 라인(B_WLs)에 의해 복수의 채널들로 전기적으로 분할될 수 있다. 선택적으로 입력되는 프리-펄스 전압에 의해 전기적으로 분할된 복수의 채널들 중 일부 채널의 포텐셜이 소정의 부스팅 레벨로 증가할 수 있다. 이후, 제2 구간 동안, 배리어 라인(B_WLs)에 리드 패스 전압이 입력됨에 따라 전기적으로 분할된 복수의 채널들이 다시 전기적으로 연결될 수 있다. 전기적으로 연결된 채널의 부스팅 레벨은 배리어 라인(B_WLs)에 의해 분할된 채널들 각각의 부스팅 레벨, 및 분할된 채널들 각각에 대응하는 워드라인들의 개수 비율 등에 따라 결정될 수 있다.
다음으로 도 11을 함께 참조하면, 선택 스트링 선택 라인(Sel_SSL)인 제2 스트링 선택 라인(SSL2)과 선택 접지 선택 라인(Sel_GSL)인 제2 접지 선택 라인(GSL2)에는 소정의 턴-온 전압(on)이 입력될 수 있다.
비선택 스트링 선택 라인들(Unsel_SSLs)인 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에는, 턴-오프 전압, 예를 들어 접지 전압이 각각 입력될 수 있다. 또한, 비선택 접지 선택 라인들(Unsel_GSLs)인 제1, 제3및 제4 접지 선택 라인들(GSL1, GSL3, GSL4)에는, 프리-펄스 전압이 입력될 수 있다.
비선택 워드라인들(Unsel_WLs)인 제1 내지 제3 워드라인들(WL1-WL3)과 제6 내지 제11 워드라인들(WL10, WL11)에는 리드 패스 전압(VPASS)이 입력될 수 있다. 또한, 배리어 라인(B_WLs)으로 선택된 제4 및 제5 워드라인들(WL4, WL5)에는, 제1 구간 동안에는 턴-오프 전압, 예를 들어 접지 전압이 입력되고, 제2 구간 동안에는 리드 패스 전압(VPASS)이 입력될 수 있다.
또한, 배리어 라인(B_WLs)에 가장 인접한 워드라인들(BN1_WLs)인 제3 및 제6 워드라인들(WL3, WL6)에 입력되는 전압은, 제1 구간 및 제2 구간의 적어도 일부에서 리드 패스 전압(VPASS)보다 작을 수 있다. 또한, 배리어 라인(B_WLs)에 그 다음으로 인접한 비선택 워드라인들(BN2_WLs)인 제2 및 제7 워드라인들(WL2, WL7)에 입력되는 전압 역시, 센싱 구간에서 리드 패스 전압(VPASS)보다 작을 수 있다.
데이터를 리드하고자 하는 선택 메모리 셀에 연결된 선택 워드라인(WL4, WL5)에 리드 전압을 입력하는 센싱 구간에서, 선택 워드라인, 즉 배리어 라인을 기준으로 배리어 라인의 일측에 위측에 위치한 채널의 포텐셜을 조정하여 핫 캐리어 주입 또는 소프트 이레이즈 발생을 억제하여 데이터 신뢰성을 향상시킬 수 있다.
예를 들어 도 12를 참조하면, 비휘발성 메모리 장치(100)는 도 10 및 도 11에서 설명한 각각의 동작 전압 중 적어도 하나, 예를 들면 메모리 셀에 저장된 데이터를 읽는데 필요한 리드 전압(VREAD), 리드 패스 전압(Vpass), 컨트롤 전압(VCON1 ~VCON2), 스트링 선택 라인(SSL) 전압 또는 접지 선택 라인(GSL) 전압 중 적어도 하나를 생성하는데 필요한 전원전압으로, 온도 보상된 전원전압(OUT)을 이용할 수 있다. 예를 들어, 온도 보상된 전원전압(OUT)은 도 3에서 설명한 출력신호일 수 있다.
도 13은 몇몇 실시예에 따른 메모리 시스템이 적용된 시스템을 도시한 도면이다.
도 13의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 13을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 스토리지(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다. 스토리지 장치(1300a, 1300b)는 도 1 내지 도 12에서 설명한 몇몇 실시예들에 따른 메모리 시스템일 수 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다.
도 14 및 도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치의 단면도를 나타낸 것이다.
도 14의 메모리 장치(1000) 및 도 15의 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 제1 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 제2 칩을 제작한 후, 상기 제1 칩과 상기 제2 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다.
몇몇 실시예에 따른 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(1000,2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
도 14의 주변 회로 영역(PERI)은 제1 기판(1201), 층간 절연층(1100), 제1 기판(1201)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 도 15의 주변 회로 영역(PERI)은 제1 기판(2201), 층간 절연층(2100), 제1 기판(2201)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c 또는 2230a, 2230b, 2230c)과 제2 메탈층(1240a, 1240b, 1240c 또는 2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c 또는 2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1100 또는 2100)은 복수의 회로 소자들(1220a, 1220b, 1220c 또는 2220a, 2220b, 2220c), 제1 메탈층(1230a, 1230b, 1230c 또는 2230a, 2230b, 2230c), 및 제2 메탈층(1240a, 1240b, 1240c 또는 2240a, 2240b, 2240c)을 커버하도록 제1 기판(1201 또는 2201) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(127b, 1272b 또는 2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1127b, 1272b 또는 2271b, 2272b)은 셀 영역(CELL)의 본딩 메탈(1371b, 1372b 또는 2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1127b, 1272b 또는 2271b, 2272b)과 상부 본딩 메탈(1371b, 1372b 또는 2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1301 또는 2301)과 공통 소스 라인(1320 또는 2320)을 포함할 수 있다. 제2 기판(1301 또는 2301) 상에는, 제2 기판(1301 또는 2301)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(도 14의 1331-1338; 1330, 또는 도 15의 2331-2338;2330)이 적층될 수 있다. 워드라인들(1330 또는 2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330 또는 2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1301 또는 2301)의 상면에 수직하는 방향으로 연장되어 워드라인들(1330 또는 2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c 또는 2350c) 및 제2 메탈층(1360c 또는 2380c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c 또는 2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c 또는 2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c 또는 2360c)은 제2 기판(1301 또는 2301)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 14 및 도 15에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c 또는 2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c 또는 2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼 회로(1393 또는 2393)를 제공하는 회로 소자들(1220c 또는 2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c 또는 2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c 또는 2371c, 2372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c 또는 2371c, 2372c)은 페이지 버퍼 회로(1393 또는 2393)의 회로 소자들(1220c 또는 2220c)에 연결되는 하부 본딩 메탈(1271c, 1272c 또는 2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330 or 2330)은 제2 기판(1301 또는 2301)의 상면 또는 하면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1340 or 2340)와 연결될 수 있다. 워드라인들(1330 or 2330)과 셀 컨택 플러그들(1340 or 2340)은, 제2 방향을 따라 워드라인들(1330 or 2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330 or 2330)에 연결되는 셀 컨택 플러그들(1340 or 2340)의 상부 또는 하부에는 제1 메탈층(1350b or 2350b)과 제2 메탈층(1360b or 2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340 or 2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 본딩 메탈(1371b, 1372b 또는 2371b, 2372b)과 주변 회로 영역(PERI)의 본딩 메탈(1271b, 1272b 또는 2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340 or 2340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(1220b or 2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 어드레스 디코더를 제공하는 회로 소자들(1220b or 2220b)의 동작 전압은, 페이지 버퍼 회로를 제공하는 회로 소자들(1220c or 2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼 회로를 제공하는 회로 소자들(1220c or 2220c)의 동작 전압이 로우 디코더를 제공하는 회로 소자들(1220b or 2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380 or 2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380 or 2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380 or 2380) 상부에는 제1 메탈층(1350a or 2350a)과 제2 메탈층(1360a or 2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380 or 2380), 제1 메탈층(1350a or 2350a), 및 제2 메탈층(1360a or 2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305 또는 2205, 2305)이 배치될 수 있다. 도 14 및 도 15를 참조하면, 제1 기판(1201 또는 2201)의 하부에는 제1 기판(1201 또는 2201)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(1203 또는 2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(1201 또는 2201)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203 또는 2203)와 제1 기판(1201 또는 2201) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203 또는 2203)와 제1 기판(1201 또는 2201)을 전기적으로 분리할 수 있다.
도 14 및 도 15를 참조하면, 제2 기판(1301 또는 2301)의 상부에는 제2 기판(1301 또는 2301)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(1305 또는 2305)가 배치될 수 있다. 제2 입출력 패드(1305 또는 2305)는 제2 입출력 컨택 플러그(1303 또는 2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
몇몇 실시예에 따라 복수의 회로 소자들은 도 2 내지 도 12에서 설명한 주변 회로들을 포함할 수 있다. 예를 들어 제2 기판 상부에는 온도 유닛(200), 어드레스 디코더(120), 제어 로직 및 전압 발생기(130), 페이비 버퍼(140) 및 입출력 회로(150)를 포함할 수 있다. 몇몇 실시예에 따라 온도 유닛(200) 내 온도 센서(210)는 셀 영역 하부(도 14) 또는 상부(도 15)에 배치되어 메모리 셀 어레이의 실시간 온도 상태를 측정할 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303 또는 2303)가 배치되는 영역에는 제2 기판(1301 또는 2301) 및 공통 소스 라인(1320 또는 2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305 또는 2305)는 제3 방향(Z축 방향)에서 워드라인들(1380 또는 2380)과 오버랩되지 않을 수 있다. 도 15의 제2 입출력 컨택 플러그(2303)는 제2 기판(2201)의 상면에 평행한 방향에서 제2 기판(1301 또는 2301)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제1 기판(2201) 상의 컨택 플러그(2272a)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205 또는 2205)와 제2 입출력 패드(1305 또는 2305)는 선택적으로 형성될 수 있다. 일례로, 도 14의 메모리 장치(400)는 제1 기판(1201)의 하부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 층간절연층(1315)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1000)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다. 다른 례로, 도 15의 메모리 장치(2000)는 제1 기판(2201)의 하부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
도 15의 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
도 15의 워드라인 본딩 영역(WLBA)의 제2 메탈층(2240) 상에는 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 도 15의 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 메모리 시스템 20: 메모리 컨트롤러
30: 메모리 장치 100 : 비휘발성 메모리 장치
200 : 온도 유닛

Claims (20)

  1. 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    어드레스 신호로부터 로우 어드레스 및 컬럼 어드레스를 디코딩하는 어드레스 디코더;
    상기 디코딩된 로우 어드레스에 따라 상기 메모리 셀 어레이의 워드라인 각각에 워드라인 동작 전압을 생성하는 제1 전압 발생기;
    상기 디코딩된 컬럼 어드레스에 따라 상기 메모리 셀 어레이의 비트라인 동작 전압을 생성하는 제2 전압 발생기;
    상기 비트라인 동작 전압에 따라 활성화되어 적어도 하나의 메모리 셀에 저장되거나 리드되는 데이터를 저장하는 페이지 버퍼 회로; 및
    복수의 온도 영역에 각각 매핑되는 복수의 선택 신호를 저장하는 온도 영역 테이블을 포함하고, 상기 온도 영역 테이블에서 상기 메모리 셀 어레이의 실시간 온도에 따른 온도 코드가 속한 온도 영역을 검출하고, 검출된 온도 영역에 매핑되는 선택 신호에 기초하여 상기 제1 또는 제2 전압 발생기의 전원 전압을 조절하는 온도 유닛을 포함하는, 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 온도 유닛은
    상기 비휘발성 메모리 장치의 온도 상태를 실시간으로 측정하여 상기 온도 코드로 출력하는 디지털 온도 센서;
    상기 복수의 선택 신호에 각각 상응하는 복수의 계수를 포함하고, 상기 선택 신호에 기초한 계수를 출력하는 계수 선택부; 및
    상기 복수의 선택 신호에 각각 상응하는 복수의 절편를 포함하고, 상기 선택 신호에 기초한 절편을 출력하는 절편 선택부를 포함하는, 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 온도 유닛은
    상기 온도 코드에 상기 출력된 계수를 곱하는 곱셈부;
    상기 곱셈부의 출력에 상기 선택된 절편을 더하는 덧셈부;
    상기 디지털 온도 센서의 활성화 여부에 따라 상기 덧셈부의 출력을 출력하는 멀티플렉서;
    상기 덧셈부의 출력 신호에 상응하는 저항값을 적용한 현재 기준전압을 이전 보상레벨과 비교하여 현재 보상레벨을 출력하는 비교부; 및
    현재 보상레벨에 따라 게이팅되어 상기 조절된 전원 전압을 생성하는 P타입 트랜지스터를 더 포함하는, 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 페이지 버퍼 회로는
    제어 회로에서 출력된 비트라인 셋업 신호에 의해 제어되는 적어도 하나의 트랜지스터를 포함하는 프리차지 회로; 및
    비트라인 셧오프 신호에 의해 제어되는 적어도 하나의 트랜지스터를 포함하는 셧오프 회로를 포함하고,
    상기 제2 전압 발생기는
    상기 온도 유닛의 출력에 따라 상기 비트라인 셧오프 신호의 전압 레벨을 조절하는 비트라인셧오프 신호 생성기를 포함하는, 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 비트라인셧오프 신호 생성기는
    상기 선택 신호에 기초하여 결정되는 현재 보상 레벨에 기초하여 상기 비트라인 셧오프 신호의 전압 레벨을 조절하는, 비휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 어드레스 디코더는
    어드레스 신호를 디코딩한 로우 어드레스에 따라 복수의 워드 라인들 중 적어도 하나의 워드 라인을 선택하여 상기 선택된 워드 라인에 각각 동작 전압을 인가하고,
    상기 제1 전압 발생기는
    상기 선택 신호에 기초하여 결정되는 현재 보상 레벨에 기초하여 상기 워드 라인의 동작 전압의 전압 레벨을 조절하는, 비휘발성 메모리 장치.
  7. 제2항에 있어서, 상기 복수의 계수 및 복수의 절편은
    상기 복수의 온도 영역 별 비트라인 동작에 따른 복수의 비트라인 계수;
    상기 복수의 온도 영역 별 비트라인 동작에 따른 복수의 비트라인 절편;
    상기 복수의 온도 영역 별 워드라인 동작에 따른 복수의 워드라인 계수; 및
    상기 복수의 온도 영역 별 워드라인 동작에 따른 복수의 워드라인 절편을 포함하는 비휘발성 메모리 장치.
  8. 제1 기판에 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하는 셀 영역; 및
    제2 기판에 배치되고, 상기 메모리 셀 어레이의 실시간 온도를 센싱하고 온도 보상을 하는 온도 유닛 및 상기 메모리 셀 어레이에 액세스하는 복수의 회로 소자들을 포함하는 주변회로 영역을 포함하고,
    상기 온도 유닛은
    복수의 온도 영역 중 상기 센싱된 실시간 온도가 속한 온도 영역을 검출하고, 상기 검출된 온도 영역에 매핑되는 보상값에 기초하여 상기 메모리 셀 어레이에 인가되는 동작 전압을 조절하는, 비휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 복수의 회로 소자는
    어드레스 신호로부터 로우 어드레스 및 컬럼 어드레스를 디코딩하는 어드레스 디코더;
    상기 로우 어드레스에 따라 상기 메모리 셀 어레이에 대한 워드라인 동작 전압을 생성하는 제1 전압 발생기;
    상기 컬럼 어드레스에 따라 비트라인 동작 전압을 생성하는 제2 전압 발생기; 및
    상기 비트라인 동작 전압에 따라 활성화되어 적어도 하나의 메모리 셀에 저장되거나 리드되는 데이터를 저장하는 페이지 버퍼 회로를 포함하는, 비휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 페이지 버퍼 회로는
    제어 회로에서 출력된 비트라인 셋업 신호에 의해 제어되는 적어도 하나의 트랜지스터를 포함하는 프리차지 회로; 및
    비트라인 셧오프 신호에 의해 제어되는 적어도 하나의 트랜지스터를 포함하는 셧오프 회로를 포함하고,
    상기 제2 전압 발생기는
    상기 보상값에 따라 전원전압을 조절하여 상기 비트라인 셧오프 신호의 논리 하이 레벨을 조절하는, 비휘발성 메모리 장치.
  11. 제9항에 있어서, 상기 어드레스 디코더는
    어드레스 신호를 디코딩한 로우 어드레스에 따라 복수의 워드 라인들 중 적어도 하나의 워드 라인을 선택하여 상기 선택된 워드 라인에 동작 전압을 인가하고,
    상기 제1 전압 발생기는 상기 보상값에 기초하여 조절된 전원전압으로 상기 동작 전압을 생성하는 것인, 비휘발성 메모리 장치.
  12. 제9항에 있어서, 상기 온도 유닛은
    상기 메모리 셀 어레이의 온도 상태를 실시간으로 측정하여 온도 코드로 출력하는 디지털 온도 센서; 및
    상기 복수의 온도 영역에 각각 매핑되는 복수의 선택 신호를 저장하는 온도 영역 테이블을 포함하는, 비휘발성 메모리 장치.
  13. 제12항에 있어서, 상기 온도 유닛은
    상기 복수의 선택 신호에 각각 상응하는 복수의 계수를 포함하고, 상기 선택 신호에 기초한 계수를 출력하는 계수 선택부; 및
    상기 복수의 선택 신호에 각각 상응하는 복수의 절편를 포함하고, 상기 선택 신호에 기초한 절편을 출력하는 절편 선택부를 더 포함하는 비휘발성 메모리 장치.
  14. 제13항에 있어서, 상기 복수의 계수는 상기 복수의 온도 영역에 각각 상응하는 복수의 비트라인 계수 및 복수의 워드라인 계수를 각각 포함하는, 비휘발성 메모리 장치.
  15. 제13항에 있어서, 상기 복수의 절편은 상기 복수의 온도 영역에 각각 상응하는 복수의 비트라인 절편 및 복수의 워드라인 절편을 각각 포함하는, 비휘발성 메모리 장치.
  16. 제13항에 있어서, 상기 온도 유닛은
    상기 온도 코드에 상기 출력된 계수를 곱하는 곱셈부;
    상기 곱셈부의 출력에 상기 선택된 절편을 더하는 덧셈부;
    상기 디지털 온도 센서의 활성화 여부에 따라 상기 덧셈부의 출력을 출력하는 멀티플렉서;
    상기 덧셈부의 출력 신호에 상응하는 저항값을 적용한 현재 기준전압과 이전 보상레벨을 비교하여 현재 보상레벨을 출력하는 비교부; 및
    상기 전압 발생기는 상기 현재 보상레벨에 기초하여 상기 제1 또는 제2 전압 발생기의 전원 전압을 생성하는, 비휘발성 메모리 장치.
  17. 제8항에 있어서, 상기 온도 유닛은
    상기 메모리 셀 어레이의 온도 상태를 실시간으로 측정하여 온도 코드로 출력하는 디지털 온도 센서; 및
    상기 복수의 온도 영역에 각각 매핑되는 복수의 계수 및 복수의 절편을 저장하여, 상기 온도 코드에 상응하는 온도 영역의 계수 및 절편을 출력하는 온도 영역 테이블을 포함하는, 비휘발성 메모리 장치.
  18. 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이 하부에 배치되어 실시간 온도를 측정하여 온도 코드를 출력하는 디지털 온도 센서;
    상기 메모리 셀 어레이의 워드라인에 연결되어 디코딩된 워드라인 어드레스에 따라 워드라인 동작전압을 인가하는 제1 어드레스 디코더 및 전압 발생기;
    상기 메모리 셀 어레이의 비트라인에 연결되어 디코딩된 비트라인 어드레스에 따라 비트라인 동작전압을 인가하는 제2 어드레스 디코더 및 전압 발생기;
    상기 메모리 셀 어레이의 비트라인에 연결되어 상기 워드라인 어드레스 및 상기 비트라인 어드레스에 상응하는 메모리 셀에 데이터를 전송하거나 저장데이터를 수신하는 복수의 페이지 버퍼 회로; 및
    복수의 온도 영역 중 상기 온도 코드가 속한 온도 영역에 따라 선택된 보상값에 기초하여 상기 워드라인 동작 전압의 전압 레벨 또는 상기 비트라인 동작 전압의 전압 레벨을 조절하도록 제어하는 온도 유닛을 포함하는 비휘발성 메모리 장치.
  19. 제18항에 있어서, 상기 온도 유닛은
    상기 복수의 온도 영역에 각각 매핑되는 복수의 계수 및 복수의 절편을 저장하여, 상기 온도 코드에 상응하는 온도 영역의 계수 및 절편을 출력하는 온도 영역 테이블;
    상기 온도 코드에 상기 출력된 계수를 곱하는 곱셈부;
    상기 곱셈부의 출력에 상기 선택된 절편을 더하는 덧셈부;
    상기 디지털 온도 센서의 활성화 여부에 따라 상기 덧셈부의 출력을 출력하는 멀티플렉서; 및
    상기 덧셈부의 출력 신호에 상응하는 저항값을 적용한 현재 기준전압을 이전 보상레벨과 비교하여 현재 보상레벨을 출력하는 비교부를 포함하는, 비휘발성 메모리 장치.
  20. 제19항에 있어서, 상기 온도 영역 테이블은 비트라인의 상기 복수의 온도 영역 별 동작에 대한 복수의 비트라인 계수 및 복수의 비트라인 절편을 저장하여, 상기 온도 코드에 상응하는 온도 영역의 비트라인 계수 및 비트라인 절편을 출력하고,
    상기 제1 어드레스 디코더 및 전압 발생기는
    상기 비트라인 계수 및 비트라인 절편에 기초하여 생성된 상기 현재 보상레벨에 따라 전원전압을 조절하여 하여 상기 비트라인 동작 전압의 전압 레벨을 조절하는, 비휘발성 메모리 장치.
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