JP2021174302A - メモリデバイス、および温度センサのキャリブレーション方法 - Google Patents

メモリデバイス、および温度センサのキャリブレーション方法 Download PDF

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Abstract

【課題】アクセス性能の不必要な低下を招くことなく不揮発性メモリダイの温度が保証温度の上限を上回ることを防止するメモリデバイスを提供する。【解決手段】積層された複数の不揮発性メモリダイ１３１〜１３８と、それらを制御するコントローラ１４とを含むメモリデバイス１０は、第１の面２１と、第１の面の反対側の第２の面２２と、第１の面面で露出した複数の端子Ｐと、を含む。積層された複数の不揮発性メモリダイには、複数の温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７が夫々内蔵されている。コントローラは、複数の温度センサによって夫々測定された複数の温度を、積層された複数の不揮発性メモリダイから読み出し、読み出した複数の温度のうちの最高温度が閾値温度以上である場合、積層された複数の不揮発性メモリダイに対するコマンドの発行頻度または積層された複数の不揮発性メモリダイに対するアクセス速度を下げるサーマルコントロールを実行する。【選択図】図９

Description

本発明の実施形態は、不揮発性メモリとコントローラとを含むメモリデバイス、および温度センサのキャリブレーション方法に関する。
近年、コントローラと複数の不揮発性メモリダイとを含むメモリデバイスが開発されている。
このようなメモリデバイスにおいては、メモリデバイスのアクセス性能の不必要な低下を招くことなく不揮発性メモリダイの温度がその保証温度の上限を上回ることを防止するための仕組みの実現が求められる。
特開２０１６−１６７１６７号公報
本発明が解決しようとする課題は、アクセス性能の不必要な低下を招くことなく不揮発性メモリダイの温度がその保証温度の上限を上回ることを防止することができるメモリデバイス、および温度センサのキャリブレーション方法を提供することである。
実施形態によれば、積層された複数の不揮発性メモリダイと、前記積層された複数の不揮発性メモリダイを制御するコントローラと、を含むメモリデバイスが提供される。前記メモリデバイスは、第１の面と、前記第１の面の反対側に位置する第２の面と、前記第１の面で露出した複数の端子と、を含む。前記積層された複数の不揮発性メモリダイには、複数の温度センサがそれぞれ内蔵されている。前記コントローラは、前記複数の温度センサによってそれぞれ測定された複数の温度を前記積層された複数の不揮発性メモリダイから読み出す。前記コントローラは、前記読み出した複数の温度のうちの最高温度が閾値温度以上である場合、前記積層された複数の不揮発性メモリダイに対するコマンドの発行頻度または前記積層された複数の不揮発性メモリダイに対するアクセス速度を下げるサーマルコントロールを実行する。
実施形態に係るメモリデバイスの構成例を示す図。 実施形態に係るメモリデバイスに含まれるコントローラの構成例を示すブロック図。 図２のコントローラによって実行されるサーマルコントロール動作の手順の例を示すフローチャート。 メモリアクセス中におけるＴｊ＿Ｎ＿ｍａｘと転送速度との関係の例を示す図。 各ＮＡＮＤ型フラッシュメモリダイに含まれるセルアレイの階層構造の例を示す図。 実施形態に係るメモリデバイスにおける、コントローラと複数のＮＡＮＤ型フラッシュメモリダイとの間の接続例を示す図。 複数のＮＡＮＤ型フラッシュメモリダイをインターリーブによって並列にアクセスする動作の例を示す図。 コントローラの温度センサを使用して実行される、比較例に係るサーマルコントロールを説明するための図。 複数のＮＡＮＤ型フラッシュメモリダイにそれぞれ含まれる複数の温度センサを使用して実行される、実施形態に係るサーマルコントロールを説明するための図。 実施形態に係るメモリデバイスがホスト機器のプリント回路基板に実装された場合におけるメモリデバイス内の複数のＮＡＮＤ型フラッシュメモリダイそれぞれの温度の傾向を説明するための図。 実施形態に係るメモリデバイスがホスト機器のプリント回路基板に実装され且つメモリデバイスの上面に熱伝導部材が配置されている場合におけるメモリデバイス内の複数のＮＡＮＤ型フラッシュメモリダイそれぞれの温度の傾向を説明するための図。 メモリアクセス中の複数のＮＡＮＤ型フラッシュメモリダイそれぞれの温度の傾向を事前にチェックする学習処理の手順を示すフローチャート。 図１２の学習処理の結果に基づいて複数のＮＡＮＤ型フラッシュメモリダイから特定の一つ以上のＮＡＮＤ型フラッシュメモリダイを選択し且つ選択した特定の一つ以上のＮＡＮＤ型フラッシュメモリダイにそれぞれ含まれる温度センサのみを使用してサーマルコントロールを実行する手順を示すフローチャート。 室温にてテスタによってウェハー内の各ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサのキャリブレーションを行う、比較例に係るキャリブレーション動作を説明するための図。 サーマルコントロールが開始される温度付近にてテスタによってウェハー内の各ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサのキャリブレーションを行う、実施形態に係るキャリブレーション動作の例を説明するための図。 ＮＡＮＤ型フラッシュメモリダイの保証温度の上限にてテスタによってウェハー内の各ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサのキャリブレーションを行う、実施形態に係るキャリブレーション動作の別の例を説明するための図。 各ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサの構成例を示すブロック図。 テスタによって実行される温度センサのキャリブレーション処理の手順の例を示すフローチャート。 テスタによって温度センサの温度特性の傾きを調整する例を説明するための図。 テスタによって温度センサの温度特性の切片を調整する例を説明するための図。 実施形態に係るメモリデバイスがリムーバブルメモリデバイスとして実現される場合のパッケージの例を示す図。 実施形態に係るメモリデバイスが表面実装型メモリデバイスとして実現される場合のパッケージの例を示す図。
以下、図面を参照して、実施形態を説明する。
図１は、実施形態に係るメモリデバイス１０の構成例を示す図である。このメモリデバイス１０は、コントローラと、積層された複数のＮＡＮＤ型フラッシュメモリダイとを一つのパーケッジに内蔵したデバイスである。
メモリデバイス１０は、ホスト機器として機能するパーソナルコンピュータ、モバイルデバイスといった様々な情報処理装置に接続可能である。メモリデバイス１０は、ホスト機器内のプリント回路基板（ＰＣＢ）２０１に実装された不図示のコネクタ（ソケットとも称される）に装着可能なリムーバブルメモリデバイスとして実現されてもよい。あるいは、メモリデバイス１０は、ホスト機器内のプリント回路基板２０１に実装される表面実装型メモリデバイスとして実現されてもよい。
メモリデバイス１０のパッケージ（本体）１１はＺ軸方向に沿った厚みを有しており、パッケージ１１の下面である第１の面２１と、パッケージ１１の上面である第２の面２２とを含む。第２の面２２は第１の面２１と逆側の面である。
メモリデバイス１０は、パッケージ基板１２、ＮＡＮＤ型フラッシュメモリ１３、コントローラ１４、複数の端子Ｐを含む。
パッケージ基板１２の表面上には、ＮＡＮＤ型フラッシュメモリ１３とコントローラ１４とが実装されている。図１に示すように、パッケージ基板１２の裏面は第１の面２１として外部に露出されていてもよい。複数の端子Ｐは第１の面２１に配置されており、第１の面２１で露出される。パッケージ基板１２の裏面が第１の面２１として外部に露出されている場合、複数の端子Ｐはパッケージ基板１２の裏面に配置される。
複数の端子Ｐは、例えば、複数の電源端子、複数のグランド端子、複数の信号端子を含む。
第２の面２２は印刷面等として使用され、第２の面２２には端子Ｐは配置されていない。
ＮＡＮＤ型フラッシュメモリ１３は、多段積層された複数のＮＡＮＤ型フラッシュメモリダイ（ＮＡＮＤ型フラッシュメモリチップとも称される）を含む。これら複数のＮＡＮＤ型フラッシュメモリダイは、パッケージ基板１２の表面上においてＺ軸方向に沿って積層されている。
積層された複数のＮＡＮＤ型フラッシュメモリダイの個数は限定されないが、図１では、８個のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８が積層されている場合が例示されている。ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８は不揮発性メモリダイの一例である。
ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８は、温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７をそれぞれ内蔵している。温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の温度（ジャンクション温度とも称される）Ｔｊ＿Ｎ０〜Ｔｊ＿Ｎ７をそれぞれ測定する。
温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の各々は、例えば、温度検出回路とアナログ／デジタルコンバータとを含む。
コントローラ１４もパッケージ基板１２の表面上に実装されている。コントローラ１４は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８を制御するように構成されたＬＳＩである。コントローラ１４も温度センサＴＨ＿Ｃを内蔵している。
温度センサＴＨ＿Ｃは、コントローラ１４の温度（ジャンクション温度とも称される）Ｔｊ＿Ｃを測定する。温度センサＴＨ＿Ｃも、温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の各々と同様に、例えば、温度検出回路とアナログ／デジタルコンバータとを含む。
ＮＡＮＤ型フラッシュメモリ１３（つまりＮＡＮＤ型フラッシュメモリダイ１３１〜１３８）がコントローラ１４によってアクセスされている間は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々はその電力消費量に応じた熱を発生する。
ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々の熱は、主に、第１の面２１からホスト機器のプリント回路基板２０１への熱伝導によって放熱される。ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々の熱の一部は第２の面２２から空気中への熱伝達によっても放熱されるが、空気中への熱伝達によって放熱される熱量はプリント回路基板２０１への熱伝導によって放熱される熱量よりも少ない。
ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々の温度は、ＮＡＮＤ型フラッシュメモリダイの保証温度の上限を超えてはならない。保証温度は、各ＮＡＮＤ型フラッシュメモリダイが安全に動作することを保証可能な温度範囲である。
このため、コントローラ１４は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々の発熱を抑えるために、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に対するコマンドの発行頻度またはＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に対するアクセス速度を下げる機能を実装している。この機能はサーマルコントロール（またはサーマルスロットリング）と称される。
コマンドの発行頻度を下げる動作は、ある１期間当たりにコントローラ１４から各ＮＡＮＤ型フラッシュメモリダイに発行されるコマンドの数を間引くことによって、１期間当たりに各ＮＡＮＤ型フラッシュメモリダイに発行されるコマンドの頻度を下げる動作である。
アクセス速度を下げる動作は、コントローラ１４から各ＮＡＮＤ型フラッシュメモリダイに送信される制御信号（例えば、リードイネーブル信号、ライトイネーブル信号、等）の周期を長くすることによって、リード／ライトアクセスに要する時間を長くする動作である。
ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８のうちのどのＮＡＮＤ型フラッシュメモリダイの温度も保証温度の上限を超えないように、コントローラ１４は、サーマルコントロールを実行する。
ここで、まず、比較例に係るサーマルコントロール動作について説明する。
比較例に係るサーマルコントロール動作は、コントローラ１４に内蔵された温度センサＴＨ＿Ｃによって測定される温度Ｔｊ＿ＣからＴｊ＿Ｎ＿ｍａｘを推測する。Ｔｊ＿Ｎ＿ｍａｘは、Ｔｊ＿Ｎ０〜Ｔｊ＿Ｎ７のうちの最も高い温度である。
一般に、Ｔｊ＿Ｃ ＞ Ｔｊ＿Ｎ＿ｍａｘが成り立つ場合が多い。しかし、Ｔｊ＿ＣとＴｊ＿Ｎ＿ｍａｘとの相関を数式化するのは難しい。
このため、Ｔｊ＿ＣからＴｊ＿Ｎ＿ｍａｘを推測するケースにおいては、大きなマージンを見込んだ上でＴｊ＿Ｎ＿ｍａｘの推測値を求めることが必要である。この結果、推測されるＴｊ＿Ｎ＿ｍａｘの値は実際のＴｊ＿Ｎ＿ｍａｘよりも高くなる場合が多い。
これにより、実際のＴｊ＿Ｎ＿ｍａｘがサーマルコントロールを開始すべき温度に上昇する前にサーマルコントロールが早めに発動されてしまい、ＮＡＮＤ型フラッシュメモリ１３のアクセス性能の不必要な低下が引き起こされる。
次に、本実施形態に係るサーマルコントロール動作について説明する。
本実施形態では、コントローラ１４は、Ｔｊ＿ＣからＴｊ＿Ｎ＿ｍａｘを推測するのではなく、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８にそれぞれ内蔵された温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７によって測定された温度Ｔｊ＿Ｎ０〜Ｔｊ＿Ｎ７を用いてＴｊ＿Ｎ＿ｍａｘを推測する。
この場合、コントローラ１４は、温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７によって測定された温度Ｔｊ＿Ｎ０〜Ｔｊ＿Ｎ７をＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から読み出す。そして、コントローラ１４は、読み出した温度Ｔｊ＿Ｎ０〜Ｔｊ＿Ｎ７のうちの最高温度を、Ｔｊ＿Ｎ＿ｍａｘとして使用する。
コントローラ１４は、温度Ｔｊ＿Ｎ０〜Ｔｊ＿Ｎ７のうちの最高温度Ｔｊ＿Ｎ＿ｍａｘが閾値温度以上である場合に、サーマルコントロールを行う。
これにより、ＴＨ＿ＣからＴｊ＿Ｎ＿ｍａｘを推測する比較例に係るサーマルコントロール動作に比べ、Ｔｊ＿Ｎ＿ｍａｘの精度を高めることが可能となる。よって、比較例に係るサーマルコントロール動作よりもサーマルコントロールが発動されるタイミングを遅らせることができるので、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８が最大アクセス性能で動作可能な時間を長くすることができる。換言すれば、メモリデバイス１０の熱設計の限界近くまで、アクセス性能を高めることが可能となる。
さらに、本実施形態では、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に内蔵された温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の各々の測定温度誤差を低減する構成も採用される。
次に、メモリデバイス１０に含まれるコントローラ１４の構成例を説明する。図２は、コントローラ１４の構成例を示すブロック図である。
コントローラ１４は、ホストインタフェース制御回路１４１、制御部１４２、ＮＡＮＤインタフェース制御回路１４３、バッファメモリ１４４、およびＥＣＣエンコード／デコード部１４５、等を含む。
ホストインタフェース制御回路１４１、制御部１４２、ＮＡＮＤインタフェース制御回路１４３、バッファメモリ１４４、およびＥＣＣエンコード／デコード部１４５は、バス１４０に接続されている。
ホストインタフェース制御回路１４１は、ホスト機器との通信を実行するように構成されている。ホストインタフェース制御回路１４１は、ホスト機器から様々な要求を受信する。様々な要求には、ライト要求、リード要求、等が含まれる。
制御部１４２は、ホストインタフェース制御回路１４１、ＮＡＮＤインタフェース制御回路１４３、バッファメモリ１４４、およびＥＣＣエンコード／デコード部１４５を制御するように構成されている。制御部１４２は、ＣＰＵのようなプロセッサによって実現される。
制御部１４２は、制御プログラム（ファームウェア）を実行することによって、ライト制御処理およびリード制御処理を含む様々な処理を行う。ライト制御処理は、ＮＡＮＤインタフェース制御回路１４３を介して書き込み対象のＮＡＮＤ型フラッシュメモリダイにデータを書き込む処理である。リード制御処理は、ＮＡＮＤインタフェース制御回路１４３を介してリード対象のＮＡＮＤ型フラッシュメモリダイからデータを読み出す処理である。
さらに、制御部１４２は、サーマルスロットリング制御部１４２ａを有する。サーマルスロットリング制御部１４２ａは、ＮＡＮＤ型フラッシュメモリ１３に含まれる複数のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から温度をそれぞれ読み出す。ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から読み出される温度は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に内蔵された温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７によって測定された温度である。
サーマルスロットリング制御部１４２ａは、温度取得用の特定のアドレスを指定するリードコマンドを各ＮＡＮＤ型フラッシュメモリダイに送信することによって、このＮＡＮＤ型フラッシュメモリダイ内の温度センサによって測定された温度をこのＮＡＮＤ型フラッシュメモリダイから読み出すことができる。以下では、温度センサによって測定された温度は、「センサ出力」、または「温度出力」とも称する。
サーマルスロットリング制御部１４２ａは、複数のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８からそれぞれ読み出された複数の温度出力のうちの最高温度を、Ｔｊ＿Ｎ＿ｍａｘとして使用する。
サーマルスロットリング制御部１４２ａは、Ｔｊ＿Ｎ＿ｍａｘと閾値温度とを比較し、Ｔｊ＿Ｎ＿ｍａｘが閾値温度以上である場合、ＮＡＮＤ型フラッシュメモリ１３に含まれるＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に対するコマンドの発行頻度またはＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に対するアクセス速度を下げるサーマルコントロールを実行する。ここでは、サーマルコントロールのために使用される閾値温度が一つである場合について説明したが、互いに異なる複数の閾値温度がサーマルコントロールのために使用されてもよい。
ＮＡＮＤインタフェース制御回路１４３は、制御部１４２の制御の下、複数のＮＡＮＤ型フラッシュメモリダイを制御するように構成されたメモリ制御回路である。ＮＡＮＤインタフェース制御回路１４３は、複数のチャンネルＣｈ（Ｃｈ＃０〜Ｃｈ＃ｎ）を介して複数のＮＡＮＤ型フラッシュメモリダイに接続されている。
バッファメモリ１４４は、ホスト機器から受信されるライトデータを一時的に格納するライトバッファ、およびＮＡＮＤ型フラッシュメモリダイから読み出されたデータを一時的に格納するリードバッファとして機能する。
ＥＣＣエンコード／デコード部１４５は、ＮＡＮＤ型フラッシュメモリダイに書き込むべきユーザデータをエンコード（ＥＣＣエンコード）することによってユーザデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＮＡＮＤ型フラッシュメモリダイからユーザデータが読み出された時、ＥＣＣエンコード／デコード部１４５は、読み出されたデータに付加されたＥＣＣを使用して、ユーザデータのエラー訂正を行う（ＥＣＣデコード）。
次に、本実施形態に係るサーマルコントロール動作の手順の例について説明する。図３は、コントローラ１４によって実行されるサーマルコントロール動作の手順を示すフローチャートである。
例えば、図１で説明したように８つのＮＡＮＤ型フラッシュメモリダイ１３１〜１３８が積層されている場合、Ｔｊ＿Ｎ０〜Ｔｊ＿Ｎ７のうちの最大値がＴｊ＿Ｎ＿ｍａｘとして使用される。
ここでは、各ＮＡＮＤ型フラッシュメモリダイの転送速度が互いに異なる以下の４つの状態（内部状態）Ｌ１〜Ｌ４が定義されている場合を想定する。転送速度は、例えば、リードアクセスまたはライトアクセスのスループットを表す。
Ｌ１： 各ＮＡＮＤ型フラッシュメモリダイの転送速度は最大転送速度ＭＡＸに設定される。
Ｌ２： 各ＮＡＮＤ型フラッシュメモリダイの転送速度は転送速度Ａに設定される。転送速度Ａは最大転送速度ＭＡＸよりも遅く且つ後述する転送速度Ｂよりも速い。
Ｌ３： 各ＮＡＮＤ型フラッシュメモリダイの転送速度は転送速度Ｂに設定される。転送速度Ｂは転送速度Ａよりも遅く且つ後述する転送速度Ｃよりも速い。
Ｌ４： 各ＮＡＮＤ型フラッシュメモリダイの転送速度は転送速度Ｃに設定される。転送速度Ｃは転送速度Ｂよりも遅い。
コントローラ１４は、Ｔｊ＿Ｎ＿ｍａｘと３つの閾値温度（ＴＭＴ１、ＴＭＴ２、ＴＭＴ３）とを使用して、各ＮＡＮＤ型フラッシュメモリダイの転送速度を制御する。ここで、ＴＭＴ１、ＴＭＴ２、ＴＭＴ３は、ＴＭＴ１＜ＴＭＴ２＜ＴＭＴ３という関係を有している。
まず、コントローラ１４は、Ｔｊ＿Ｎ＿ｍａｘと閾値温度ＴＭＴ１とを比較し、Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ１未満であるか否かを判定する（ステップＳ１１）。Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ１未満である間は（ステップＳ１１におけるＹＥＳ）、コントローラ１４は、各ＮＡＮＤ型フラッシュメモリダイの内部状態が状態Ｌ１となるように各ＮＡＮＤ型フラッシュメモリダイに対するアクセスを制御する（ステップＳ１４）。この場合、各ＮＡＮＤ型フラッシュメモリダイの転送速度は最大転送速度ＭＡＸに設定される。
Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ１以上である場合（ステップＳ１１におけるＮＯ）、コントローラ１４は、Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ１以上で且つ閾値温度ＴＭＴ２未満の温度であるか否かを判定する（ステップＳ１２）。
Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ１以上で且つ閾値温度ＴＭＴ２未満の温度である間は（ステップＳ１２におけるＹＥＳ）、コントローラ１４は、各ＮＡＮＤ型フラッシュメモリダイの内部状態が状態Ｌ２となるように各ＮＡＮＤ型フラッシュメモリダイに対するアクセスを制御する（ステップＳ１５）。この場合、各ＮＡＮＤ型フラッシュメモリダイの転送速度は最大転送速度ＭＡＸよりも遅い転送速度Ａに設定される。
Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ２以上である場合（ステップＳ１２におけるＮＯ）、コントローラ１４は、Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ２以上で且つ閾値温度ＴＭＴ３未満の温度であるか否かを判定する（ステップＳ１３）。
Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ２以上で且つ閾値温度ＴＭＴ３未満の温度である間は（ステップＳ１３におけるＹＥＳ）、コントローラ１４は、各ＮＡＮＤ型フラッシュメモリダイの内部状態が状態Ｌ３となるように各ＮＡＮＤ型フラッシュメモリダイに対するアクセスを制御する（ステップＳ１６）。この場合、各ＮＡＮＤ型フラッシュメモリダイの転送速度は転送速度Ａよりも遅い転送速度Ｂに設定される。
Ｔｊ＿Ｎ＿ｍａｘが閾値温度ＴＭＴ３以上である場合（ステップＳ１３におけるＮＯ）、コントローラ１４は、各ＮＡＮＤ型フラッシュメモリダイの内部状態が状態Ｌ４となるように使用して各ＮＡＮＤ型フラッシュメモリダイに対するアクセスを制御する（ステップＳ１７）。この場合、各ＮＡＮＤ型フラッシュメモリダイの転送速度は転送速度Ｂよりも遅い転送速度Ｃに設定される。
ここでは、３つの閾値温度を使用する場合を説明したが、使用する閾値温度の数は２以下であってもよいし、４以上であってもよい。
図４は、メモリアクセス中におけるＴｊ＿Ｎ＿ｍａｘと転送速度との関係の例を示す図である。
図４では、例えば、転送速度Ａが最大転送速度ＭＡＸの１／２、転送速度Ｂが最大転送速度ＭＡＸの１／４、転送速度Ｃが最大転送速度ＭＡＸの１／８の場合が例示されている。最大転送速度ＭＡＸに対する転送速度Ａ、Ｂ、Ｃの比率はこの例に限定されず、ＭＡＸ＞Ａ＞Ｂ＞Ｃの関係を満たす他の任意の比率を使用することができる。例えば、転送速度Ａが最大転送速度ＭＡＸの３／５、転送速度Ｂが最大転送速度ＭＡＸの２／５、転送速度Ｃが最大転送速度ＭＡＸの１／５であってもよい。
Ｔｊ＿Ｎ＿ｍａｘがＴＭＴ１未満である間は、転送速度は最大転送速度ＭＡＸに設定される。Ｔｊ＿Ｎ＿ｍａｘがＴＭＴ１以上になると（タイミングｔ１）、転送速度は最大転送速度ＭＡＸから転送速度Ａに低下される。
これにより、Ｔｊ＿Ｎ＿ｍａｘがＴＭＴ１未満に低下すると（タイミングｔ２）、転送速度は転送速度Ａから最大転送速度ＭＡＸに増加される。この状態でＴｊ＿Ｎ＿ｍａｘが再びＴＭＴ１以上になると（タイミングｔ３）、転送速度は最大転送速度ＭＡＸから転送速度Ａに再び低下される。
もしＴｊ＿Ｎ＿ｍａｘが上昇し続け、そしてＴＭＴ２以上になると（タイミングｔ４）、転送速度は転送速度Ａから転送速度Ｂに再び低下される。これにより、Ｔｊ＿Ｎ＿ｍａｘがＴＭＴ２未満に低下すると（タイミングｔ５）、転送速度は転送速度Ｂから転送速度Ａに増加される。この状態でＴｊ＿Ｎ＿ｍａｘが再びＴＭＴ２以上になると（タイミングｔ６）、転送速度は転送速度Ａから転送速度Ｂに低下される。
もしＴｊ＿Ｎ＿ｍａｘが上昇し続け、そしてＴＭＴ３以上になると（タイミングｔ７）、転送速度は転送速度Ｂから転送速度Ｃに低下される。これにより、Ｔｊ＿Ｎ＿ｍａｘがＴＭＴ３未満に低下すると（タイミングｔ８）、転送速度は転送速度Ｃから転送速度Ｂに増加される。この状態でＴｊ＿Ｎ＿ｍａｘが再びＴＭＴ３以上になると（タイミングｔ９）、転送速度は転送速度Ｂから転送速度Ｃに低下される。これにより、Ｔｊ＿Ｎ＿ｍａｘがＴＭＴ３未満に低下すると（タイミングｔ１０）、転送速度は転送速度Ｃから転送速度Ｂに増加される。
次に、各ＮＡＮＤ型フラッシュメモリダイの構成例について説明する。図５は、各ＮＡＮＤ型フラッシュメモリダイに含まれるセルアレイの階層構造の例を示す図である。
図５では、ＮＡＮＤ型フラッシュメモリダイ１３１（ＮＡＮＤダイ＃０としても参照される）に含まれるセルアレイの階層構造が例示されている。
ＮＡＮＤダイ＃０はチップイネーブル信号を受信するためのチップイネーブル端子ＣＥを有している。チップイネーブル信号がアサートされると、ＮＡＮＤダイ＃０へのアクセスが可能となる。
通常、ＮＡＮＤダイ＃０のセルアレイは、複数のプレーンを含む。図５では、ＮＡＮＤダイ＃０のセルアレイが２つのプレーン（プレーン＃０、プレーン＃１）を含む場合が例示されている。各プレーンの各々は、複数のブロックを含む。各ブロックは、データを消去する消去動作の単位である。各ブロックは、複数のページを含む。各ページは、データ書き込み動作およびデータ読み出し動作の単位である。一つのページは、同一ワード線に接続された複数のメモリセルを含む。
図６は、コントローラ１４とＮＡＮＤ型フラッシュメモリダイ１３１〜１３８との間の接続例を示す図である。
図６では、コントローラ１４が４つのチャンネルＣｈ＃０〜Ｃｈ＃３を介してＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に接続されており、各チャンネルに２つのＮＡＮＤ型フラッシュメモリダイが接続されているケースが例示されている。
チャンネルＣｈ＃０〜Ｃｈ＃３の各々は、例えば、８ビット幅のＩＯバス、および複数の制御信号線（コマンドラッチイネーブル信号線、アドレスラッチイネーブル信号線、リードイネーブル信号線、ライトイネーブル信号線、等）を含む。
チャンネルＣｈ＃０にはＮＡＮＤ型フラッシュメモリダイ１３１、１３２が接続されている。同様に、チャンネルＣｈ＃１にはＮＡＮＤ型フラッシュメモリダイ１３３、１３４が接続され、チャンネルＣｈ＃２にはＮＡＮＤ型フラッシュメモリダイ１３５、１３６が接続され、チャンネルＣｈ＃３にはＮＡＮＤ型フラッシュメモリダイ１３７、１３８が接続されている。
また、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８それぞれのチップイネーブル端子には、コントローラ１４からのチップイネーブル信号ＣＥ０〜ＣＥ７がそれぞれ個別に供給される。
図７は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８をインターリーブによって並列にアクセスする動作の例を示す。図７では、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８をインターリーブによって並列にライトアクセスする動作が例示されている。
図７において、ＤＩＮは、１ページ分のライトデータ（例えば１６ＫＢのデータ）をＮＡＮＤ型フラッシュメモリダイに転送するためのデータ入力サイクルを示している。各ＮＡＮＤ型フラッシュメモリダイが２つのプレーン＃０、＃１を含むマルチブレーン構成を有するケースにおいては、２つの連続するデータ転送サイクルＤＩＮ（０）、ＤＩＮ（１）によって２ページ分のライトデータ（例えば３２ＫＢのデータ）が転送される。
データ転送サイクルＤＩＮ（０）では、プレーン＃０に属する書き込み対象ブロックに書き込むべき１ページ分のライトデータがＮＡＮＤ型フラッシュメモリダイに転送され、データ転送サイクルＤＩＮ（１）では、同じＮＡＮＤ型フラッシュメモリダイのプレーン＃１に属する書き込み対象ブロックに書き込むべき１ページ分のライトデータがこのＮＡＮＤ型フラッシュメモリダイに転送される。
ｔＰＲＯＧは、各ＮＡＮＤ型フラッシュメモリダイにおいてページプログラム動作が実行されているプログラム時間を示している。ｔＰＲＯＧにおいては、プレーン＃０に対応するページプログラム動作とプレーン＃１に対応するページプログラム動作とが並列に実行される。
チャンネルＣｈ＃０〜Ｃｈ＃３の各々においては、あるＮＡＮＤ型フラッシュメモリダイがプログラム動作を実行している期間に、別のＮＡＮＤ型フラッシュメモリダイへのライトデータの転送が実行される（インターリーブ）。
このように、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８をインターリーブによって並列にアクセスすることにより、全てのＮＡＮＤ型フラッシュメモリダイ１３１〜１３８を並列に動作させることができる。
次に、本実施形態のサーマルコントロールの詳細を説明する。本実施形態のサーマルコントロールの詳細の説明に先立ち、まず、比較例に係るサーマルコントロールについて説明する。図８は、コントローラ１４の温度センサＴＨ＿Ｃを使用して実行される、比較例に係るサーマルコントロールを説明するための図である。
比較例では、コントローラ１４の温度センサＴＨ＿Ｃによって測定されるコントローラ１４の温度からＴｊ＿Ｎ＿ｍａｘを推測することでサーマルコントロールを行う。
しかし、コントローラ１４はＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から物理的に離れた位置に存在するため、コントローラ１４の温度からＴｊ＿Ｎ＿ｍａｘを精度よく推測することは難しい。また温度センサＴＨ＿Ｃの測定温度自体に含まれる誤差（測定温度誤差）も存在する。
したがって、コントローラ１４の温度からＴｊ＿Ｎ＿ｍａｘを推測するケースにおいては、まず、大きなマージンを見込んで温度センサＴＨ＿Ｃの温度出力からコントローラ１４の温度を推測し、さらに、このコントローラ１４の温度の推測値からＴｊ＿Ｎ＿ｍａｘを推測することが必要となる。比較例に係るサーマルコントロールでは、例えば、温度センサＴＨ＿Ｃの測定値から４℃のマージンを見込んで、コントローラ１４の温度を推測することが必要となる。
図９は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８にそれぞれ含まれる温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７を使用して実行される、実施形態に係るサーマルコントロールを説明するための図である。
実施形態に係るサーマルコントロールにおいては、コントローラ１４は、温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の温度出力をＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から読み出し、読み出した温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の温度出力からＴｊ＿Ｎ＿ｍａｘを推測することでサーマルコントロールを行う。
積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の温度は同一ではない。また、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８のうちのどの一つのＮＡＮＤ型フラッシュメモリダイの温度も、ＮＡＮＤ型フラッシュメモリダイの保証温度の上限を超えてはいけない。
したがって、コントローラ１４は、全ての温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の温度出力をＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から読み出し、そして読み出した温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の温度出力のうちで最も高い温度をＴｊ＿Ｎ＿ｍａｘとして使用することによって、サーマルコントロールを行う。
温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の各々の温度出力を示すデータは、各ＮＡＮＤ型フラッシュメモリダイに特定のアドレスを指定するリードコマンドを送信することによって、各ＮＡＮＤ型フラッシュメモリダイから読み出すことができる。
温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の各々の温度出力を各ＮＡＮＤ型フラッシュメモリダイから読み出す処理は、メモリデバイス１０のアクセス性能に影響の無いような方法を用いて実行される。
例えば、コントローラ１４は、全ての温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の測定値を常時監視するのではなく、一定時間（たとえば１秒）おきに、全ての温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の温度出力をＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から読み出してもよい。
本実施形態では、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に内蔵された温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７によって測定された温度からＴｊ＿Ｎ＿ｍａｘが推測されるので、Ｔｊ＿Ｎ＿ｍａｘの推測に際しては、各温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の測定温度誤差のみをマージンとして見込めばよい。
そのため、比較例に係るサーマルコントロールにおいて必要とされたマージン４℃をキャンセルすることができる。
また、本実施形態は、パッケージ１１内のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の放熱傾向を用いて一番高いＴｊ＿Ｎを高速にサーチする手法も採用している。
さらに、本実施形態は、温度センサのキャリブレーション温度を変えることで温度センサの測定温度誤差を低減する手法も採用している。
次に、パッケージ１１内のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の放熱傾向について説明する。図１０は、メモリデバイス１０がホスト機器のプリント回路基板２０１に実装された場合におけるメモリデバイス１０内の積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８それぞれの温度の傾向を説明するための図である。
メモリデバイス１０の熱は、主に、第１の表面２１を介したホスト機器のプリント回路基板２０１への熱伝導によって放熱される。このため、第１の表面２１に近い位置における放熱効率は高い。一方、メモリデバイス１０の熱は第２の表面２２を介した空気中への熱伝達によっても放熱されるが、空気中への熱伝達によって放熱される熱量は少ない。
したがって、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８を含むメモリデバイス１０においては、プリント回路基板２０１に近い一つ以上のＮＡＮＤ型フラッシュメモリダイの温度が比較的低く、且つプリント回路基板２０１から遠い位置に存在する一つ以上のＮＡＮＤ型フラッシュメモリダイの温度が比較的高いという傾向がある。
したがって、積層されたＮＡＮＤ型フラッシュメモリダイの総数がＮ（Ｎは２以上の整数）である場合には、コントローラ１４は、必ずしも、Ｎ個のＮＡＮＤ型フラッシュメモリダイの温度を全て読み出す必要は無い。つまり、パッケージ１１内のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の放熱傾向を考慮することにより、一番高いＴｊ＿Ｎを高速にサーチすることが可能となる。
この場合、コントローラ１４は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から選択された温度監視対象のＮ−１個以下のＮＡＮＤ型フラッシュメモリダイに内蔵されたＮ−１個以下の温度センサによってそれぞれ測定された温度を温度監視対象のＮ−１個以下のＮＡＮＤ型フラッシュメモリダイから読み出す。そして、コントローラ１４は、読み出した温度のうちの最高温度が閾値温度以上である場合に、サーマルコントロールを実行する。
積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８のうちの最下層に位置するＮＡＮＤ型フラッシュメモリダイ１３１は第２の面２２よりも第１の面２１に近い位置に配置されており、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８のうちで最も温度が低い可能性が高い。よって、ＮＡＮＤ型フラッシュメモリダイ１３１は温度監視対象から除外可能である。ＮＡＮＤ型フラッシュメモリダイ１３１のみならず、第１の面２１に近い２以上のＮＡＮＤ型フラッシュメモリダイを温度監視対象から除外してもよい。
したがって、温度監視対象のＮ−１個以下のＮＡＮＤ型フラッシュメモリダイは、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から少なくともＮＡＮＤ型フラッシュメモリダイ１３１を除いた他の一つ以上の不揮発性メモリダイを含むこととなる。
図１１は、メモリデバイス１１がホスト機器のプリント回路基板２０１に実装され且つメモリデバイスの上面（第２の面２２）にＴＩＭ（ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｌｉａｌ）２０２のような熱伝導部材が配置されている場合におけるメモリデバイス１１内の積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８それぞれの温度の傾向を説明するための図である。
図１１のように第２の面２２にＴＩＭ２０２が貼り付けられている場合には、メモリデバイス１０の熱は第２の表面２２を介したＴＩＭ２０２への熱伝導によっても放熱されるので、プリント回路基板２０１から遠い位置に存在する一つ以上のＮＡＮＤ型フラッシュメモリダイの放熱効率も改善される。
したがって、図１１の構造においては、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８のうち、中央部付近に存在する一つ以上のＮＡＮＤ型フラッシュメモリダイの温度が最も高くなる傾向となる。
この場合、少なくとも、最下層に位置するＮＡＮＤ型フラッシュメモリダイ１３１と最上層に位置するＮＡＮＤ型フラッシュメモリダイ１３８を温度監視対象から除外してもよい。
温度監視対象のＮ−１個以下のＮＡＮＤ型フラッシュメモリダイは、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８がアクセスされている間のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８それぞれの温度を事前に学習することによって、精度よく決定することができる。
換言すれば、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８のうちのどのＮＡＮＤ型フラッシュメモリダイの温度が高いのか／低いのかを学習する処理を事前に行うことにより、コントローラ１４は、全てのＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の温度を読み出すのではなく、より温度が高い特定の一つ以上のＮＡＮＤ型フラッシュメモリダイ内の温度センサの温度出力のみを読み出すことによってサーマルコントロールを行うことができる。
図１２は、メモリアクセス中のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８それぞれの温度の傾向を事前にチェックする学習処理の手順の例を示すフローチャートである。
学習処理においては、コントローラ１４は、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に対するシーケンシャルアクセスを行い（ステップＳ２１）、シーケンシャルアクセスの実行中に、温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７によってそれぞれ測定された温度（温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７それぞれの測定値）をＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から読み出す（ステップＳ２２）。
コントローラ１４は、読み出した温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７それぞれの測定値を学習結果として保存する（ステップＳ２３）。学習結果は、例えば、コントローラ１４のファームウェアのテーブルに保存されてもよい。
このような学習処理を行うことにより、より温度が高くなる傾向があるＮＡＮＤ型フラッシュメモリダイを温度監視対象のＮＡＮＤ型フラッシュメモリダイとして特定することができる。よって、パッケージ１１内に積層されたＮ個のＮＡＮＤ型フラッシュメモリダイの中から学習処理によって温度監視対象として選択されたＮ−１個以下のＮＡＮＤ型フラッシュメモリダイ内のＮ−１個以下の温度センサの温度出力のみを読み出すことによってサーマルコントロールを行うことができる。温度監視対象として選択されたＮ−１個以下のＮＡＮＤ型フラッシュメモリダイを示す情報は、コントローラ１４のファームウェアのテーブルに保存されてもよい。
事前に学習処理を行うタイミングの例としては、下記が挙げられる。
（１）メモリデバイス１１の開発者がコントローラ１４のファームウェアの開発中に学習処理を行う。
（２）メモリデバイス１１の出荷前のファイナルテストで学習処理を行う。
（３）ホスト機器を製造するセットメーカーにおいて、ホスト機器の開発中に学習処理を行う。
図１３は、図１２の学習処理によって温度監視対象として特定されたＮ−１個以下のＮＡＮＤ型フラッシュメモリダイにそれぞれ含まれる温度センサのみを使用して、サーマルコントロールを実行する手順を示すフローチャートである。
メモリデバイス１１の出荷後においては、コントローラ１４は、一定時間（たとえば１秒）おきに、学習処理によって特定されたＮ−１個以下のＮＡＮＤ型フラッシュメモリダイにそれぞれ含まれる温度センサの温度出力のみをこれら特定されたＮ−１個以下のＮＡＮＤ型フラッシュメモリダイから読み出す（ステップＳ３１）。そして、コントローラ１４は、読み出したＮ−１個以下の温度センサの温度出力のうちの最高温度をＴｊ＿Ｎ＿ｍａｘとして使用することによって、図３のサーマルコントロールを行う（ステップＳ３２）。
なお、学習というアプローチではなく、パッケージ１１内の積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に対応する複合熱抵抗のシミュレーションを行うことによって、Ｔｊ＿Ｎ＿ｍａｘを推測することも検討可能である。Ｔｊ＿Ｎ＿ｍａｘを推測する際には、温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７それぞれの温度出力と、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８に対応する複合熱抵抗とを利用して熱抵抗モデルを計算する。
次に、温度センサのキャリブレーションを行う温度を変えることで温度センサの測定温度値の誤差を低減する手法について説明する。以下では、理解し易くするために、具体的な数値を用いて説明するが、これら数値は例として示したものであり、本実施形態はこれら数値にのみ限定されるものではない。
各ＮＡＮＤ型フラッシュメモリダイに内蔵される温度センサＴＨ＿Ｎのキャリブレーションは、ウェハーから各ＮＡＮＤ型フラッシュメモリダイを切り出すダイシングの前に、テスタによって行われる。ここで、ＴＨ＿Ｎは、ウェハーに含まれるキャリブレーション対象の任意の温度センサを示している。
テスタは、ウェハーに形成された複数のＬＳＩチップ（ダイ）を、プローバーを使用して検査する装置である。複数のＮＡＮＤ型フラッシュメモリダイを含むウェハーがプローバーにセットされ、そしてウェハー内の各ＮＡＮＤ型フラッシュメモリダイに内蔵される温度センサＴＨ＿Ｎのキャリブレーションが実行される。
図１４は、室温にてテスタによってウェハー内の各ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎのキャリブレーションを行う、比較例に係るキャリブレーション動作を説明するための図である。
ＮＡＮＤ型フラッシュメモリダイの実際の温度Ｔｊ＿Ｎと温度センサＴＨ＿Ｎによって測定される温度ＴＨ＿Ｎとの間には以下の２種類の誤差が存在する。
テスタ誤差：比較例は、室温（３０℃付近）にてテスタによって温度センサＴＨ＿Ｎのキャリブレーションを行う。テスタによって設定される雰囲気温度の精度は、例えば、３０℃±１．５℃である。このため、±１．５℃の誤差がテスタ誤差として生じる。
測定温度誤差：測定温度誤差は温度センサＴＨ＿Ｎのリニアリティ（直線性）によって生じる誤差である。３０℃で温度センサＴＨ＿Ｎのキャリブレーションを行っても、測定対象温度と３０℃との間の温度差が大きくなるに連れて温度センサＴＨ＿Ｎの測定温度誤差が増える。例えば９０℃では、温度センサＴＨ＿Ｎの温度出力には±１．５℃の測定温度誤差が含まれる。
したがって、９０℃では、テスタ誤差±１．５℃と測定温度誤差±１．５℃とを合計した±３．０℃の誤差が生じる。
現状のＮＡＮＤ型フラッシュメモリダイにおいては、サーマルコントロールは室温（例えば３０℃）よりも高い温度範囲（７０℃以上の温度範囲）において行われる。この温度範囲は、例えば、７０℃の前半から８５℃の範囲である。
このため、本実施形態では、温度センサＴＨ＿Ｎの測定温度誤差を低減するために、室温よりも高い温度にて温度センサＴＨ＿Ｎのキャリブレーションを行う。これにより、温度センサＴＨ＿Ｎのキャリブレーションが行われた温度とサーマルコントロールが行われる温度との間の温度差を少なくすることができるので、サーマルコントロールが必要な温度範囲における温度センサＴＨ＿Ｎの測定温度誤差を低減することが可能となる。
図１５は、サーマルコントロールが開始される温度付近にてテスタによってウェハー内の各ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎのキャリブレーションを行う、実施形態に係るキャリブレーション動作の例を説明するための図である。
図１５では、７０℃にてテスタによって温度センサＴＨ＿Ｎのキャリブレーションを行う場合が例示されている。
ウェハーの周囲の雰囲気温度はテスタによって７０℃付近に設定される。そして、温度センサＴＨ＿Ｎによって測定される温度（以下、温度センサＴＨ＿Ｎの温度出力としても参照される）が７０℃になるように、テスタによって温度センサＴＨ＿Ｎがキャリブレーションされる。温度センサＴＨ＿Ｎのキャリブレーションは、例えば、温度センサＴＨ＿Ｎの温度特性を表す直線の傾き（ゲイン）と切片（オフセット）とを調整することによって実行することができる。傾きと切片を調整するための補正値は、最終的には、テスタによってＮＡＮＤ型フラッシュメモリダイに不揮発に書き込まれる。
温度センサＴＨ＿Ｎの温度特性は、次の一次関数によって近似することができる。
ｙ＝ａｘ＋ｂ
ｘは温度センサＴＨ＿Ｎの周囲温度（温度入力）を示し、ｙは温度センサＴＨ＿Ｎによって測定される温度（温度出力）を示し、ａは温度センサＴＨ＿Ｎの温度特性を表す直線の傾きを示し、ｂはこの直線の切片（ｙ切片）を示す。
図１４の場合と同様に、テスタ誤差±１．５℃が生じる。しかし、温度センサＴＨ＿Ｎのキャリブレーションは７０℃で行われるため、温度センサＴＨ＿Ｎのキャリブレーションが行われた温度とサーマルコントロールが行われる温度との間の温度差を少なくすることができる。例えば、９０℃では、温度センサＴＨ＿Ｎの測定値に含まれる誤差を±０．５℃に低減できる。
したがって、９０℃では、テスタ誤差±１．５℃と測定温度誤差±０．５℃との合計は±２．０℃に低減される。この結果、より精度よくサーマルコントロールを行うことが可能となるので、メモリデバイス１１のアクセス性能の不必要な低下を抑制することができる。
図１６は、ＮＡＮＤ型フラッシュメモリダイの保証温度の上限（例えば８５℃）にてテスタによってウェハー内の各ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎのキャリブレーションを行う、実施形態に係るキャリブレーション動作の別の例を説明するための図である。
ウェハーの周囲の雰囲気温度はテスタによって８５℃付近に設定される。そして、温度センサＴＨ＿Ｎによって測定される温度（温度センサＴＨ＿Ｎの温度出力）が８５℃になるように、テスタによって温度センサＴＨ＿Ｎがキャリブレーションされる。
図１４の場合と同様に、テスタ誤差±１．５℃が生じる。しかし、温度センサＴＨ＿Ｎのキャリブレーションは８５℃で行われるため、温度センサＴＨ＿Ｎのキャリブレーションが行われた温度とサーマルコントロールが行われる温度との間の温度差を少なくすることができる。例えば、９０℃では、温度センサＴＨ＿Ｎの測定値に含まれる誤差を±０．３７５℃に低減できる。
したがって、９０℃では、テスタ誤差±１．５℃と測定温度誤差±０．３７５℃との合計は±１．８７５℃に低減される。この結果、Ｔｊ＿Ｎ＿ｍａｘをより精度よく測定することが可能となるので、Ｔｊ＿Ｎ＿ｍａｘがサーマルコントロールを開始すべき閾値温度に上昇する前にサーマルコントロールが早いタイミングで発動されてしまうことを抑制することが可能となる。
本実施形態では、メモリデバイス１１内のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々においては、室温（３０℃）よりも高い第１の温度（７０℃、または８５℃）にて温度センサＴＨ＿Ｎの温度出力が第１の温度（７０℃、または８５℃）となるように温度センサＴＨ＿Ｎの温度特性をキャリブレーションするための補正値が不揮発に格納されている。さらに、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々に内蔵された温度センサＴＨ＿Ｎは、対応するＮＡＮＤ型フラッシュメモリダイに不揮発に格納されている補正値を使用して動作するように構成されている。したがって、サーマルコントロールが行われる温度範囲での各温度センサＴＨ＿Ｎの測定温度誤差を低減することができる。
補正値は、ウェハー内の各ＮＡＮＤ型フラッシュメモリダイを検査するテスタを使用して、第１の温度にてウェハー内の各不揮発性メモリダイに内蔵の温度センサＴＨ＿Ｎをキャリブレーションすることによって求めることができる。この補正値は、温度センサＴＨ＿Ｎの温度特性の傾きおよび切片の各々の補正値を含む。
次に、温度センサＴＨ＿Ｎのキャリブレーションを行うための方法の例について説明する。図１７は各ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎの構成例を示すブロック図である。
温度センサＴＨ＿Ｎは、温度検出回路３０１、およびアナログ／デジタルコンバータ（ＡＤコンバータ）３０２を含む。ＡＤコンバータ３０２は、温度検出回路３０１のアナログ出力値（出力電圧）を、温度を示すデジタル値（例えば１０ビット）に変換する回路である。ＡＤコンバータ３０２は、例えば、逐次比較用デジタル／アナログコンバータ（ＤＡＣ）３１１、コンパレータ（ＣＭＰ）３１２、および逐次比較ロジック３１３を含む。
逐次比較ロジック３１３は、ＤＡＣ３１１に対して徐々に出力電圧を上げるよう指示を行う。ＣＭＰ３１２は、ＤＡＣ３１１の出力電圧と温度検出回路３０１の出力電圧とを比較し、ＤＡＣ３１１の出力電圧と温度検出回路３０１の出力電圧との大小関係を示す比較結果を出力する。
ＤＡＣ３１１の出力電圧が温度検出回路３０１の出力電圧未満である間は、逐次比較ロジック３１３は、ＤＡＣ３１１に対して徐々に出力電圧を上げるよう指示を行う。ＤＡＣ３１１の出力電圧は徐々に増加する。ＤＡＣ３１１の出力電圧が温度検出回路３０１の出力電圧以上になると、コンパレータ３１２の比較結果出力が反転する。逐次比較ロジック３１３は、比較結果出力が反転した時の温度検出回路３０１の出力電圧値に割り当てられた温度を示すデジタル値（例えば１０ビット）を出力する。
温度センサＴＨ＿Ｎのキャリブレーションは、逐次比較ロジック３１３に対して補正値（傾きおよび切片）を設定することによって行われる。逐次比較ロジック３１３に設定された補正値（傾きおよび切片）は、ＡＤコンバータ３０２によって温度検出回路３０１の出力電圧を温度に変換するために使用される。
なお、コントローラ１４内蔵の温度センサＴＨ＿Ｃも、ＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎと同様の構成によって実現することができる。
図１８は、ウェハーを検査するためのテスタによって実行される温度センサＴＨ＿Ｎのキャリブレーション処理の手順の例を示すフローチャートである。
ここでは、室温（例えば３０℃）にて温度センサのキャリブレーション処理が行われる場合を例示してキャリブレーション処理の手順を説明する。
テスタは、複数のＮＡＮＤ型フラッシュメモリダイが形成された検査対象ウェハーの周囲の雰囲気温度を３０℃（例えば、３０℃±１．２５℃）に設定する（ステップＳ１０１）。
テスタは、特定のアドレスを指定するリードコマンドを検査対象のＮＡＮＤ型フラッシュメモリダイに送信して、検査対象のＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎによって測定された温度（温度出力）をこの検査対象のＮＡＮＤ型フラッシュメモリダイから読み取る（ステップＳ１０２）。
テスタは、テスタプログラムに従って、まず、雰囲気温度３０℃に対応する事前評価結果と、読み取った温度出力とから、温度センサＴＨ＿Ｎに設定すべき補正値（傾きの補正値）を求め、そしてこの傾きの補正値を温度センサＴＨ＿Ｎのキャリブレーション用のレジスタ等に書き込むことによって、温度センサＴＨ＿Ｎの温度特性の傾きを調整する（ステップＳ１０３）。
ステップＳ１０２、Ｓ１０３の傾き調整においては、図１９に示すように、温度センサＴＨ＿Ｎの温度特性の傾きが補正値によって示される傾きになるように調整される。図１９では、実線で示される直線は、傾きが調整される前の温度センサＴＨ＿Ｎの温度特性を表し、破線で示される直線は、傾きが調整された後の温度センサＴＨ＿Ｎの温度特性を表している。
テスタは、特定のアドレスを指定するリードコマンドを検査対象のＮＡＮＤ型フラッシュメモリダイに再び送信して、検査対象のＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎによって測定された温度（温度出力）をこの検査対象のＮＡＮＤ型フラッシュメモリダイから読み取る（ステップＳ１０４）。
テスタは、雰囲気温度３０℃に対応する事前評価結果と、読み取った温度出力とから、温度センサＴＨ＿Ｎに設定すべき補正値（切片の補正値）を求め、そしてこの切片の補正値を温度センサＴＨ＿Ｎのキャリブレーション用のレジスタ等に書き込むことによって、温度センサＴＨ＿Ｎの温度特性の切片（オフセット）を調整する（ステップＳ１０５）。
ステップＳ１０４、Ｓ１０５の切片調整においては、図２０に示すように、温度センサＴＨ＿Ｎの温度特性の切片が補正値によって示される切片になるように調整される。図２０では、実線で示される直線は、切片が調整される前の温度センサＴＨ＿Ｎの温度特性を表し、破線で示される直線は、切片が調整された後の温度センサＴＨ＿Ｎの温度特性を表している。このように、雰囲気温度３０℃において温度出力３０℃が温度センサＴＨ＿Ｎから正しく出力されるように切片の調整が行われる。
次いで、テスタは、特定のアドレスを指定するリードコマンドを検査対象のＮＡＮＤ型フラッシュメモリダイに再び送信して、検査対象のＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎによって測定された温度（温度出力）をこの検査対象のＮＡＮＤ型フラッシュメモリダイから読み取る（ステップＳ１０６）。
テスタは、温度センサＴＨ＿Ｎのキャリブレーションが成功したか否かを判定するために、読み取った温度出力が３０℃±０．２５℃の精度であることを確認する（ステップＳ１０７）。読み取った温度出力が３０℃±０．２５℃の精度である場合には、温度センサＴＨ＿Ｎのキャリブレーションが成功したと判定される。
ステップＳ１０１における誤差１．２５℃とステップＳ１０７における誤差０．２５℃との合計が、上述した１．５℃のテスタ誤差に相当する。
次いで、テスタは、補正値（傾き、切片）を検査対象のＮＡＮＤ型フラッシュメモリダイ内の不揮発記憶領域に書き込む（ステップＳ１０８）。ＮＡＮＤ型フラッシュメモリダイにおいては、補正値（傾き、切片）は、ユーザデータとは異なる制御情報を格納するために使用される、電気的に書き換え可能なＲＯＭ領域に書き込まれる。このＮＡＮＤ型フラッシュメモリダイがメモリデバイス１０としてパッケージングされた後においては、このＮＡＮＤ型フラッシュメモリダイ内の温度センサＴＨ＿Ｎは、ＲＯＭ領域に格納されている補正値（傾き、切片）を使用して動作する。
なお、コントローラ１４の温度センサＴＨ＿Ｃのキャリブレーションを行った場合には、補正値（傾き、切片）は、コントローラ１４内の不揮発記憶領域として使用可能な電子フューズ（ｅＦｕｓｅ）に書き込まれる。
テスタは、検査対象ウェハーの周囲の雰囲気温度を９０℃（例えば、９０℃±１．２５℃）に設定する（ステップＳ１０９）。
テスタは、特定のアドレスを指定するリードコマンドを検査対象のＮＡＮＤ型フラッシュメモリダイに再び送信して、検査対象のＮＡＮＤ型フラッシュメモリダイに含まれる温度センサＴＨ＿Ｎによって測定された温度（温度出力）をこの検査対象のＮＡＮＤ型フラッシュメモリダイから読み取る（ステップＳ１１０）。
テスタは、読み取った温度出力が、例えば、９０℃±１．７５℃の精度であることを確認する（ステップＳ１１１）。このとき、読み取った温度出力が９０℃±１．７５℃から外れた場合には検査対象のＮＡＮＤ型フラッシュメモリダイを不良チップとしてマークする。１．７５℃は、ステップＳ１０７における誤差０．２５℃と、９０℃における測定温度誤差１．５℃との合計に相当する。
本実施形態では、ステップＳ１０２、Ｓ１０３の傾き調整、およびステップＳ１０４、Ｓ１０５の切片調整は、雰囲気温度を７０℃（例えば、７０℃±１．２５℃）、または８５℃（例えば、８５℃±１．２５℃）に設定された状態で実行される。
また、本実施形態では、ステップＳ１０７において、読み取った温度出力が７０℃±０．２５℃の精度であること、または読み取った温度出力が８５℃±０．２５℃の精度であることが確認される。そして、ステップＳ１０８において、補正値（傾き、切片）が検査対象のＮＡＮＤ型フラッシュメモリダイ内の不揮発記憶領域に書き込まれる。ＮＡＮＤ型フラッシュメモリダイにおいては、補正値（傾き、切片）は、電気的に書き換え可能なＲＯＭ領域に書き込まれる。このＮＡＮＤ型フラッシュメモリダイがメモリデバイス１０としてパッケージングされた後においては、このＮＡＮＤ型フラッシュメモリダイ内の温度センサＴＨ＿Ｎは、ＲＯＭ領域に格納されている補正値（傾き、切片）を使用して動作することができる。よって、サーマルコントロールが行われる温度範囲での各温度センサＴＨ＿Ｎの測定温度誤差を低減することが可能となる。
なお、本実施形態では、７０℃でキャリブレーションを行った場合には、ステップＳ１１１において、読み取った温度出力が例えば９０℃±０．７５℃の精度であることが確認され、８５℃でキャリブレーションを行った場合には、ステップＳ１１１において、読み取った温度出力が例えば９０℃±０．６２５℃の精度であることが確認される。
このように、本実施形態に係るキャリブレーション方法は、メモリデバイス１０のパーケージ１１にコントローラ１４と共に内蔵される積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々に内蔵される温度センサを、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８のパッケージングの前にキャリブレーションする。
この場合、本実施形態に係るキャリブレーション方法は、（１）ウェハー内の各ＮＡＮＤ型フラッシュメモリダイを検査するテスタによって、室温よりも高い第１の温度（例えば、７０℃、または８５℃）にてウェハー内の各ＮＡＮＤ型フラッシュメモリダイに内蔵の温度センサの温度特性をキャリブレーションし、そして（２）テスタによって、キャリブレーションによって求められる温度センサの温度特性の補正値をウェハー内の各ＮＡＮＤ型フラッシュメモリダイに書き込む。
このように７０℃または８５℃で温度センサのキャリブレーションが行われたＮＡＮＤ型フラッシュメモリダイをメモリデバイス１０としてパッケージングすることにより、メモリデバイス１１においては、コントローラ１４は、サーマルコントロールが行われる温度範囲において、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々の温度センサから誤差の少ない測定温度を読み取ることができる。
次に、メモリデバイス１０に適用されるパッケージの構造について説明する。図２１は、メモリデバイス１０がリムーバブルメモリデバイスとして実現された場合のパッケージの例を示す図である。
メモリデバイス１０のパッケージ（本体）１１は、例えば、Ｙ軸方向に延びた略矩形の板状に形成される。Ｙ軸方向は、メモリデバイス１０およびパッケージ１１の長手方向である。パッケージ（本体）１１の外縁は、第１の縁３１と、第２の縁３２と、第３の縁３３と、第４の縁３４と、第１の角部３５と、第２の角部３６と、第３の角部３７と、第４の角部３８とを有する。
第１の縁３１は、Ｘ軸方向に延び、Ｙ軸の正方向に向く。第２の縁３２は、Ｙ軸方向に延び、Ｘ軸の負方向に向く。第３の縁３３は、第２の縁３２の反対側に位置してＹ軸方向に延び、Ｘ軸の正方向に向く。第４の縁３４は、第１の縁３１の反対側に位置してＸ軸方向に延び、Ｙ軸の負方向に向く。
第２の縁３２および第３の縁３３のそれぞれの長さは、第１の縁３１および第４の縁３４のそれぞれの長さよりも長い。第１の縁３１および第４の縁３４は、略矩形のメモリデバイス１０の短辺を形成し、第２の縁３２および第３の縁３３は、略矩形のメモリデバイス１０の長辺（側辺）を形成する。
第１の角部３５は、第１の縁３１と第２の縁３２との間の角部分であり、第１の縁３１のＸ軸の負方向における端と、第２の縁３２のＹ軸の正方向における端とを接続する。
第１の角部３５は、第１の縁３１のＸ軸の負方向における端と、第２の縁３２のＹ軸の正方向における端との間で直線状に延びる。第１の縁３１と第２の縁３２との角が、いわゆるＣ１．１の角面取り（Ｃ面取りともいう）に設定されることで、第１の角部３５が設けられる。別の表現によれば、第１の角部３５は、第１の縁３１と第２の縁３２との間に形成された角面取り部Ｃである。
第２の角部３６は、第１の縁３１と第３の縁３３との間の角部分であり、第１の縁３１のＸ軸の正方向における端と、第３の縁３３のＹ軸の正方向における端とを接続する。第２の角部３６は、第１の縁３１のＸ軸の正方向における端と、第３の縁３３のＹ軸の正方向における端との間で円弧状に延びる。第１の縁３１と第３の縁３３との角が、いわゆるＲ０．２の丸面取り（Ｒ面取りともいう）に設定されることで、第２の角部３６が設けられる。
第３の角部３７は、第２の縁３２のＹ軸の負方向における端と、第４の縁３４のＸ軸の負方向における端とを接続する。第４の角部３８は、第３の縁３３のＹ軸の負方向における端と、第４の縁３４のＸ軸の正方向における端とを接続する。第３の角部３７および第４の角部３８はそれぞれ、第２の角部３６と同様に円弧状に延びる。
パッケージ１１は、例えば、Ｙ軸方向における長さが約１８±０．１０ｍｍに設定され、Ｘ軸方向における長さが約１４±０．１０ｍｍに設定され、Ｚ軸方向における厚さが約１．４ｍｍ±０．１０ｍｍに設定されてもよい。
メモリデバイス１０の第１の面２１には、複数の端子Ｐが第１の列Ｒ１、第２の列Ｒ２、第３の列Ｒ３の３列に配置されていてもよい。第１の列Ｒ１には、例えば、ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）（ＰＣＩｅ）のような高速シリアルインタフェース用の２レーン分の信号端子が配置されている。
図２１では、メモリデバイス１０が３２個の端子Ｐを有している場合を例示しているが、端子Ｐの数はあくまで一例であって、この例に限られない。すなわち、端子Ｐの数は３２個より少なくてもよいし、３２個より多くてもよい。
複数の端子Ｐは３列に並べられ、第１の列Ｒ１、第２の列Ｒ２および第３の列Ｒ３を形成する。第１の列Ｒ１に属する端子群Ｐは、例えば、ＰＣＩｅ規格に準拠した２レーン分の差動信号ペアを伝達するための信号端子として利用される。第２の列Ｒ２に属する端子群Ｐは、製品毎に異なる任意のオプション信号用の信号端子として使用されてもよい。第３の列Ｒ３に属する端子群には、製品毎に共通な制御信号、および電源用の端子が配置される。この端子は、主に、差動クロック信号用の信号端子、共通のＰＣＩｅサイドバンド信号用の信号端子、電源端子および他の信号端子として利用される。
第１の列Ｒ１は、第４の縁３４よりも第１の縁３１に近い位置で互いに間隔を介してＸ軸方向に並べられた１３個の端子Ｐ１０１〜端子Ｐ１１３を含む。端子Ｐ１０１〜端子Ｐ１１３は、第１の縁３１の近傍で、当該第１の縁３１に沿ってＸ軸方向に並べられる。
第２の列Ｒ２は、第１の縁３１よりも第４の縁３４に近い位置で互いに間隔を介してＸ軸方向に並べられた３個の端子Ｐ１１４〜端子Ｐ１１６を含む。さらに、第２の列Ｒ２は、第１の縁３１よりも第４の縁３４に近い位置で互いに間隔を介してＸ軸方向に並べられた３個の端子Ｐ１１７〜端子Ｐ１１９を含む。
端子Ｐ１１４〜端子Ｐ１１６は、Ｘ軸方向におけるメモリデバイス１０の中心線（一点鎖線で示される）と第２の縁３２との間に配置され、端子Ｐ１１７〜端子Ｐ１１９は、Ｘ軸方向におけるメモリデバイス１０の中心線と第３の縁３３との間に配置される。
端子Ｐ１１６と端子Ｐ１１７との間の間隔は、列Ｒ２に属する他の端子間のＸ方向の間隔（具体的には、端子Ｐ１１４と端子Ｐ１１５との間隔、端子Ｐ１１５と端子Ｐ１１６との間隔、端子Ｐ１１７と端子Ｐ１１８との間隔、端子Ｐ１１８と端子Ｐ１１９との間隔）よりも広い。
第３の列Ｒ３は、第１の縁３１よりも第４の縁３４に近い位置で互いに間隔を介してＸ軸方向に並べられた１３個の端子Ｐ１２０〜端子Ｐ１３２を含む。第３の列Ｒ３に属する端子Ｐ１２０〜端子Ｐ１３２は、第２の列Ｒ２に属する端子Ｐ１１４〜端子Ｐ１１９よりも第４の縁３４に近い位置で並べられる。
Ｙ軸方向における第１の列Ｒ１と第３の列Ｒ３との間の距離Ｄ１は、Ｙ軸方向における第１の列Ｒ１と第１の縁３１との間の距離Ｄ２、および、Ｙ軸方向における第３の列Ｒ３と第４の縁３４との間の距離Ｄ３よりも長い。
第１の列Ｒ１、第２の列Ｒ２および第３の列Ｒ３それぞれの端子ＰのＹ軸方向における長さは、同一に設定される。つまり、第１の列Ｒ１、第２の列Ｒ２および第３の列Ｒ３それぞれの端子Ｐは、当該端子ＰのＹ軸の負方向およびＹ軸の正方向における端が共に揃うように並べられている。
第１の面２１内の破線で示される領域Ａ１は、ホスト機器のプリント回路基板２０１に貼り付けられたＴＩＭと接触する接触領域として機能する。つまり、メモリデバイス１０がプリント回路基板２０１上のコネクタに装着された場合には、第１の面２１内の各端子Ｐがコネクタのリードフレームに接触するだけでなく、第１の面２１内の領域Ａ１がプリント回路基板２０１に貼り付けられたＴＩＭと接触する。これにより、第１の面２１からホスト機器のプリント回路基板２０１への熱伝導による放熱効率を十分に高めることができる。
図２２は、メモリデバイス１０が表面実装型メモリデバイスとして実現される場合のパッケージの例を示す図である。
ここでは、表面実装型メモリデバイスのパッケージとしてＢＧＡパッケージが例示されている。ＢＧＡパッケージはホスト機器のプリント回路基板２０１に直接的に実装される表面実装型パッケージの一例である。メモリデバイス１０のＢＧＡパッケージにおいては、コントローラ１４と、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８とが内蔵される。さらに、図２２に示すように、複数のボールが端子Ｐとして第１の面２１に配置される。
以上説明したように、本実施形態によれば、コントローラ１４は、温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７によって測定された温度をＮＡＮＤ型フラッシュメモリダイ１３１〜１３８から読み出し、そして読み出した温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７の温度のうちの最高温度をＴｊ＿Ｎ＿ｍａｘとして用いることによってサーマルコントロールを行う。
コントローラ１４内の温度は各ＮＡＮＤ型フラッシュメモリダイの温度よりも高い場合が多い。したがって、もしコントローラ１４内の温度センサＴＨ＿Ｃによって測定される温度を使用してＴｊ＿Ｎ＿ｍａｘを推測したならば、実際のＴｊ＿Ｎ＿ｍａｘがサーマルコントロールを開始すべき温度に上昇する前にサーマルコントロールが早めに発動される傾向となり、ＮＡＮＤ型フラッシュメモリ１３のアクセス性能の不必要な低下が引き起こされる。
本実施形態では、温度センサＴＨ＿Ｎ０〜ＴＨ＿Ｎ７によって測定された温度のうちの最高温度をＴｊ＿Ｎ＿ｍａｘとして用いることにより、コントローラ１４内の温度センサＴＨ＿Ｃによって測定される温度を使用してＴｊ＿Ｎ＿ｍａｘを推測する場合よりも、サーマルコントロールが発動されるタイミングを遅らせることができるので、ＮＡＮＤ型フラッシュメモリダイ１３１〜１３８が最大アクセス性能で動作する時間を長くすることができる。よって、メモリデバイス１０のアクセス性能の不必要な低下を招くことなくＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々の温度がＮＡＮＤ型フラッシュメモリダイの保証温度の上限を上回ることを防止することができる。
また、コントローラ１４は、パッケージ１１内に積層されたＮ個のＮＡＮＤ型フラッシュメモリダイの中から温度監視対象として選択されたＮ−１個以下のＮＡＮＤ型フラッシュメモリダイ内のＮ−１個以下の温度センサによって測定された温度のみを読み出すことによってサーマルコントロールを行うことができる。
これにより、パッケージ１１内に積層されたＮ個のＮＡＮＤ型フラッシュメモリダイの温度のうちで一番高い温度を高速にサーチすることが可能となる。また、これにより、温度を読み出すために必要なリードアクセスの回数を減らすことができるので、ユーザデータのリード／ライトに関するアクセス性能を改善することができる。
温度監視対象のＮ−１個以下の不揮発性メモリダイは、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８がアクセスされている間のＮＡＮＤ型フラッシュメモリダイ１３１〜１３８それぞれの温度を事前に学習することによって決定することができる。これにより、精度よく温度監視対象のＮ−１個以下の不揮発性メモリダイを決定することが可能となる。
また、本実施形態では、積層されたＮＡＮＤ型フラッシュメモリダイ１３１〜１３８の各々は、室温（３０℃）よりも高い第１の温度（７０℃、または８５℃）にて温度センサＴＨ＿Ｎの温度出力が第１の温度（７０℃、または８５℃）となるように温度センサＴＨ＿Ｎの温度特性をキャリブレーションするための補正値を不揮発に格納している。さらに、各温度センサＴＨ＿Ｎは、対応するＮＡＮＤ型フラッシュメモリダイに不揮発に格納されている補正値を使用して動作するように構成されている。したがって、サーマルコントロールが行われる温度範囲での各温度センサＴＨ＿Ｎの測定温度誤差を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…メモリデバイス、１４…コントローラ、２１…第１の面、２２…第２の面、Ｐ…端子、１３１〜１３８…ＮＡＮＤ型フラッシュメモリダイ、１４２ａ…サーマルスロットリング制御部、ＴＨ＿Ｃ…コントローラ内の温度センサ、ＴＨ＿Ｎ０〜ＴＨ＿Ｎ７…ＮＡＮＤ型フラッシュメモリダイ内の温度センサ、３０１…温度検出回路、３０２…ＡＤコンバータ。

Claims (17)

  1. 積層された複数の不揮発性メモリダイと、前記積層された複数の不揮発性メモリダイを制御するコントローラと、を含むメモリデバイスであって、
    前記メモリデバイスは、
    第１の面と、
    前記第１の面の反対側に位置する第２の面と、
    前記第１の面で露出した複数の端子と、を含み、
    前記積層された複数の不揮発性メモリダイには、複数の温度センサがそれぞれ内蔵されており、
    前記コントローラは、
    前記複数の温度センサによってそれぞれ測定された複数の温度を前記積層された複数の不揮発性メモリダイから読み出し、
    前記読み出した複数の温度のうちの最高温度が閾値温度以上である場合、前記積層された複数の不揮発性メモリダイに対するコマンドの発行頻度または前記積層された複数の不揮発性メモリダイに対するアクセス速度を下げるサーマルコントロールを実行する、メモリデバイス。
  2. 前記積層された複数の不揮発性メモリダイの総数はＮであり、
    前記コントローラは、
    前記積層された複数の不揮発性メモリダイから選択された温度監視対象のＮ−１個以下の不揮発性メモリダイに内蔵されたＮ−１個以下の温度センサによってそれぞれ測定された温度を前記温度監視対象のＮ−１個以下の不揮発性メモリダイから読み出し、
    前記読み出した温度のうちの最高温度が前記閾値温度以上である場合、前記サーマルコントロールを実行する、請求項１に記載のメモリデバイス。
  3. 前記積層された複数の不揮発性メモリダイのうちの最下層に位置する第１の不揮発性メモリダイは前記第２の面よりも前記第１の面に近い位置に配置されており、
    前記温度監視対象のＮ−１個以下の不揮発性メモリダイは、前記積層された複数の不揮発性メモリダイから少なくとも前記第１の不揮発性メモリダイを除いた他の一つ以上の不揮発性メモリダイを含む、請求項２に記載のメモリデバイス。
  4. 前記温度監視対象のＮ−１個以下の不揮発性メモリダイは、前記積層された複数の不揮発性メモリダイがアクセスされている間の前記積層された複数の不揮発性メモリダイそれぞれの温度を事前に学習することによって決定される、請求項２に記載のメモリデバイス。
  5. 前記積層された複数の不揮発性メモリダイの各々は、室温よりも高い第１の温度にて前記不揮発性メモリダイ内の温度センサの温度出力が前記第１の温度となるように前記温度センサの温度特性をキャリブレーションするための補正値を不揮発に格納しており、
    前記複数の温度センサの各々は、対応する不揮発性メモリダイに不揮発に格納されている前記補正値を使用して動作するように構成されている、請求項１に記載のメモリデバイス。
  6. 前記補正値は、ウェハー内の各不揮発性メモリダイを検査するテスタを使用して、前記第１の温度にて前記ウェハー内の各不揮発性メモリダイに内蔵の温度センサをキャリブレーションすることによって求められる、請求項５に記載のメモリデバイス。
  7. 前記サーマルコントロールは前記第１の温度以上の温度範囲で行われる、請求項５に記載のメモリデバイス。
  8. 前記第１の温度は前記積層された複数の不揮発性メモリダイの各々の保証温度の上限に設定されている請求項５に記載のメモリデバイス。
  9. 前記補正値は前記温度センサの温度特性の傾きおよび切片の各々の補正値を含む、請求項５に記載のメモリデバイス。
  10. 前記積層された複数の不揮発性メモリダイの各々はＮＡＮＤ型フラッシュメモリダイである、請求項１に記載のメモリデバイス。
  11. 前記メモリデバイスは、ホスト機器のプリント回路基板に配置されるコネクタに装着可能なリムーバブルメモリデバイスである、請求項１に記載のメモリデバイス。
  12. 前記メモリデバイスはホスト機器のプリント回路基板に実装される表面実装型メモリデバイスである請求項１に記載のメモリデバイス。
  13. 積層された複数の不揮発性メモリダイと、前記積層された複数の不揮発性メモリダイを制御するコントローラと、を含むメモリデバイスであって、
    前記メモリデバイスは、
    第１の面と、
    前記第１の面の反対側に位置する第２の面と、
    前記第１の面で露出した複数の端子と、を含み、
    前記積層された複数の不揮発性メモリダイには、複数の温度センサがそれぞれ内蔵されており、
    前記積層された複数の不揮発性メモリダイの各々は、ウェハー内の各不揮発性メモリダイを検査するテスタを使用して、室温よりも高い第１の温度にて前記ウェハー内の各不揮発性メモリダイに内蔵の温度センサの温度特性をキャリブレーションすることによって求められた補正値を不揮発に格納しており、
    前記複数の温度センサの各々は、対応する不揮発性メモリダイに不揮発に格納されている前記補正値を使用して動作するように構成され、
    前記コントローラは、
    前記複数の温度センサによってそれぞれ測定された複数の温度を前記積層された複数の不揮発性メモリダイから読み出し、
    前記読み出した複数の温度のうちの最高温度が閾値温度以上である場合、前記積層された複数の不揮発性メモリダイに対するコマンドの発行頻度または前記積層された複数の不揮発性メモリダイに対するアクセス速度を下げるサーマルコントロールを実行する、メモリデバイス。
  14. 前記サーマルコントロールは前記第１の温度以上の温度範囲で行われる、請求項１３に記載のメモリデバイス。
  15. 前記第１の温度は前記積層された複数の不揮発性メモリダイの各々の保証温度の上限に設定されている、請求項１３に記載のメモリデバイス。
  16. 前記補正値は前記温度センサの温度特性の傾きおよび切片の各々の補正値を含む請求項１３に記載のメモリデバイス。
  17. メモリデバイスのパーケージにコントローラと共に内蔵される積層された複数の不揮発性メモリダイの各々に内蔵される温度センサを、前記複数の不揮発性メモリダイのパッケージングの前にキャリブレーションするキャリブレーション方法であって、
    ウェハー内の各不揮発性メモリダイを検査するテスタによって、室温よりも高い第１の温度にて前記ウェハー内の各不揮発性メモリダイに内蔵の温度センサの温度特性をキャリブレーションすることと、
    前記テスタによって、前記キャリブレーションによって求められた前記温度センサの温度特性の補正値を前記各不揮発性メモリダイに不揮発に書き込むことと、を具備し、
    前記メモリデバイスは、
    第１の面と、
    前記第１の面の反対側に位置する第２の面と、
    前記メモリデバイスは、第１の面で露出した複数の端子と、を含み、
    前記積層された複数の不揮発性メモリダイの各々においては、前記補正値が不揮発に格納されており、
    前記複数の温度センサの各々は、対応する不揮発性メモリダイに不揮発に格納されている前記補正値を使用して動作するように構成され、
    前記コントローラは、前記複数の温度センサによってそれぞれ測定された複数の温度を前記積層された複数の不揮発性メモリダイから読み出し、前記読み出した複数の温度のうちの最高温度が閾値温度以上である場合、前記積層された複数の不揮発性メモリダイに対するコマンドの発行頻度または前記積層された複数の不揮発性メモリダイに対するアクセス速度を下げるサーマルコントロールを実行する、キャリブレーション方法。
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