JP6435368B2 - Ｅｃｃ使用可能フラッシュメモリにおける読み取り時間制御の装置と方法 - Google Patents

Ｅｃｃ使用可能フラッシュメモリにおける読み取り時間制御の装置と方法 Download PDF

Info

Publication number
JP6435368B2
JP6435368B2 JP2017081958A JP2017081958A JP6435368B2 JP 6435368 B2 JP6435368 B2 JP 6435368B2 JP 2017081958 A JP2017081958 A JP 2017081958A JP 2017081958 A JP2017081958 A JP 2017081958A JP 6435368 B2 JP6435368 B2 JP 6435368B2
Authority
JP
Japan
Prior art keywords
time
flash memory
frequency
ecc
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017081958A
Other languages
English (en)
Other versions
JP2017194965A (ja
Inventor
科穎 黄
科穎 黄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of JP2017194965A publication Critical patent/JP2017194965A/ja
Application granted granted Critical
Publication of JP6435368B2 publication Critical patent/JP6435368B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

本発明は、デジタルメモリデバイスに関するものであって、とくに、ＥＣＣ（エラー訂正符号）使用可能フラッシュメモリにおける読み取り時間制御の装置と方法に関するものである。
フラッシュメモリ装置（デバイス）は、メモリアレイ、たとえば、ＮＯＲタイプとＮＡＮＤタイプを有する各種タイプのメモリアレイを含む。ＮＡＮＤフラッシュメモリは、特に、その費用優位性のため、ますます普及してきている。さらに、現在、ＮＡＮＤフラッシュメモリは、各種異なるインターフェース、たとえば、従来のＮＡＮＤインターフェースから、低ピンカウント(low pin count)のシリアルペリフェラルインタフェース(“ＳＰＩ”)の範囲を有する。しかし、ＮＡＮＤフラッシュメモリは、悪いブロック条件、および、偶発的な読み取りエラーの影響を受けやすく、悪いブロック管理、および、エラー訂正符号 (“ＥＣＣ”)処理は、通常、このようなメモリに用いられる。ＥＣＣ処理は、ＮＯＲタイプのメモリアレイに用いられるが、あまり一般的ではない。
ＥＣＣ処理は、メモリ装置の内部、あるいは、外部で実行される。 多くのＥＣＣ実施例において、ページプログラミングの間に、内部ＥＣＣ計算が行われ、生成されたＥＣＣ情報は、各ページ中のスペア領域として知られる領域に保存される。データ読み取り操作中、メモリ装置の内部のＥＣＣエンジンは、前に保存されたＥＣＣ情報にしたがって、データを検証するとともに、一つの制限された範囲に対し指示訂正を出す。
本発明は、広い電源電圧VCCの範囲内で、各種タイプのフラッシュメモリ装置にＥＣＣを使用して、高速読み取り速度時のメモリ信頼性を改善することを目的とする。
本発明の一実施態様は、フラッシュメモリアレイと、フラッシュメモリアレイに結合される複数のセンス増幅器と、複数のセンス増幅器に結合される複数の高速メモリ素子と、高速メモリ素子に結合されるエラー訂正符号 (“ＥＣＣ”)回路と、フラッシュメモリアレイに関連する少なくとも一つのダミーフラッシュメモリセルと、ダミーフラッシュメモリセルに結合される少なくとも一つのダミーセンス増幅器と、ダミーセンス増幅器に結合される入力端、および、高速メモリ素子に結合される出力端を有する駆動器、および、フラッシュメモリアレイ、センス増幅器、ダミーセンス増幅器、および、ＥＣＣ回路に結合されるメモリコントローラーを有する半導体メモリである。メモリコントローラーは、ロジック回路、および、メモリ素子を有して、以下の機能を実行する。公称電源電圧VCCと第一周波数の条件下で、所定総数のクロックパルス、および、第一比率関係を有する個別数目のクロックパルスで、感知操作、および、連続ＥＣＣ操作が発生する。公称電圧より高い電圧と第一周波数より大きい第二周波数の条件下で、所定総数のクロックパルス、および、第一比率関係より小さい第二比率関係を有する個別数目のクロックパルスで、感知操作、および、連続ＥＣＣ操作が発生する。公称電圧より低い電源電圧と第一周波数より小さい第三周波数の条件下で、所定総数のクロックパルス、および、第一比率関係より大きい第三比率関係を有する個別数目のクロックパルスで、感知操作、および、連続ＥＣＣ操作が発生する。
本発明の別の実施態様は、エラー訂正符号 (“ＥＣＣ”)の実行方法であり、その操作は、半導体メモリのフラッシュメモリアレイの読み取りを処理し、公称電源電圧で、半導体メモリを第一周波数で操作し、感知操作、および、連続ＥＣＣ操作を、所定総数のクロックパルス、および、第一比率関係を有する個別数目のクロックパルスで実行する工程と、公称電圧より高い電源電圧で、半導体メモリを、第一周波数より大きい第二周波数で操作し、感知操作、および、連続ＥＣＣ操作を、所定総数のクロックパルス、および、第一比率関係より小さい第二比率関係を有する個別数目のクロックパルスで実行する工程、および、公称電圧より低い電源電圧で、半導体メモリを、第一周波数より小さい第三周波数で操作し、感知操作、および、連続ＥＣＣ操作を、所定総数のクロックパルス、および、第一比率関係より大きい第三比率関係を有する個別数目のクロックパルスで実行する工程、を有する。
本発明により、広い電源電圧範囲内で、各種タイプのフラッシュメモリ装置にＥＣＣを使用して、高速読み取り速度時のメモリ信頼性を改善することができる。
ＥＣＣによる連続ページ読み取り時に実行する各種操作を示す図である。 感知時間とＥＣＣ符号化時間が電源電圧VCC の函数である説明例のグラフである。 公称電源電圧下で、メモリ装置のメモリ素子から読み取るタイミング図である。 公称電圧より高い電源電圧下で、メモリ装置のメモリ素子から読み取るタイミング図である。 公称電圧より低い電源電圧下で、メモリ装置を読み取るタイミング図である。 メモリ装置のブロック図である。 公称電圧より低い電源電圧下で、図６のメモリ装置のメモリ素子から読み取るタイミング図である。 高い VCC下で、図６のメモリ装置のメモリ素子から読み取るタイミング図である。 公称電圧より低い電源電圧下で、図６のメモリ装置のメモリ素子から読み取るタイミング図である。 個別のダミーセンス増幅器と一緒に、フラッシュメモリアレイ中のダミー読み取りゼロ、および、ダミー読み取り１セルを用いて、データラッチアレイを制御するメモリ装置のブロック図である。
フラッシュメモリ装置は各種配置構成を有し、直列と並列ＮＯＲフラッシュ、および、直列と並列ＮＡＮＤフラッシュを含む。このようなフラッシュメモリは、通常、センス増幅器のアレイを用いて、フラッシュメモリアレイからデータを読み取る。これらのセンス増幅器はアナログ回路であり、アドレスされた一組のメモリセル中のデータを感知するとともに、デジタル回路、たとえば、エラー訂正符号 (“ＥＣＣ”)回路により後続処理される高速メモリ素子のアレイ (単一ロウ、あるいは、複数のロウ)にラッチされる感知されたデータを有効にし、エラー訂正符号回路は、ＮＡＮＤメモリアレイのチップ上に用いられるとともに、ＮＯＲメモリアレイに用いられる。説明に用いられるセンス増幅器は、Chan 等により、２０１５年２月１０日に取得された米国特許番号第８９５３３８４で記述されており、その内容は引用によって本願発明に援用される。説明に用いられる高速メモリ素子、ページバッファ(データレジスタ、および、キャッシュレジスタを有する)、ＥＣＣ回路、および、それらの操作は、２０１３年１１月２６日にウィンボンドエレクトロニクス株式会社(Winbond Electronics Corporation)が台湾新竹市で発表したW25N01GV文献(SpiFlash 3V 1G-Bit Serial SLC NAND Flash Memory with Dual/Quad SPI & Continuous Read: Preliminary Revision B)、Gupta 等による２０１４年３月４日に取得された米国特許番号第８６６７３６８、Michael 等による２０１５年９月８日に取得された米国特許番号第９１２８８２２、および、Jigour 等による２０１４年９月１８日に公開された米国特許公開番号第２０１４／０２６９０６５に記述されており、これらはすべて、引用によって本願発明に援用される。
高速読み取りパフォーマンスは、フラッシュメモリ装置中に最も必要なものである。連続ページ読み取りは、高いパフォーマンスの読み取り中でも、特に有利なタイプで、チップ内で実行する必要がある(execute-in-place)アプリケーション、および、コードシャドーイング (code shadowing)に用いる。高速読み取りパフォーマンスは、ＮＯＲフラッシュを用いた低密度、および、中密度のメモリ装置に適用可能である。たとえば、２０１４年１１月１８日に提出されたWinbond Electronics CorporationによるW25Q16DV 文献(spiflash 3V 16M-Bit Serial Flash memory with Dual and Quad SPI, Rev. I)を参照する。高速読み取りパフォーマンスも、ＮＡＮＤフラッシュを用いた高密度メモリ装置により達成される。図１は、感知とＥＣＣ操作両方を有するＮＡＮＤフラッシュアレイの連続ページ読み取りを示す図である。このタイミング例は、２０１４年３月４日に取得されたGupta 等による米国特許番号第８６６７３６８で記述されており、その内容は引用によって本願発明に援用される。
読み取りパフォーマンスは、通常、公称電源電圧VCCにおいて最適化され、読み取りパフォーマンスは、電源電圧が公称電圧より高い、あるいは、電源電圧が公称電圧より低いとき、影響を受けやすい。図２は、VCC範囲上の感知時間５０の変化とＥＣＣ符号化時間６０の変化を示す図である。図面で示される全値は説明のための例であり、メモリタイプとキャパシティの違いによって異なる。図３、図４、および、図５は、感知時間５０とＥＣＣ符号化時間６０の VCC 範囲での変化が、読み取りパフォーマンスにどのように影響するかを示す図である。
図３は、メモリコントローラにおける読み取り操作の簡潔なタイミング図であり、クロック信号ＣＬＫ１００、各種例示的シーケンシャル操作１２０、たとえば、コマンド入力操作１２１、アドレスローディング操作１２２、感知操作１２３、ＥＣＣ操作１２４、および、データ出力操作１２５、および、データラッチ信号１３０を示す。メモリコントローラは、データラッチ信号１３０として時間１３２でパルスを生成し、ＥＣＣ操作１２４の開始において、感知済みデータを、高速メモリ素子のアレイにラッチする。感知操作１２３は、割り当てられたｍ個のクロックを有し、ＥＣＣ操作１２４は割り当てられたｎ個のクロックがある。公称電源電圧VCC（以下、公称Vcc） ８０で、１．８ボルトは説明の例示であり (その他は、一般的に、公称 VCC が３．３ボルト)、感知時間は、説明の例では、３５ns、ＥＣＣ符号化時間は説明の例では、１０nsである。これにより、感知時間と符号化時間の比率は７：２で、且つ、“ｍ”と “ｎ”との比率が構築されて、ｍ：ｎ の比率も７：２である。よって、読み取り時間、および、ＥＣＣ符号化時間両方が最適化され、時間が無駄にならない。
あいにく、アナログ読み取り感知回路の感度のせいで、パフォーマンスは、（公称電圧より高い電源電圧（以下、高いVCC）と公称電圧より低い電源電圧（以下、低いVCC）で全く異なり、デジタルＥＣＣ処理回路の電源電圧VCC、温度、および、プロセスパラメータの変化をより少なくする。
高いVCC９０の状況下で、１．９ボルトを例とすると、感知時間の説明の例では、８ns、ＥＣＣ符号化時間の説明の例では、８nsである。この場合、アナログ読み取り感知回路は、デジタルＥＣＣ処理回路より迅速に操作する。図４に示されるように、ｍ：ｎが７：２であるとき、ＥＣＣ操作２３０は、ｎ個のクロックが必要であり、アナログ感知操作２１０は、ｍ個のクロックの期間より前に迅速に終了し、時間上の浪費２２０となる。ｍ：ｎの最適な比率は、特別な比例２：２で、７：２とかなり差がある。
低VCC７０の状況下で、１．７ボルトを例とすると、感知時間は、説明の例では、５０ns、ＥＣＣ符号化時間は、説明の例では、１２nsである。この場合、アナログ読み取り感知回路の処理は、デジタルＥＣＣ処理回路より遅い。図５に示されるように、ｍ：ｎが７：２であるとき、アナログ感知操作３１０に、ｍ個のクロックが必要であり、ＥＣＣ操作３２０は、ｎ個のクロック期間より前に、迅速に終了し、時間上の浪費３３０となる。ｍ：ｎの最適な比率は、特別な比例８：３：２で、７：２とかなり差がある。
図６は、例示的なメモリ装置５００のブロック図であり、例示的なメモリ装置５００は、所定数のクロックを、単独の操作ではなく、結合操作に割り当てることにより感知操作、および、連続ＥＣＣ符号化操作をVCC値の範囲で実行し、高いVCC値のとき、高い周波数で操作し、低VCC値のとき、低い周波数で操作し、時間を浪費しない。メモリ装置５００は、少なくとも一つのダミーセンス増幅器、および、ダミーメモリセルを使用して、データラッチ信号速度を制御するので、感知、および、ＥＣＣ符号化は時間を浪費することなく実行される。メモリ装置５００が簡潔化されて、例示的な読み取り回路を示し、これは、アドレス可能なフラッシュメモリアレイ５１０(簡潔にするため、アドレッシング回路は省略する)を有する。フラッシュメモリアレイ５１０は、任意の適切なタイプ、あるいは、フラッシュメモリセルのタイプの組み合わせ、および、ＥＣＣ処理が必要、あるいは、望まれるメモリ機構であり、フラッシュメモリアレイ５１０は、たとえば、ＮＡＮＤフラッシュメモリアレイ、あるいは、ＮＯＲフラッシュメモリアレイ、あるいは、それらの組み合わせを含む。メモリアレイ５１０の複数のセルは、センス増幅器５２１〜５２６のアレイ５２０を用いて感知されるとともに、アドレスされたセルにより保存されるデジタル値が、高速メモリ素子のアレイ５５０にラッチされる。アレイ５５０は、任意のタイプの高速メモリ素子を有し、たとえば、ＮＯＲメモリ装置中によく用いられるデータラッチ回路の一次元アレイ、あるいは、複雑なアレイ、たとえば、二個の部分から構成されるデータレジスタ、および、二個の部分から構成されるキャッシュレジスタを有するページバッファであり、特に、ＮＡＮＤメモリ装置に適用され、さらに詳細には、２０１４年３月４日に取得された上述の米国特許番号第８６６７３６８、２０１５年９月８日に取得された米国特許番号第９１２８８２２、および、２０１４年９月１８日に公開された米国特許公開番号第２０１４／０２６０６５に記述されており、これらはすべて、引用によって本願発明に援用される。メモリ装置５００は、さらに、エラー訂正回路５６０を有し、任意のタイプの適切なＥＣＣアルゴリズムを実行する任意のタイプのＥＣＣ回路であり、統一されたＥＣＣ回路、あるいは、ページバッファ中のキャッシュレジスタの部分に対応する二個以上の部分に設置されるＥＣＣ回路を有し、さらに詳細には、２０１４年３月４日に取得された米国特許番号８６６７３６８、２０１５年９月８日に取得された米国特許番号９１２８８２２、および、２０１４年９月１８日に公開された米国特許公開番号第２０１４／０２６９０６５に記述されており、これらはすべて、引用によって本願発明に援用される。
メモリ装置５００は、さらに、ダミーセンス増幅器５３２、および、駆動器５４０を有する。ダミーセンス増幅器５３２は、センス増幅器アレイ５２０中のセンス増幅器５２１〜５２６と同じ、あるいは、本質的に同じ回路特性を有する。一つ以上のダミーセル５３０の読み取り操作終了後、ダミーセンス増幅器５３２は、その出力を駆動器５４０に提供し、駆動器５４０は、データラッチ信号をデータラッチアレイ５５０に供給して、データをラッチするとともに、ＥＣＣ操作を開始する。
メモリ装置５００は、さらに、メモリコントローラー５６２を有し、フラッシュメモリアレイ５１０、センス増幅器５２０、ダミーセンス増幅器５３２、および、ＥＣＣ回路５６０を有するメモリ装置５００の回路に結合されるとともに、メモリコントローラー５６２は、ロジック回路、および、メモリ素子、たとえば、メモリ装置５００を制御するレジスタを有する。
図７は、公称、VCC下のメモリ装置５００の読み取り操作のタイミング図である。図７は、クロック信号ＣＬＫ６００、各種例示的操作６２０(コマンド入力操作６２１、アドレスローディング操作６２２、感知操作６２３、ＥＣＣ操作６２４、および、データ出力操作６２５)、ダミーセンス、および、メインアレイセンス有効信号６３０、および、データラッチ信号６４０を示す。データラッチパルス６４２は、感知操作６２３の終了後、本質的に発生され、感知されたデータを高速メモリ素子５５０にラッチするとともに、ＥＣＣ操作６２４の開始を制御する。公称VCC下で、感知操作６２３、および、ＥＣＣ操作６２４は、ｍ＋ｎ個のクロックの合計で発生する。示される感知操作６２３はｍ個のクロックで発生し、示されるＥＣＣ操作６２４は“ｎ”個のクロックで発生するが、これは単なる例にすぎず、“ｍ”個のクロックが感知操作６２３に割り当てられる、あるいは、“ｎ” 個のクロックがＥＣＣ操作６２４に割り当てられることを意味するものではない。しかし、ｍ＋ｎ個のクロックの合計が、感知操作６２３とＥＣＣ操作６２４の組み合わせに割り当てられる。総時間は、３５nsに、１０ns、あるいは、４５nsを加えたもので、よって、感知とＥＣＣ操作のクロックの比率は、７：２、あるいは、３：５で、公称、VCC下で時間が無駄にならない。
有利なことに、全体的な操作の特定のVCC範囲で、感知操作６２３、および、ＥＣＣ操作６２４が、ｍ＋ｎ個のクロックの期間内で、共同（共に）で発生し、感知操作６２３、あるいは、ＥＣＣ操作６２４を、任意の特定のクロック数ｍ個、あるいは、ｎ個に制限しない。
図８は、高い、VCC下での読み取り操作のタイミングを示す図である。高い、VCC下で、ｍ＋ｎ個の高速クロックが発生し、このようなクロック速度、および、データラッチ信号のタイミングで、ＥＣＣ操作６２４は、実質上、感知操作６２３に連続して、ごくわずかな遅延が感知操作６２３の後に発生し、時間を浪費しない。大幅に加速した感知操作６２３はｍ個より少ないクロックで発生し、ＥＣＣ操作６２４はｎ個より多いクロックで発生する。感知操作、および、ＥＣＣ操作の時間は、８nsと８nsであり、感知とＥＣＣ操作のクロックの比率は、１：１、あるいは、１：０である(公称、VCCで、３．５より小さい)。総時間は１６ns(図２)であるので、クロック数の比例は、７＋２＝９で、積のクロック周波数は５６２.５ MHzである。図８の例と図４の例を比較すると、最大クロック周波数はＥＣＣにより制限され、その時間は、８ns(図２)で、クロック数は２であり、２５０MHzの積のクロック周波数を生成する。これにより、実際は、最大クロック周波数はその他の設計要素により制限されるが、図６の実施方式を用いた図８の読み取り操作は、図４の読み取り操作より高い周波数で操作することができる。
図９は、低、VCC下での読み取り操作のタイミングを示す図である。低い、VCC下で、ｍ＋ｎ個の遅いクロックが発生し、このようなクロック速度、および、データラッチ信号のタイミングで、ＥＣＣ操作６２４は、実質上、感知操作６２３に連続して、ごくわずかな遅延が感知操作６２３の後に発生し、時間を浪費しない。大幅に減速した感知操作６２３はｍ個以上のクロックで発生し、ＥＣＣ操作６２４は、ｎ個より少ないクロックで発生する。感知操作、および、ＥＣＣ操作の時間は、５０nsと１２nsであるので、感知とＥＣＣ操作のクロックの比率は、２５:６、あるいは、４.２である (公称、VCCで３．５より大きい)。総時間は６２ns(図２)であるので、７＋２＝９のクロック数で、積のクロック周波数は１４５ MHzであり、これは、本発明の設計で実現可能である。図５の例において、最大クロック周波数はセンシングにより制限され、その時間は５０ns(図２)で、クロック数は７、１４０MHzの積のクロック周波数を生成する。これにより、図６の実施方式を用いた図９の読み取り操作は、図５の読み取り操作より高い周波数で操作することができる。
図１０は、例示的なメモリ装置５７０のブロック図であり、図６のメモリ装置５００に類似するが、追加の実施方式詳細を含んでいる。メモリ装置５７０は、フラッシュメモリアレイ５７１、および、ダミーアレイ５７３を有し、ダミーアレイ５７３は、ダミー読み取りゼロセル、および、ダミー読み取り１セルを有する。ダミーアレイ５７３は、メインアレイ５７１の一部である、あるいは、分離したミニアレイである。一対のダミー読み取りゼロとダミー読み取り１セルだけが示されているが、メモリ装置５７０中の感知とＥＣＣ組数、および、一対がメモリ全体、メモリのブロック、あるいは、メモリのページに関連するかどうかに基づいて、それ以上の対が用いられる (図を簡潔にするため、一組だけ示している)。メモリ装置５７０は、さらに、フラッシュメモリアレイ５７１のセンス増幅器５７２、および、ダミーアレイ５７３ダミーセンス増幅器５７４を有する。センス増幅器５７２の出力を、個別の比較器５８１〜５８６中の参照セル (図示しない)により提供される参照バイアス（ＲＥＦ ＢＩＡＳ）電圧と比較して、アドレスされたメモリセルに保存されるデジタル値を決定し、その後、個別のラッチ５９１〜５９６でラッチする。ラッチ５９１〜５９６の出力がＥＣＣ回路５６０に提供されて、ＥＣＣ処理を実行するとともに、出力回路(図示しない)に提供して、メモリ装置５７０からの読み取りデータを供給する。ラッチ５９１〜５９６の単一ロウアレイだけが示され、ラッチの一つ以上の追加ロウが用いられるとともに、ＥＣＣ回路５６０は、異なるロウ、あるいは、複数のロウのラッチからデータを受信、および、異なるロウ、あるいは、複数のロウのラッチにデータを提供する。
各ラッチ５９１〜５９６中のそれぞれは、パストランジスタロジック中のゲートＤラッチとして示され、且つ、二個のクロス結合インバータを有し、その入力端と出力端は、信号ＬＡＴＣＨとＬＡＴＣＨＢに関連して、二個のパスゲートにより制御される。ラッチ５９１〜５９６は、単なる一個の適切なタイプの高速デジタルメモリ素子の例であり、各種タイプのフリップフロップ、および、ラッチを含む多くの異なるタイプの高速デジタルメモリ素子は、フラッシュメモリ装置に適切であり、且つ、この領域は従来の技術である。
センス増幅器５７４の出力は、個別の比較器５７３〜５７４中の参照セル (図示しない)により提供されるＲＥＦ ＢＩＡＳ電圧と比較されて、補間データラッチ信号ＬＡＴＣＨとＬＡＴＣＨＢを生成する。データラッチ信号ＬＡＴＣＨは、データラッチ信号６４０ (図７、図８、および、図９)に対応する。ダミー読み取りゼロセルにより決定される比較器５７５の出力は、インバータ５７７により、ＡＮＤゲート５７８の入力に適用され、ダミー読み取り１セルにより決定される比較器５７６の出力は、ＡＮＤゲート５７８の第二入力端に適用される。 “０”セルと “１”セルの感知時間の差異は、ＡＮＤゲート５７８の出力がパルスとして出現し、インバータ５７９により、シグナルＬＡＴＣＨ、および、ＬＡＴＣＨＢとして適用されて、ラッチ５９１〜５９６を制御するとともに、ＥＣＣ符号化プロセスを開始する。この実施方式は、ダミーアレイ５７３中のダミー読み取りゼロセル、および、ダミー読み取り１セル、および、ダミーセンス増幅器５７４を、アレイ５７１とセンス増幅器５７２中のフラッシュメモリセルと実質上同じ電圧、処理および温度条件のもとで行われる。
メモリ装置５７０は、さらに、フラッシュメモリアレイ５７１、センス増幅器５７２、ダミーセンス増幅器５７４、および、ＥＣＣ回路５６０を含むメモリ装置５７０の回路に結合されるメモリコントローラー５９９を有し、メモリコントローラー５９９は、ロジック、および、メモリ素子、たとえば、メモリ装置５７０を制御するレジスタを有する。
ダミーアレイ５７３中のダミー読み取りゼロセルとダミー読み取り１セルがトリムされて、データラッチ信号ＬＡＴＣＨとＬＡＴＣＨＢの速度を制御し、これにより、読み取り速度と品質間の所望のバランスを達成する。ダミー読み取りゼロセルがトリムされて、最も遅いメインアレイデータ読み取りゼロ速度を有し、ダミー読み取り１セルがトリムされて、最も遅いメインアレイデータ読み取り１速度を有する。必要ならば、適切なエラー誤差範囲を提供する。フラッシュメモリセルの読み取り速度は、参照セル電流とメモリセル電流の間の差異に基づき、電圧 (たとえば、信号ＲＥＦ ＢＩＡＳ)として、各種比較器５８１〜５８６に適用される。たとえば、この例において、参照セル電流は１２μA、最小読み取り１セル電流は２２μA、および、最大読み取りゼロセル電流は２μAである。説明の例では、ダミー読み取り１セル電流が２０ μAトリムされ、ダミー読み取りゼロセル電流が４μAにトリムされる。トリミングは、任意の既知の手段、たとえば、メモリセルと異なるローディングを有するダミーセルを設計する、あるいは、各ダミーメモリセルに複数のセルを用いる、あるいは、ダミーメモリセルに書き込むことにより実行される。
感知操作が完了するとき、データラッチ信号が用いられて、フラッシュメモリアレイ５７１をパワーダウンさせるか、あるいは、オフにして、電力消耗を減少させる。フラッシュメモリアレイ５７１への電力のこのような制御は、特に、低周波数で有利である。
本明細書では好ましい実施例を前述の通り開示したが、本発明は決して本明細書の記載に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変形や修正を加えることができ、従って本発明の保護範囲は、特許請求の範囲で規定した内容を基準とする。
Vcc…電圧
LATCH…第一データラッチ信号
LATCHB…第二データラッチ信号
ECC-0、ECC-1…エラー訂正符号
PR…ページ読み取り
50…感知時間
60…エラー訂正符号時間
70…低電圧
90…高電圧
100…クロック信号
120…シーケンシャル操作
121…コマンド入力操作
122…アドレスローディング操作
123…感知操作
124…エラー訂正符号操作
125…データ出力操作
130…データラッチ信号
132…時間
210…アナログ感知操作
220…浪費時間
230…エラー訂正符号操作
310…アナログ感知操作
320…エラー訂正符号操作
330…浪費時間
500…メモリ装置
510…フラッシュメモリアレイ
520…アレイ
521-526…センス増幅器
530…ダミーセル
532…ダミーセンス増幅器
540…駆動器
550…アレイ
560…エラー訂正回路
562…メモリコントローラー
570…メモリ装置
571…フラッシュメモリアレイ
572…センス増幅器
573…ダミーアレイ
574…ダミーセンス増幅器
575-576…比較器
577…インバータ
578…ＡＮＤゲート
579…インバータ
581-586…比較器
591-596…ラッチ
599…メモリコントローラー
600…クロック信号
620…タイミング操作
621…コマンド入力操作
622…アドレスローディング操作
623…感知操作
624…エラー訂正符号操作
625…データ出力操作
630…ダミーセンス、および、メインアレイセンス有効信号
640…データラッチ信号
642…データラッチパ

Claims (12)

  1. 半導体メモリであって、
    フラッシュメモリアレイと、
    前記フラッシュメモリアレイに結合される複数のセンス増幅器と、
    前記複数のセンス増幅器に結合される複数の高速メモリ素子と、
    前記高速メモリ素子に結合されるエラー訂正符号 (“ＥＣＣ”)回路と、
    前記フラッシュメモリアレイに関連する少なくとも一つのダミーフラッシュメモリセルと、
    前記ダミーフラッシュメモリセルに関連する少なくとも一つのダミーセンス増幅器と、
    前記ダミーセンス増幅器に結合される入力端、および、前記高速メモリ素子に結合される出力端を有する駆動器、および、
    前記フラッシュメモリアレイ、前記センス増幅器、前記ダミーセンス増幅器、および、前記ＥＣＣ回路に結合され、且つ、ロジック回路、および、メモリ素子を有するメモリコントローラーと、を有し、
    前記メモリコントローラは、
    公称電源電圧の条件下で、第一感知操作、および、第一連続ＥＣＣ操作を、第一周波数で所定総数のクロックパルスにわたって実行し、前記第一感知操作のための時間および前記第一連続ＥＣＣ操作のための時間は第一比率関係を有し、前記第一周波数は、前記第一感知操作のための時間と前記第一連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得られ、
    公称電源電圧より高い電源電圧の条件下で、第二感知操作、および、第二連続ＥＣＣ操作を、前記第一周波数よりも大きい第２周波数で所定総数のクロックパルスにわたって実行し、前記第二感知操作のための時間および前記第二連続ＥＣＣ操作のための時間は前記第一比率関係よりも小さい第二比率関係を有し、前記第二周波数は、前記第二感知操作のための時間と前記第二連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得られ、
    公称電源電圧より低い電源電圧の条件下で、第三感知操作、および、第三連続ＥＣＣ操作を、前記第一周波数よりも小さい第三周波数で所定総数のクロックパルスにわたって実行し、前記第三感知操作のための時間および前記第三連続ＥＣＣ操作のための時間は前記第一比率関係よりも大きい第三比率関係を有し、前記第三周波数は、前記第三感知操作のための時間と前記第三連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得られる
    ことを特徴とする半導体メモリ。
  2. 前記フラッシュメモリアレイは、ＮＯＲフラッシュメモリアレイを有することを特徴とする請求項１に記載の半導体メモリ。
  3. 前記フラッシュメモリアレイは、ＮＡＮＤフラッシュメモリアレイを有することを特徴とする請求項１に記載の半導体メモリ。
  4. 前記所定総数のクロックパルスは９、前記第一比率関係は３．５、前記第二比率関係は１．０、前記第三比率関係は４．２であることを特徴とする請求項１に記載の半導体メモリ。
  5. さらに、追加ダミーフラッシュメモリセル、および、追加センス増幅器、を有し、
    前記追加ダミーフラッシュメモリセルは、前記フラッシュメモリアレイに関連し、前記ダミーフラッシュメモリセルは読み取りゼロセルであるとともに、前記追加ダミーフラッシュメモリセルは読み取り１セルであり、
    前記追加センス増幅器は、前記追加ダミーフラッシュメモリセルに結合され、
    前記駆動器は、前記追加ダミーセンス増幅器に結合される追加入力端を有することを特徴とする請求項１に記載の半導体メモリ。
  6. 前記駆動器は、前記センス増幅器、および、前記追加センス増幅器からの入力に反応して、ラッチ制御パルスを生成するロジック回路を有することを特徴とする請求項５に記載の半導体メモリ。
  7. 半導体メモリであって、
    フラッシュメモリアレイと、
    前記フラッシュメモリアレイに結合される複数のセンス増幅器と、
    前記複数のセンス増幅器に結合される複数の高速メモリ素子と、
    前記高速メモリ素子に結合されるエラー訂正符号 (“ＥＣＣ”)回路と、
    前記フラッシュメモリアレイに関連するダミー読み取りゼロフラッシュメモリセルと、
    前記読み取りゼロダミーフラッシュメモリセルに結合される第一ダミーセンス増幅器と、
    前記フラッシュメモリアレイに関連するダミー読み取り１フラッシュメモリセルと、
    前記読み取り１ダミーフラッシュメモリセルに結合される第二ダミーセンス増幅器と、
    前記第一ダミーセンス増幅器に結合される第一入力端、および、前記第二ダミーセンス増幅器に結合される第二入力端を有し、ラッチ制御パルスの出力端で、前記第一ダミーセンス増幅器、および、前記第二ダミーセンス増幅器の感知時間の差異の函数として提供し、前記出力端 が前記高速メモリ素子に結合されるロジック回路、および、
    前記フラッシュメモリアレイ、前記センス増幅器、前記ダミーセンス増幅器、および、前記ＥＣＣ回路に結合され、且つ、ロジック回路、および、メモリ素子を有するメモリコントローラーと、を有し、
    前記メモリコントローラは、
    公称電源電圧の条件下で、第一感知操作、および、第一連続ＥＣＣ操作を、第一周波数で所定総数のクロックパルスにわたって実行し、前記第一感知操作のための時間および前記第一連続ＥＣＣ操作のための時間は第一比率関係を有し、前記第一周波数は、前記第一感知操作のための時間と前記第一連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得られ、
    公称電源電圧より高い電源電圧の条件下で、第二感知操作、および、第二連続ＥＣＣ操作を、前記第一周波数よりも大きい第２周波数で所定総数のクロックパルスにわたって実行し、前記第二感知操作のための時間および前記第二連続ＥＣＣ操作のための時間は前記第一比率関係よりも小さい第二比率関係を有し、前記第二周波数は、前記第二感知操作のための時間と前記第二連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得られ、
    公称電源電圧より低い電源電圧の条件下で、第三感知操作、および、第三連続ＥＣＣ操作を、前記第一周波数よりも小さい第三周波数で所定総数のクロックパルスにわたって実行し、前記第三感知操作のための時間および前記第三連続ＥＣＣ操作のための時間は前記第一比率関係よりも大きい第三比率関係を有し、前記第三周波数は、前記第三感知操作のための時間と前記第三連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得られる
    ことを特徴とする半導体メモリ。
  8. 前記フラッシュメモリアレイは、ＮＯＲフラッシュメモリアレイを有することを特徴とする請求項７に記載の半導体メモリ。
  9. 前記フラッシュメモリアレイは、ＮＡＮＤフラッシュメモリアレイを有することを特徴とする請求項７に記載の半導体メモリ。
  10. エラー訂正符号 (“ＥＣＣ”)の実行方法であって、半導体メモリのフラッシュメモリアレイの読み取りを処理し、
    公称電源電圧の条件下で、前記半導体メモリを操作し、第一感知操作、および、第一連続ＥＣＣ操作を、第一周波数で所定総数のクロックパルスにわたって発生させ、前記第一感知操作のための時間および前記第一連続ＥＣＣ操作のための時間は第一比率関係を有し、前記第一周波数を、前記第一感知操作のための時間と前記第一連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得る工程、
    公称電源電圧より高い電源電圧の条件下で、前記半導体メモリを操作し、第二感知操作、および、第二連続ＥＣＣ操作を、前記第一周波数よりも大きい第２周波数で所定総数のクロックパルスにわたって発生させ、前記第二感知操作のための時間および前記第二連続ＥＣＣ操作のための時間は前記第一比率関係よりも小さい第二比率関係を有し、前記第二周波数を、前記第二感知操作のための時間と前記第二連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得る工程、および
    公称電源電圧より低い電源電圧の条件下で、前記半導体メモリを操作し、第三感知操作、および、第三連続ＥＣＣ操作を、前記第一周波数よりも小さい第三周波数で所定総数のクロックパルスにわたって発生させ、前記第三感知操作のための時間および前記第三連続ＥＣＣ操作のための時間は前記第一比率関係よりも大きい第三比率関係を有し、前記第三周波数を、前記第三感知操作のための時間と前記第三連続ＥＣＣ操作のための時間との合計で前記クロックパルスの所定の総数を除算することによって得る工程、
    を有することを特徴とする方法。
  11. 前記フラッシュメモリアレイは、ＮＯＲフラッシュメモリアレイを有することを特徴とする請求項１０に記載の方法。
  12. 前記フラッシュメモリアレイは、ＮＡＮＤフラッシュメモリアレイを有することを特徴とする請求項１０に記載の方法。
JP2017081958A 2016-04-19 2017-04-18 Ｅｃｃ使用可能フラッシュメモリにおける読み取り時間制御の装置と方法 Active JP6435368B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/132,771 2016-04-19
US15/132,771 US9852024B2 (en) 2016-04-19 2016-04-19 Apparatus and method for read time control in ECC-enabled flash memory

Publications (2)

Publication Number Publication Date
JP2017194965A JP2017194965A (ja) 2017-10-26
JP6435368B2 true JP6435368B2 (ja) 2018-12-05

Family

ID=57256117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017081958A Active JP6435368B2 (ja) 2016-04-19 2017-04-18 Ｅｃｃ使用可能フラッシュメモリにおける読み取り時間制御の装置と方法

Country Status (7)

Country Link
US (1) US9852024B2 (ja)
EP (1) EP3236470B1 (ja)
JP (1) JP6435368B2 (ja)
KR (1) KR102027641B1 (ja)
CN (1) CN107305788B (ja)
ES (1) ES2828365T3 (ja)
TW (1) TWI611415B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102370278B1 (ko) * 2017-11-30 2022-03-07 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템, 및 그의 동작방법
US10910061B2 (en) * 2018-03-14 2021-02-02 Silicon Storage Technology, Inc. Method and apparatus for programming analog neural memory in a deep learning artificial neural network
US11537326B2 (en) * 2020-09-10 2022-12-27 Western Digital Technologies, Inc. Relocation flow using CbA technology

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0668561B1 (en) * 1994-02-22 2002-04-10 Siemens Aktiengesellschaft A flexible ECC/parity bit architecture
US5596539A (en) 1995-12-28 1997-01-21 Lsi Logic Corporation Method and apparatus for a low power self-timed memory control system
KR100282707B1 (ko) 1997-12-29 2001-02-15 윤종용 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data)
US6462998B1 (en) 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Programmable and electrically configurable latch timing circuit
US6701484B1 (en) * 2000-08-11 2004-03-02 International Business Machines Corporation Register file with delayed parity check
US7447950B2 (en) * 2003-05-20 2008-11-04 Nec Electronics Corporation Memory device and memory error correction method
EP1515315B1 (en) * 2003-08-26 2007-07-25 Ricoh Company, Ltd. Information recording method, information recording device, optical information recording medium, program for recording information and storage medium
US7016245B2 (en) 2004-02-02 2006-03-21 Texas Instruments Incorporated Tracking circuit enabling quick/accurate retrieval of data stored in a memory array
JP4712365B2 (ja) 2004-08-13 2011-06-29 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置および半導体記憶装置
US7345916B2 (en) * 2006-06-12 2008-03-18 Spansion Llc Method and apparatus for high voltage operation for a high performance semiconductor memory device
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
US9754683B2 (en) * 2012-03-29 2017-09-05 Intel Corporation Method and system to obtain state confidence data using multistrobe read of a non-volatile memory
US8667368B2 (en) 2012-05-04 2014-03-04 Winbond Electronics Corporation Method and apparatus for reading NAND flash memory
US9128822B2 (en) 2012-06-22 2015-09-08 Winbond Electronics Corporation On-chip bad block management for NAND flash memory
US8953384B2 (en) 2012-07-31 2015-02-10 Winbond Electronics Corporation Sense amplifier for flash memory
US8982624B2 (en) * 2012-10-02 2015-03-17 Fusion-Io, Llc Adjustable read time for memory
US9324450B2 (en) 2013-03-13 2016-04-26 Winbond Electronics Corporation NAND flash memory
CN103531246B (zh) * 2013-10-31 2016-10-05 西安紫光国芯半导体有限公司 快速以读代写的存储器纠错方法
KR20150091693A (ko) * 2014-02-03 2015-08-12 삼성전자주식회사 플래쉬 메모리 읽기 방법
JP5855150B2 (ja) * 2014-03-06 2016-02-09 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20160005264A (ko) * 2014-07-04 2016-01-14 삼성전자주식회사 저장 장치 및 그것의 읽기 방법들
KR102233074B1 (ko) 2014-10-08 2021-03-30 삼성전자주식회사 저장 장치 및 그것의 신뢰성 검증 방법

Also Published As

Publication number Publication date
US20170300378A1 (en) 2017-10-19
KR20170119634A (ko) 2017-10-27
KR102027641B1 (ko) 2019-10-01
EP3236470B1 (en) 2020-08-05
CN107305788B (zh) 2020-07-03
EP3236470A1 (en) 2017-10-25
US9852024B2 (en) 2017-12-26
TWI611415B (zh) 2018-01-11
TW201738897A (zh) 2017-11-01
CN107305788A (zh) 2017-10-31
ES2828365T3 (es) 2021-05-26
JP2017194965A (ja) 2017-10-26

Similar Documents

Publication Publication Date Title
TWI564908B (zh) 用於記憶體陣列結構之全域寫入驅動器
JP6435368B2 (ja) Ｅｃｃ使用可能フラッシュメモリにおける読み取り時間制御の装置と方法
US10515697B1 (en) Apparatuses and methods to control operations performed on resistive memory cells
US11380409B2 (en) Duty adjustment circuit, semiconductor storage device, and memory system
US20090323440A1 (en) Data processing device and method of reading trimming data
US20240094941A1 (en) Memory system
US10665318B2 (en) Semiconductor systems
US7483334B2 (en) Interleaved input signal path for multiplexed input
CN114556475A (zh) 用于将数据写入到存储器的设备及方法
JP2009259329A (ja) 半導体集積回路装置
CN110993002A (zh) 用于改进动态随机存取存储器(dram)中组件可靠性的系统和方法
JP3781240B2 (ja) 不揮発性半導体メモリおよびそれを内蔵した半導体集積回路
JP4463680B2 (ja) 半導体メモリのワード線ラッチ
US20230079077A1 (en) Word line voltage detection circuit for enchanced read operation
US10672496B2 (en) Devices and methods to write background data patterns in memory devices
US11676659B2 (en) Memory with expandable row width
US10559351B2 (en) Methods and apparatus for reduced area control register circuit
JP2023040523A (ja) 半導体集積回路、及び、半導体記憶装置、並びに、メモリシステム
JP2006065945A (ja) 不揮発性半導体記憶装置および半導体集積回路装置
US9966121B2 (en) Comparison circuits and semiconductor devices employing the same
JP2020202003A (ja) フェイルビット数計数回路及び不揮発性半導体記憶装置
US9412469B1 (en) Weak bit detection using on-die voltage modulation
US9053776B2 (en) Setting information storage circuit and integrated circuit chip including the same
US10283177B1 (en) Method and system for controller hold-margin of semiconductor memory device
US20190369906A1 (en) Semiconductor device

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20180208

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180619

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180918

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181112

R150 Certificate of patent or registration of utility model

Ref document number: 6435368

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250