TWI611415B - 半導體記憶體以及執行經錯誤訂正編碼處理之半導體記憶體的讀取方法 - Google Patents

半導體記憶體以及執行經錯誤訂正編碼處理之半導體記憶體的讀取方法 Download PDF

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Abstract

在一半導體記憶體中，藉由分配一預定數目的時脈訊號給感測操作以及錯誤訂正編碼操作之組合而非給個別的上述操作，並且在高電壓值時操作於較高頻率上並且在低電壓值時操作於較低頻率上，則感測操作以及接續的錯誤訂正編碼操作在一電壓範圍內執行時不會發生時間的浪費。

Description

半導體記憶體以及執行經錯誤訂正編碼處理之半導體記憶體的讀取方法
本發明係關於一種數位記憶體裝置，特別係關於一種控制已啟用錯誤訂正編碼之快閃記憶體的讀取時間的裝置與方法。
記憶體裝置可具有各種不同的記憶體陣列類型，例如可包含反或型(NOR type)以及反及型(NAND type)的記憶體陣列。由於成本上的巨大優勢，NAND型快閃記憶體變逐漸普及。再者，現今的NAND型快閃記憶體可具有各式各樣不同的介面，範圍從傳統的NAND介面到低針腳數(Low Pin Count,LPC)的序列周邊介面(Serial Peripheral Interface,SPI)。然而，NAND型快閃記憶體容易對於壞區情況(bad block condition)以及偶發的讀取錯誤敏感，所以壞區管理以及錯誤訂正編碼(error correction code,ECC)處理便常用在這類的記憶體。錯誤訂正編碼處理可以用在NOR類型的記憶體陣列，但比較不常見。
錯誤訂正編碼處理可以是在該記憶體裝置的內部 或外部進行。在許多實施例中，一個內部錯誤訂正編碼計算會在頁面編程的期間完成，並且產生的錯誤訂正編碼資訊會儲存在每個頁面中被稱為備用區域的區域。在資料讀取操作中，內部錯誤訂正編碼引擎會根據先前儲存的錯誤訂正編碼資訊來驗證這些資料，並且在有限的範圍內做出所指示的訂正。
本發明所期望的是在一寬廣的供應電壓(Vcc)範圍內採用錯誤訂正編碼於各式各樣的快閃記憶體中，藉以改善記憶體在快速讀取時的穩定性。
本發明中的一個實施例係一半導體記憶體，其包含快閃記憶體陣列、複數個感測放大器、複數個快速記憶體元件、錯誤訂正編碼電路、至少一第一虛設快閃記憶體單元、至少一第一虛設感測放大器、驅動器以及記憶體控制器。該等感測放大器係耦接於該快閃記憶體陣列，且該等快速記憶體元件係耦接於該等感測放大器。錯誤訂正編碼電路係耦接於該等快速記憶體元件。第一虛設快閃記憶體單元係關聯於快閃記憶體陣列，且第一虛設感測放大器耦接於第一虛設快閃記憶體單元。驅動器具有耦接於第一虛設感測放大器之第一輸入端以及耦接於該等快速記憶體元件之輸出端，以提供資料閂鎖訊號至該等快速記憶體元件。記憶體控制器係耦接於快閃記憶體陣列，該等感測放大器、第一虛設感測放大器以及錯誤訂正編碼電路，並且記憶體控制器包含複數個邏輯元件以及記憶體元件，用以執行以下之功能：在一額定電壓以及一第一頻率條件下，於一預定時脈(clock pulse)總數目的期間執行一感測操作 以及接續的一錯誤訂正編碼操作，且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第一比例關係；在高於該額定電壓之一高電壓以及大於該第一頻率之一第二頻率條件下，於該預定時脈總數目的期間執行該感測操作以及接續的該錯誤訂正編碼操作，並且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第二比例關係，該第二比例關係小於該第一比例關係；以及在低於該額定電壓之一低電壓以及小於該第一頻率之一第三頻率的條件下，於該預定時脈總數目的期間執行該感測操作以及接續的該錯誤訂正編碼操作，並且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第三比例關係，且該第三比例關係大於該第一比例關係。
本發明的另一實施例係一執行經錯誤訂正編碼處理之半導體記憶體的讀取方法，該半導體記憶體包括一快閃記憶體陣列，該方法包含：在一額定電壓下，將該半導體記憶體操作在一第一頻率下，其中，於一預定時脈總數目的期間執行一感測操作以及接續的一錯誤訂正編碼操作，且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第一比例關係；在高於該額定電壓之一高電壓下，將該半導體記憶體操作在大於該第一頻率之一第二頻率下，其中，於該預定時脈總數目的時脈的期間執行該感測操作以及接續的該錯誤訂正編碼操作並且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第二比例關係，且該第二比例關係小於該第一比例關係；以及在低於該額定電壓之一 低電壓下，將該半導體記憶體操作在小於該第一頻率之一第三頻率下，其中，於該預定時脈總數目的期間執行該感測操作以及接續的該錯誤訂正編碼操作，並且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第三比例關係，且該第三比例關係大於該第一比例關係。
REF BIAS‧‧‧參考偏壓
LATCH‧‧‧第一資料閂鎖訊號
LATCHB‧‧‧第二資料閂鎖訊號
ECC-0、ECC-1‧‧‧錯誤訂正編碼
Vcc‧‧‧供應電壓
CR-0、CR-1‧‧‧快取暫存器
PR‧‧‧頁面讀取
50‧‧‧感測時間
60‧‧‧錯誤訂正編碼時間
70‧‧‧低電壓
80‧‧‧額定電壓
90‧‧‧高電壓
100、200、600、700、800‧‧‧時脈訊號
120‧‧‧時序操作
121‧‧‧命令輸入操作
122‧‧‧定址載入操作
123、210、310‧‧‧感測操作
124、230、320‧‧‧錯誤訂正編碼操作
125‧‧‧資料輸出操作
130‧‧‧資料閂鎖訊號
132‧‧‧時間點
220、330‧‧‧被浪費的時間
500‧‧‧記憶體裝置
510‧‧‧快閃記憶體陣列
520‧‧‧感測放大器陣列
521-526‧‧‧感測放大器
530‧‧‧虛設記憶體單元
532‧‧‧虛設感測放大器
540‧‧‧驅動器
550‧‧‧資料閂鎖陣列
560‧‧‧錯誤訂正電路
562‧‧‧記憶體控制器
570‧‧‧記憶體裝置
571‧‧‧快閃記憶體陣列
572‧‧‧感測放大器
573‧‧‧虛設陣列
574‧‧‧虛設感測放大器
575-576、581-586‧‧‧比較器
577、579‧‧‧反向器
578‧‧‧及閘
591-596‧‧‧閂鎖器
599‧‧‧記憶體控制器
620‧‧‧時序操作
621‧‧‧命令輸入操作
622‧‧‧定址載入操作
623‧‧‧感測操作
624‧‧‧錯誤訂正編碼操作
625‧‧‧資料輸出操作
630‧‧‧虛設感測以及主陣列感測致能訊號
632‧‧‧虛設感測以及主陣列感測致能脈衝
640‧‧‧資料閂鎖訊號
642‧‧‧資料閂鎖脈衝
本發明可以藉由接下來的詳細說明以及相關的附圖得以更清楚的被了解，其中：第1圖為在連續頁面讀取時所產生的各種操作的示意圖；第2圖為感測時間以及錯誤訂正編碼時間為電壓之函數的示意圖；第3圖為在額定電壓下讀取習知的記憶體裝置之時序圖；第4圖為在高電壓下讀取習知的記憶體裝置之時序圖；第5圖為在低電壓下讀取習知的記憶體裝置之時序圖；第6圖為本發明的一實施例的記憶體裝置之功能方塊圖；第7圖為在額定電壓下讀取第6圖中的記憶體裝置之時序圖；第8圖為在高電壓下讀取第6圖中的記憶體裝置之時序圖；第9圖為在低電壓下讀取第6圖中的記憶體裝置之時序圖；第10圖為本發明的另一實施例的記憶體裝置之功能方塊圖。
快閃記憶體裝置可具有各式各樣的配置，包含串聯及並聯的反或型快閃記憶體，以及串聯及並聯的反及型快閃 記憶體。此類的快閃記憶體一般都使用多個感測放大器構成的一陣列來讀取快閃記憶體陣列中的資料。這些感測放大器係類比電路，其可感測一組已定址(addressed)的記憶體單元中的資料，並且該等感測放大器可將這些感測到的資料閂鎖至快速記憶元件(fast memory elements)的一陣列(單一列或多個列)，以便後續被數位電路進行處理，例如可被錯誤訂正編碼電路處理，該錯誤訂正編碼電路係用於NAND型記憶體陣列的晶片上，並且逐漸地用在NOR型記憶體陣列上。一個可用來說明的感測放大器的示範例可如美國專利號NO.8,953,384中所描述。美國專利號NO.8,953,384係在西元2015年2月10號授權予陳等人，在此援引此專利之全文併入本文中。快速記憶體元件、頁面緩衝器、錯誤訂正編碼電路之示範例以及其相對應的操作係描述於如華邦電子公司在西元2013年11月26號發佈的W25N01GV文件(SpiFlash 3V 1G-Bit Serial SLC NAND Flash Memory with Dual/Quad SPI & Continuous Read：Preliminary Revision B)、於西元2014年3月4號授權予Gupta等人的美國專利號NO.8,667,368、於西元2015年9月8號授權予Michael等人的美國專利號NO.9,128,822以及於西元2014年9月18號以Jigour等人之名公開的美國公開號NO.2014/0269065。在此援引這些文件與專利之全部內容於本文中。
快速讀取效能係在一快閃記憶體裝置中最需要的。對於需要晶片內執行(execute-in-place)以及程式碼遮蔽(code shadowing)的應用中，連續性的頁面讀取(continuous page read)係在高效能讀取中一個具有特別優勢的類型。快速 讀取效能係適用於使用NOR型快閃記憶體的低、中密度記憶體裝置。舉例來說，可參考於華邦電子公司在西元2014年11月18號發佈的W25Q16DV文件(spiflash 3V 16M-Bit Serial Flash Memory with Dual and Quad SPI,Rev.I)。採用NAND型快閃記憶體的高密度記憶體裝置也可達成快速讀取效能。第1圖係顯示具有錯誤訂正編碼的連續頁面讀取PR操作的時序波形示意圖，其用於包含感測及錯誤訂正編碼ECC-0、ECC-1操作的NAND型快閃記憶體陣列中。所述NAND型快閃記憶體陣列包括多個快取暫存器CR-0及CR-1。有關第1圖的詳細說明係記載於先前所提及的美國專利號NO.8,667,368，在此引用其全部之內容於本文中。
由於讀取效能一般在供應電壓Vcc為額定電壓時會得到最佳化，因此當供應電壓Vcc高於或低於額定電壓時，讀取效能可能會受到影響。第2圖為在感測時間50以及錯誤訂正編碼時間60內供應電壓Vcc之變化的示意圖。圖中所示的所有數值為示範性的例子，並可能會根據不同的記憶體類型以及容量而有所不同。第3、4以及5圖為在感測時間50以及錯誤訂正編碼時間60內供應電壓Vcc的變化如何影響讀取效能之示意圖。
第3圖為一讀取操作的簡化時序圖，其顯示了一時脈訊號100、各種示範性的時序操作120(例如命令輸入操作121、定址載入操作122、感測操作123、錯誤訂正編碼操作124以及資料輸出操作125)，以及一資料閂鎖訊號130。資料閂鎖訊號130在時間點132產生脈衝，用以在錯誤訂正編碼操作124 開始時將感測到的資料閂鎖至快速記憶體元件的一陣列內。感測操作123分配有m個時脈訊號，而錯誤訂正編碼操作124分配有n個時脈訊號。請同時參考第2圖，在供應電壓Vcc為額定電壓80且額定電壓80例如為1.8伏特的情況下(本發明不為此限，在其他的例子中，額定電壓亦可為3.3伏特)，感測時間可示範性地為35毫微秒，並且錯誤訂正編碼時間可示範性地為10毫微秒。因此，感測時間以及錯誤訂正編碼時間的比例可為7比2，也就是，時脈訊號的數目m與n的比例為7比2。在此情況下，讀取時間以及錯誤訂正編碼時間兩者可以達到最佳化並且不會浪費任何時間。
不幸地，由於類比讀取感測電路的敏感度、較小範圍的數位錯誤訂正編碼電路、供應電壓Vcc的變化、溫度以及操作參數的關係，在供應電壓Vcc大於額定電壓80(以下稱高電壓)與小於額定電壓80(以下稱低電壓)的情況下的讀取效能可能會相當不同。
在供應電壓Vcc為高電壓90且高電壓90例如為1.9伏特的情況下，感測時間可示範性的為8毫微秒，並且錯誤訂正編碼時間可示範性地為8毫微秒。在這個例子中，類比讀取感測電路的操作速度比預定的讀取感測速度快。如第4圖所示，當m與n的比例根據額定電壓80設定為7比2時，在錯誤訂正編碼操作230需要n個時脈訊號的持續時間的情況下，類比的感測操作210在少於m個時脈訊號的持續時間內提前完成，而產生了被浪費的時間220。亦即，在高電壓的情況下，m與n的最佳比例為2比2，與根據額定電壓80所設定的7比2差異很大。
在供應電壓Vcc為低電壓70且低電壓70例如為1.7伏特的情況下，感測時間可示範性的為50毫微秒，並且錯誤訂正編碼時間可示範性地為12毫微秒。在這個例子中，類比讀取感測電路的操作速度比預定的讀取感測速度慢。如第5圖所示，當m與n的比例根據額定電壓80設定為7比2時，類比的感測操作310需要m個時脈訊號的持續時間，而錯誤訂正編碼操作320則在少於n個時脈訊號的持續時間內提前完成，而產生了被浪費的時間330。意即，在低電壓的情況下，m與n的最佳比例約為8.3比2，與根據額定電壓80所設定的7比2差異很大。
第6圖為一示範性的記憶體裝置500的方塊示意圖。記憶體裝置500藉由分配一預定數目的時脈訊號給感測操作以及錯誤訂正編碼操作的組合而非單獨分配給感測操作或錯誤訂正編碼操作，並且在高電壓時以較高頻率的條件操作，在低電壓時以較低頻率的條件操作，使得感測操作以及連續性的錯誤訂正編碼操作得以在電壓範圍內完成而不會浪費時間。記憶體裝置500使用至少一虛設感測放大器以及一虛設記憶體單元來控制資料閂鎖訊號速度，以使感測以及錯誤訂正編碼可在不浪費時間下進行。記憶體裝置500係簡化過後來表示示範性的讀取電路，其包含一可定址的快閃記憶體陣列510(其中定址電路為了簡潔在此省略)。快閃記憶體陣列510可以係任何適合的類型或是快閃記憶體單元的類型的組合以及錯誤訂正編碼操作所需或所期望的記憶體架構。舉例來說，快閃記憶體陣列510可包含一NAND型快閃記憶體陣列或一NOR型快閃記憶體陣列，或是其二者之組合。快閃記憶體陣列510的多個 單元可以藉由一感測放大器陣列520來感測，並且儲存在已定址的單元內的數位數值會被閂鎖至快速記憶體元件所構成的一資料閂鎖陣列550。本實施例中，感測放大器陣列520可包括感測放大器521至526。資料閂鎖陣列550可具有任何類型的快速記憶體元件，例如常用在NOR型記憶體裝置中的資料閂鎖電路的一維陣列，或者可以是一個較複雜的陣列，例如特別適用於NAND型記憶體裝置的一頁面緩衝器(page buffer)，其具有以兩部分所構成的資料暫存器以及以兩部分所構成的一快取暫存器。更詳盡的描述可以參考先前所提及的美國專利號NO.8,667,368、美國專利號NO.9,128,822以及美國公開號NO.2014/0269065。這些專利皆在此引用其全部之內容於本文中。記憶體裝置500也可包含一錯誤訂正電路560，其係可為任何類型的錯誤訂正編碼電路以實施任何適合的類型的錯誤訂正編碼演算法，其包含一統一錯誤訂正編碼電路(unitary ECC circuit)或以二或多個區塊(section)編排的錯誤訂正編碼電路，該二或多個區塊係對應於在一頁面緩衝器中的快取暫存器的多個部份。更詳盡的描述可以參考先前所提及的美國專利號NO.8,667,368、美國專利號NO.9,128,822以及美國公開號NO.2014/0269065。這些專利皆在此引用其全部之內容於本文中。
記憶體裝置500也包含了一虛設感測放大器532以及一驅動器540。虛設感測放大器532可與在感測放大器陣列520中的感測放大器521-526具有相同或實質相同的電路特徵。在完成一或多個虛設記憶體單元530的讀取操作後，虛設感測放大器532提供其輸出給一驅動器540，驅動器540係提供 一資料閂鎖訊號給資料閂鎖陣列550以閂鎖資料並且開始進行錯誤訂正編碼操作。
記憶體裝置500也可以包含一記憶體控制器562，其係耦接於記憶體裝置500的電路(例如快閃記憶體陣列510、感測放大器陣列520、虛設感測放大器532以及錯誤訂正電路560)。記憶體控制器562可包含用以控制記憶體裝置500的邏輯元件以及記憶體元件(例如暫存器)。
第7圖為本發明的記憶體裝置500在額定電壓下的讀取操作的一簡化時序示意圖。第7圖表示了一時脈訊號600，各種不同的示範性的時序操作620(例如命令輸入操作621、定址載入操作622、感測操作623、錯誤訂正編碼操作624以及資料輸出操作625)、一虛設感測以及主陣列感測致能訊號(Dummy Sense and Main Array Sense Enable signal)630以及一資料閂鎖訊號640。虛設感測以及主陣列感測致能脈衝632在定址載入操作622完成後產生，用以控制感測操作623的開始。一資料閂鎖脈衝642實質地在感測操作623完成時產生，用以將感測到的資料閂鎖至快速記憶體元件構成的資料閂鎖陣列550內並且控制錯誤訂正編碼操作624的開始。在額定電壓下，感測操作623以及錯誤訂正編碼操作624係發生在m+n個時脈訊號的持續時間上。雖然感測操作623係如圖所示發生在m個時脈訊號的持續時間上，並且錯誤訂正編碼操作624係發生在n個時脈訊號的持續時間上，但這僅僅是個示範性的例子並且不代表m個時脈訊號要被分配給感測操作623或是n個時脈訊號要分配給錯誤訂正編碼操作624。取而代之的是，m+n個時脈訊號的總和 係分配給合併的感測操作623以及錯誤訂正編碼操作624。以第2圖所顯示的數值為例，感測操作623以及錯誤訂正編碼操作624總共的時間係35加上10毫微秒，亦即45毫微秒，而感測操作以及錯誤訂正編碼操作所使用的時脈數目的比例係7比2或3.5，並且在額定電壓下不會有時間被浪費掉。
根據本發明，有利的是，在整個特定的供應電壓Vcc的操作範圍中，感測操作623以及錯誤訂正編碼操作624是全體地發生在m+n個時脈訊號的時間區間內，而沒有限制感測操作623或錯誤訂正編碼操作624係具有任何特定的m個或n個時脈訊號。
第8圖表示了在高電壓下的一讀取操作的時序示意圖。如圖所示，m+n個時脈訊號發生於在高電壓下，並且在這樣的時脈速度以及資料閂鎖訊號產生的時間點下，錯誤訂正編碼操作624會帶有可忽略的延遲而實質上接續在感測操作623後，因而沒有任何時間的浪費。大大加快的感測操作623係發生在少於m個時脈訊號的時間，而錯誤訂正編碼操作624係發生在大於n個時脈訊號的時間。感測操作以及錯誤訂正編碼操作的時間係各自為8毫微秒以及8毫微秒，以使感測操作以及錯誤訂正編碼操作的比例係1比1或1.0(小於在額定電壓下的3.5)。在第2圖中，感測操作以及錯誤訂正編碼操作的總共時間係16毫微秒，基於時脈訊號的總計數目為7+2=9，因此產品時脈頻率(product clock frequency)為562.5MHz。將第8圖的例子與第4圖的例子相比，第4圖的最大時脈頻率係受限於錯誤訂正編碼操作，根據錯誤訂正編碼操作時間為8毫微秒(第2圖中)且 時脈訊號的數目為2，所產生的產品時脈頻率為250MHz。因此，雖然實際上最大時脈頻率可能會受限於其他的設計因素，但相較於第4圖的讀取操作的頻率，使用了第6圖的實施方式結合第8圖的讀取操作可以操作在較高的頻率。
第9圖表示了在低電壓下的一讀取操作的時序示意圖。如圖所示，m+n個時脈訊號發生於低電壓下，並且在這樣的時脈速度以及資料閂鎖訊號產生的時間點下，錯誤訂正編碼操作624會帶有可忽略的延遲而實質上接續在感測操作623後，因而沒有任何時間的浪費。大大減慢的感測操作623係發生在多於m個時脈訊號的時間，而錯誤訂正編碼操作624係發生在小於n個時脈訊號的時間。感測操作以及錯誤訂正編碼操作的時間係各自為50毫微秒以及12毫微秒，因而感測操作以及錯誤訂正編碼操作的比例係25比6或4.2(大於在額定電壓下的3.5)。在第2圖中，感測操作以及錯誤訂正編碼操作的總共時間係62毫微秒，基於時脈訊號的總計數目為7+2=9，因此產品時脈頻率為145MHz，這在本發明之實施例是可以實現的。相對地，在第5圖的例子中，最大時脈頻率係受限於感測操作，基於感測操作的時間為50毫微秒(第2圖中)且時脈訊號的數目為7，所產生的產品時脈頻率為140MHz。因此，相較於第5圖的讀取操作的頻率，使用了第6圖的實施方式結合第9圖的讀取操作可以操作在一個較高的頻率。
第10圖為一示範性的記憶體裝置570的方塊示意圖，其係相似於第6圖中的記憶體裝置500，但增加了額外的實施細節。記憶體裝置570包含一快閃記憶體陣列571以及一虛設 陣列573，虛設陣列573包含一虛設讀零單元(dummy read-zero cell)以及一虛設讀一單元(dummy read-one cell)。虛設陣列573可以為主要陣列(快閃記憶體陣列571)的一部分，或者為一分離的迷你陣列。雖然圖中只表示了一對虛設讀零單元以及虛設讀一單元，但可根據記憶體裝置570中的感測以及錯誤訂正編碼電路的組數(圖中為了簡化緣故只表示一組)，以及一對虛設讀零單元以及虛設讀一單元是否關聯於整體的記憶體、一個記憶體區塊或一頁面的記憶體而來使用更多對的虛設讀零單元以及虛設讀一單元。記憶體裝置570也可以包含用於快閃記憶體陣列571的感測放大器572以及用於虛設陣列573的虛設感測放大器574。這些感測放大器572的輸出會與一參考單元(圖中未表示)所提供的一參考偏壓在各個比較器581-586中進行比較以決定儲存在這些定址記憶體單元中的數位數值，接著會閂鎖在各自的閂鎖器591-596內。閂鎖器591-596的輸出會提供給錯誤訂正電路560用以進行錯誤訂正編碼操作，並且可以將來自記憶體裝置570的讀取資料提供給輸出電路(圖中未表示)。雖然圖中只有表示單一列的閂鎖器591-596，但可額外使用一或多個列的閂鎖器，並且錯誤訂正電路560可以由一不同列或多個列的閂鎖器接收資料或提供資料給一不同列或多個列的閂鎖器。
閂鎖器591-596中的每一個可以表示為在通道電晶體邏輯內的一D閘極閂鎖(gated D latch)，並且包含兩個交叉耦合的反向器，上述兩個反向器的輸出與輸入係由兩個通道閘極依據第一資料閂鎖訊號LATCH以及第二資料閂鎖訊號LATCHB來控制。閂鎖器591-596僅為快速數位記憶體元件的一個合適 類型的例子，並且很多不同類型的快速數位記憶體元件，包含各式各樣類型的正反器以及閂鎖器係適用在快閃記憶體裝置並且在此領域類為公知的。
這些虛設感測放大器574的輸出會與一參考單元(圖中未表示)所提供的一參考偏壓REF BIAS在各個比較器575-576中進行比較以產生互補的第一資料閂鎖訊號LATCH以及第二資料閂鎖訊號LATCHB。第二資料閂鎖訊號LATCHB可透過反向器579來產生。第一資料閂鎖訊號LATCH對應於第7、8以及9圖中的資料閂鎖訊號640。由虛設讀零單元所決定的比較器575的輸出係透過一反向器577施加到一及閘578(AND gate)的第一輸入端，而由虛設讀一單元所決定的比較器576的輸出係施加到及閘578(AND gate)的第二輸入端。虛設讀零單元以及虛設讀一單元在感測時間時的差異係以一脈衝表現在及閘578的輸出端，並且係應用為第一資料閂鎖訊號LATCH以及第二資料閂鎖訊號LATCHB來控制閂鎖器591-596並且開始進行錯誤訂正編碼操作。這樣的實施方式使在虛設陣列573中的虛設讀零單元以及虛設讀一單元以及虛設感測放大器574受到如同快閃記憶體陣列571以及感測放大器572中的快閃記憶體單元實質相同的電壓、操作以及溫度條件。
記憶體裝置570也可包含一記憶體控制器599，其係耦接於記憶體裝置570的電路如快閃記憶體陣列571、多個感測放大器572、虛設感測放大器573以及錯誤訂正電路560，並且記憶體控制器599包含邏輯元件以及記憶體元件如暫存器，用以控制記憶體裝置570。
在虛設陣列573中的虛設讀零單元以及虛設讀一單元可以被修改(trimmed)以控制第一資料閂鎖訊號LATCH以及第二資料閂鎖訊號LATCHB的速度，並且從而達成在讀取速度與品質之間的一個所需的平衡。虛設讀零單元可以被修改為具有最慢的主要陣列資料讀零速度，而虛設讀一單元可以被修改為具有最慢的主要陣列資料讀一速度。如果需要的話，可以提供一合適的誤差範圍。一快閃記憶體單元的讀取速度會取決於一參考單元電流以及一記憶體單元電流的差異，其中參考單元電流(如參考偏壓)與記憶體單元電流將被施加給各個比較器581-586。舉例來說，在參考單元電流為12微安培的例子中，一最小的虛設讀一單元電流可為22微安培，並且一最大的虛設讀零單元電流可為2微安培。示範性地，該虛設讀一單元電流可以被修改為20微安培，並且該虛設讀零單元電流可以被修改為4微安培。這種修改可以用任何已知的方式來完成，例如藉由設計虛設單元(包含虛設讀零單元以及虛設讀一單元)具有不同於記憶體單元的一負載，或者對每一虛設單元使用多個單元，再或者藉由寫入到虛設單元。
當這些感測操作完成時，資料閂鎖訊號可以用來降低甚至關閉快閃記憶體陣列571，藉以減少電力消耗。這種對快閃記憶體陣列571的電力控制在低頻下係特別有利的。
本發明於內文中的描述(包含其應用以及優點)為示範性的並且並非意圖限制本發明於申請專利範圍中所提出之權利範圍。本發明於此所揭露之實施例係可以變動或修改的，並且實施例中的各個元件的替代以及等效置換可為本專利 文件相關領域的習知技藝者所理解。舉例來說，除了有確定說明外，本文中所提出的特定數值為示範性的，並且可因設計考量而變化。其中諸如”第一”和”第二”的詞是用來區別的用詞，不應被解釋為其意味著一順序或整體的一個特定部分。在不脫離本發明的範圍和精神的情況下，可以將本文所揭露的這些和其它的實施例進行變形或修改(其中包括實施例的各種元件的替代與等效置換)，其中包括本發明以下所列之權利要求。
500‧‧‧記憶體裝置
510‧‧‧快閃記憶體陣列
520‧‧‧感測放大器陣列
521-526‧‧‧感測放大器
530‧‧‧虛設記憶體單元
532‧‧‧虛設感測放大器
540‧‧‧驅動器
550‧‧‧資料閂鎖陣列
560‧‧‧錯誤訂正電路
562‧‧‧記憶體控制器

Claims (11)

  1. 一種半導體記憶體，包含：一快閃記憶體陣列；複數個感測放大器，耦接於該快閃記憶體陣列；複數個快速記憶體元件，耦接於該等感測放大器；一錯誤訂正編碼電路，耦接於該等快速記憶體元件；至少一第一虛設快閃記憶體單元，其係關聯於該快閃記憶體陣列；至少一第一虛設感測放大器，耦接於該第一虛設快閃記憶體單元；一驅動器，包含：一第一輸入端，耦接於該第一虛設感測放大器；以及一輸出端，耦接於該等快速記憶體元件，以提供一資料閂鎖訊號至該等快速記憶體元件；以及一記憶體控制器，耦接於該快閃記憶體陣列、該等感測放大器、該第一虛設感測放大器以及該錯誤訂正編碼電路，並且該記憶體控制器包含複數個邏輯元件以及記憶體元件，用以執行以下之功能：在一額定電壓以及一第一頻率條件下，於一預定時脈總數目的期間執行一感測操作以及接續的一錯誤訂正編碼操作，且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第一比例關係；在高於該額定電壓之一高電壓以及大於該第一頻率之一第二頻率條件下，於該預定時脈總數目的期間執行該感測操 作以及接續的該錯誤訂正編碼操作，並且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第二比例關係，該第二比例關係小於該第一比例關係；以及在低於該額定電壓之一低電壓以及小於該第一頻率之一第三頻率的條件下，於該預定時脈總數目的執行該感測操作以及接續的該錯誤訂正編碼操作，並且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第三比例關係，且該第三比例關係大於該第一比例關係。
  2. 如申請專利範圍第1項所述之半導體記憶體，其中該快閃記憶體陣列包含一反或型快閃記憶體陣列。
  3. 如申請專利範圍第1項所述之半導體記憶體，其中該快閃記憶體陣列包含一反及型快閃記憶體陣列。
  4. 如申請專利範圍第1項所述之半導體記憶體，其中該預定時脈總數目為9，該第一比例關係為3.5，該第二比例關係為1.0，且該第三比例關係為4.2。
  5. 如申請專利範圍第1項所述之半導體記憶體，另包含：至少一第二虛設快閃記憶體單元，其係關聯於該快閃記憶體陣列，該第一虛設快閃記憶體單元為一讀零單元，並且該第二虛設快閃記憶體單元為一讀一單元；以及至少一第二虛設感測放大器，耦接於該第二虛設快閃記憶體單元；其中，該驅動器具有一第二輸入端耦接於該第二虛設感測放大器； 其中，該記憶體控制器更耦接於該第二虛設感測放大器。
  6. 如申請專利範圍第5項所述之半導體記憶體，其中該驅動器包含一邏輯電路，當收到來自該第一虛設感測放大器以及該第二虛設感測放大器的輸入時，該邏輯電路產生一對互補的資料閂鎖訊號。
  7. 如申請專利範圍第6項所述之半導體記憶體，其中該邏輯電路包括：一第一反向器，耦接至該第一虛設感測放大器；一及閘，包括一第一輸入端、一第二輸入端與一輸出端，該及閘的該第一輸入端耦接至該第一反向器，該及閘的該第二輸入端耦接至該第二虛設感測放大器，且該及閘的該輸出端提供該對互補的資料閂鎖訊號的其中一者至該等快速記憶體元件；及一第二反向器，其輸入端耦接至該及閘的該輸出端，且其輸出端提供該對互補的資料閂鎖訊號的另一者至該等快速記憶體元件。
  8. 如申請專利範圍第6項所述之半導體記憶體，其中當該第一虛設感測放大器以及該第二虛設感測放大器在感測時間上具有差值時，該邏輯電路提供該對互補的資料閂鎖訊號至該等快速記憶體元件。
  9. 一種執行經錯誤訂正編碼處理之半導體記憶體的讀取方法，該半導體記憶體包括一快閃記憶體陣列，該讀取方法包含：在一額定電壓下，將該半導體記憶體操作在一第一頻率 下，其中於一預定時脈總數目的期間執行一感測操作以及接續的一錯誤訂正編碼操作，且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第一比例關係；在高於該額定電壓之一高電壓下，將該半導體記憶體操作在大於該第一頻率之一第二頻率下，其中，於該預定時脈總數目的期間執行該感測操作以及接續的該錯誤訂正編碼操作，並且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第二比例關係，且該第二比例關係小於該第一比例關係；以及在低於該額定電壓之一低電壓下，將該半導體記憶體操作在小於該第一頻率之一第三頻率下，其中，於該預定時脈總數目的期間執行該感測操作以及接續的該錯誤訂正編碼操作，並且分配給該感測操作以及分配給該錯誤訂正編碼操作的二時脈數目之間具有一第三比例關係，且該第三比例關係大於該第一比例關係。
  10. 如申請專利範圍第9項所述之執行經錯誤訂正編碼處理之半導體記憶體的讀取方法，其中該快閃記憶體陣列包含一反或型快閃記憶體陣列。
  11. 如申請專利範圍第9項所述之執行經錯誤訂正編碼處理之半導體記憶體的讀取方法，其中該快閃記憶體陣列包含一反及型快閃記憶體陣列。
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