TWI537964B

TWI537964B - 反及閘快閃記憶體和其操作方法

Info

Publication number: TWI537964B
Application number: TW104112529A
Authority: TW
Inventors: 李鐘午; 安尼爾古普特; 金大鉉
Original assignee: 華邦電子股份有限公司
Priority date: 2015-04-20
Filing date: 2015-04-20
Publication date: 2016-06-11
Also published as: TW201612914A

Description

反及閘快閃記憶體和其操作方法

本揭露是有關於數位記憶體裝置及其操作，特別是有關於具有低讀取延遲和低編程干擾(program disturb)之反及閘快閃記憶體陣列架構。

反及閘快閃記憶體常被使用於資料儲存。在512兆位元以上密度中，單層單元(Single Level Cell,“SLC”)反及閘快閃記憶體之成本有著很大的優勢。這是由於SLC-反及閘快閃記憶體本身使用了更小尺寸的記憶體單元。

隨著適用於反及閘快閃記憶體的各種技術的開發，反及閘快閃記憶體也常被使用在資料儲存之外的各種應用。可惜的是由於反及閘快閃記憶體往往具有較長的讀取延遲時間(read latency time)，使得反及閘快閃記憶體在需要隨機存取和連續頁面讀取的應用中受限。

本揭露之一實施例提供一種反及閘快閃記憶體。該反及閘快閃記憶體包括一輸入/輸出匯流排以及複數成對排列的記憶體平面。每一對之該記憶體平面被配置以交替耦接至該輸入/輸出匯流排，其中每一該記憶體平面包括一X解碼器、一頁面緩衝器、以及一反及閘陣列。該反及閘陣列包括排列成列且耦接至該X解碼器的複數字元線、耦接至該頁面緩衝器的複數全域位元線、以及沿者列方向設置並耦接至該等字元線的複數記憶體單元，其中每一該記憶體平面之該反及閘陣列包括分別耦接至該等全域位元線的複數分割區塊；其中每一該分割區塊包括該等字元線之一子集合、排列成行的複數區域位元線、以及排列成複數串列之該等快閃記憶體單元之一子集合；其中每一該區域位元線與該等串列中的一組相關聯，且分別被配置以選擇性耦接至相關聯的該組；以及其中每一該全域位元線與該等區域位元線之中多個區域位元線相關聯，且分別被配置以選擇性耦接至前述相關聯的該等區域位元線或一可變偏壓節點。

本揭露之另一實施例提供一種反及閘快閃記憶體。反及閘快閃記憶體包括一輸入/輸出匯流排、一X解碼器、一頁面緩衝器、一反及閘陣列、排列成行的複數區域位元線以及一控制邏輯。該反及閘陣列包括排列成列且耦接至該X解碼器的複數字元線、耦接至該頁面緩衝器的複數全域位元線、以及沿者列方向設置並耦接至該等字元線的複數記憶體單元，其中該等記憶體單元被排列成複數串列；其中每一該區域位元線與該等串列中的一組相關聯，且分別被配置以選擇性耦接至相關聯的該組，且每一該全域位元線與該等區域位元線之中多個區域位元線相關聯，且分別被配置以選擇性耦接至前述相關聯的該等區域位元線或一可變偏壓節點；以及其中該控制邏輯被配置以執行：依據一記憶體位址驗證該等字元線中被選擇之一字元線；驗證與被選擇之該字元線耦接之具有複數快閃記憶體單元的複數串列；將被驗證之該等串列耦接至相關聯之該等區域位元線；將每一該全域位元耦接至與被驗證之該等串列相關聯之該等區域位元線之其中之一區域位元線；將具有相關聯的各別被驗證串列的該等區域位元線的其他部分，耦接至該可變偏壓節點，及不耦接至相關聯的該等全域位元線；對於每一該全域字元線，建立一第一數位數值表示之一第一偏壓或一第二數位數值表示之一第二偏壓，其中該第一數位數值不同於該第二數位數值；建立一第三偏壓於被選擇之該字元線；建立一第四偏壓於耦接至該被驗驗串列中的複數快閃記憶體單元而非被選擇的該字元線，每一該快閃記憶體單元包括一通道區域、且該等被驗證串列中的該等快閃記憶體單元的該等通道區域與該第四偏壓電容性耦合；以及建立一第五偏壓於該該可變偏壓節點上；其中，該第三偏壓和由該第一偏壓建立之一通道電位有效於致能該等快閃記憶體單元之隧穿；該第三偏壓、由該第二偏壓建立之一通道電位和電容性耦合的該第四偏壓有效失能該等快閃記憶體單元之隧穿；以及該第三偏壓、由該第五偏壓建立之一通道電位和電容性耦合的該第四偏壓有效失能該等快閃記憶體單元之隧穿。

本揭露之一實施例提供一種操作反及閘快閃記憶體之方法。該反及閘快閃記憶體包括一X解碼器、一頁面緩衝器、以及一反及閘陣列，該反及閘陣列包括排列成列且耦接至該X解碼器的複數字元線、耦接至該頁面緩衝器的複數全域位元線、以及沿者列方向設置並耦接至該等字元線的複數記憶體單元。該方法包括：依據一記憶體位址驗證該等字元線中被選擇之一字元線；驗證與被選擇之該字元線耦接之具有複數快閃記憶體單元的複數串列；將被驗證之該等串列耦接至相關聯之該等區域位元線；將每一該全域位元耦接至與被驗證之該等串列相關聯之該等區域位元線之其中之一區域位元線；將具有相關聯的各別被驗證串列的該等區域位元線的其他部分，耦接至該可變偏壓節點，及不耦接至相關聯的該等全域位元線；對於每一該全域字元線，建立一第一數位數值表示之一第一偏壓或一第二數位數值表示之一第二偏壓，其中該第一數位數值不同於該第二數位數值；建立一第三偏壓於被選擇之該字元線；建立一第四偏壓於耦接至該被驗驗串列中的複數快閃記憶體單元而非被選擇的該字元線，每一該快閃記憶體單元包括一通道區域、且該等被驗證串列中的該等快閃記憶體單元的該等通道區域與該第四偏壓電容性耦合；以及建立一第五偏壓於該該可變偏壓節點上；其中，該第三偏壓和由該第一偏壓建立之一通道電位有效於致能該等快閃記憶體單元之隧穿；該第三偏壓、由該第二偏壓建立之一通道電位和電容性耦合的該第四偏壓有效失能該等快閃記憶體單元之隧穿；以及該第三偏壓、由該第五偏壓建立之一通道電位和電容性耦合的該第四偏壓有效失能該等快閃記憶體單元之隧穿。

100‧‧‧反及閘快閃記憶體

110‧‧‧I/O控制

123‧‧‧狀態暫存器

124‧‧‧連續頁面讀取位址暫存器

125‧‧‧指令暫存器

126‧‧‧位址暫存器

127‧‧‧查找表(LUT)暫存器

130‧‧‧控制邏輯

131‧‧‧CPR壞塊邏輯

132‧‧‧位址計數器

133‧‧‧映射邏輯

134‧‧‧壞塊暫存器

135‧‧‧緩衝模式旗標BUG

136‧‧‧ECC-E旗標

137、138‧‧‧ECC狀態位元

139‧‧‧BUSY位元

140‧‧‧雙平面交錯式反及閘快閃記憶體陣列

147‧‧‧高電壓產生器

148‧‧‧電源啟動偵測器

602‧‧‧PSA位元

200,700‧‧‧反及閘快閃記憶體陣列架構

210,220,230,240,710,780‧‧‧雙記憶體平面

211,212,221,222,231,232,241,242,711,712,781,782‧‧‧記憶體平面

213,214,223,224,233,234,243,244,713,714,783,784‧‧‧反及閘陣列

215,216,245,246,715,716,785,786‧‧‧X解碼器

217,218,247,248,717,718,787,788‧‧‧頁面緩衝器

260,355‧‧‧全域位元線

261-268‧‧‧分割區塊

310,320,330,340‧‧‧頂部選擇電晶體

319,329,339,349‧‧‧底部選擇電晶體

311,321,331,341,315,325,335,345‧‧‧汲極選擇電晶體

312,313,322,323,332,333,342,343,316,317,326,327,336,337,346,347‧‧‧快閃記憶體單元

314,324,334,344,318,328,338,348‧‧‧源極選擇電晶體

350‧‧‧可變偏壓節點

351,352,353,354‧‧‧區域位元線

第1圖係以一區塊示意圖說明一串列反及閘快閃記憶體。

第2圖係適用於第1圖所示串列反及閘快閃記憶體之一交錯式雙平面反及閘快閃記憶體陣列架構之一區塊示意圖。

第3圖係以一區塊示意圖說明第2圖所示交錯式雙平面反及閘快閃記憶體陣列架構之一記憶體平面中記憶體單元的分割情形。

第4圖係說明第3圖所示記憶體單元的分割情形的一實施例電路示意圖。

第5圖係以一區塊示意圖表示第2圖所示交錯式雙平面反及閘快閃記憶體陣列架構之交錯讀取操作。

第6圖係以一區塊示意圖說明具有最小面積限制之一交錯式雙平面反及閘快閃記憶體陣列架構。

本發明所附圖示之實施例或例子將如以下說明。本發明之範疇並非以此為限。習知技藝者應能知悉在不脫離本發明的精神和架構的前提下，當可作些許更動、替換和置換。在本發明之實施例中，元件符號可能被重複地使用，本發明之數種實施例可能共用相同的元件符號，但為一實施例所使用的特徵元件不必然為另一實施例所使用。

為了與反或閘快閃記憶體裝置在特定應用中競爭，反及閘快閃記憶體裝置應具有以下特性，包括：(1)多重輸入/輸出串列週邊介面(SPI)或多重輸入/輸出四線週邊介面(Quad Peripheral Interface,QPI)；(2)小尺寸且低接腳數目的封裝類型(在256Mb以上密度需小至8*6mm)，例如8-contact WSON封裝、16-pin SOIC封裝和24-ball BGA(Ball Grid Array)封裝，彈性搭配使用像是VBGA-63之類較大封裝於一般並聯或串列反及閘快閃記憶體中；(3)在高頻率時脈(104MHz)下運行以用於高傳輸速率(50MB/Sec)；(4)使用錯誤更正碼(ECC)連續讀取頁面時不需等待間隔以用於快速代碼映射(code-shadowing)應用；(5)透過壞塊管理可得的邏輯上連續之可定址記憶體，該壞塊管理係通透至外部系統、及不會對輸出速度和連續性有不利影響；(6)在記憶體陣列之使用者可定址空間中之0的輸出起始位址或者其他位址係經由使用者或製造者指定之一數值。另一個需要的特性是低的讀取延遲。不幸的是，反及閘快閃記憶體傾向於具有較長的讀取延遲時間，一般約為20微秒，這負面影響到需要隨機位元組讀取和連續頁面讀取應用的效能而使得反或閘快閃記憶體較適於這些應用。較長的讀取延遲時間歸因於字元線和位元線本質的電阻-電容(RC)延遲以及目前反及閘快閃記憶體的小尺寸記憶體單元，一般而言使用包括32個記憶體單元之一串反及閘快閃記憶體以及2KB(kilobytes)以上的字元線。有利的是，本揭露之技術能降低讀取延遲以使反及閘快閃記憶體能媲美一般的反或閘快閃記憶體之隨機存取和初始頁面讀取速度，且相對應反或閘快閃記憶體能保有傳統反及閘快閃記憶體之較高的記憶體密度和低功耗特性。藉由採用較小的反及閘串列以避免讀取電流降低來達成降低讀取延遲，一交錯式雙平面記憶體結構中之每一記憶體平面相對較小因而採用具有較低RC延遲的字元線和位元線，以達成無間斷讀取不同頁面和區塊以及避免意外編程和編程干擾之一反向偏壓(counter-biasing)機制。

第1圖係以一區塊示意圖說明一串列反及閘快閃記憶體100，其中串列反及閘快閃記憶體100提供在進行壞塊管理和ECC處理時不需等待間隔即可連續讀取不同頁面和邏輯性連續定址記憶體。串列反及閘快閃記憶體100包括一雙平面交錯式反及閘快閃記憶體陣列140。雙平面交錯式反及閘快閃記憶體陣列140可包括多種週邊電路(例如，X-解碼器和頁面緩衝器)且可儲存除了使用者資料之外的各種類型資料(例如，驗證資料、控制資料、巨集資料(macro-data)、以及用於壞塊管理之多餘區塊資訊和查找表(LUT)資訊)。串列反及閘快閃記憶體100可包括其他各種電路以支援記憶體編程、抹除和讀取，例如I/O控制110、狀態暫存器123、連續頁面讀取(CPR)壞塊位址暫存器124、指令暫存器125、位址暫存器126、查找表暫存器127、控制邏輯130、CPR壞塊邏輯131、壞塊暫存器134、以及高電壓產生器147。設置於控制邏輯130之電源啟動偵測器148係用在啟動電源時，初始化特定模式的設定和預設頁面的載入動作。控制邏輯130可以任何合適的方法實現，亦可能包括硬體元件、軟體元件、韌體元件或其任意組合。透過電源線VCC和GND，供應電源至串列反及閘快閃記憶體100的電路(未示於第1圖)。反及閘快閃記憶體100可視需求以任何的形式進行封裝並配置任何合適的介面(包括一般的反及閘快閃記憶體介面)，第1圖所示控制邏輯130係以SPI/QPI協定實現(包括多重一輸入/輸出串列週邊介面(SPI))。額外有關SPI/QPI介面和記憶體之各種電路可參照美國專利7,558,900，以及參照華邦電子公司W25N01GV之產品數據手冊(Ver.B)。

請繼續參照第1圖，一ECC電路(未顯示)依據ECC-E旗標136的狀態對頁面緩衝器的內容執行ECC計算。ECC狀態位元ECC-0 137和ECC-1 138被提供以指示資料的錯誤狀態，並可被檢查以驗證資料完整性。若有需要，ECC-E旗標136、ECC狀態位元ECC-0 137、和ECC狀態位元ECC-1 138可作為狀態暫存器的一部分。BUSY 139是狀態暫存器中的一唯讀位元。當裝置電源啟動或執行各種指令(包括頁面讀取指令和連續讀取指令)時，BUSY139的狀態被設定為1。

第2圖係適用於第1圖所示雙平面交錯式反及閘快閃記憶體陣列140之一反及閘快閃記憶體陣列架構200之一區塊示意圖。反及閘快閃記憶體陣列架構200具有複數個雙記憶體平面(如第2圖所示之2個雙記憶體平面210和240)。每一記憶體平面係由很多分割區塊設置而成(如第3圖所示八個分割區塊261-268)。每一分割區塊大小適於操作在一小的感應時間。舉例來說，反及閘快閃記憶體陣列架構200具有四個雙記憶體平面(其中兩個如第2圖之雙記憶體平面210和240，分別包括記憶體平面211和212以及記憶體平面241和242)。藉由運作分割記憶體平面和限制每一分割區塊的大小使得記憶體平面中字元線和位元線的RC延遲小於20毫微秒，反及閘快閃記憶體陣列架構200可控制操作在大約100毫微秒以下之感應時間。舉例來說，若採用本揭露所描述之技術，每一記憶體平面具有感應時間小於100毫微秒之一64Mb反及閘快閃記憶體陣列，且八個上述記憶體平面被排列成一雙記憶體平面配置以達成512Mb的記憶體容量。

在反及閘快閃記憶體陣列架構200之每一記憶體平面中，一X-解碼器和一頁面緩衝器搭配一反及閘快閃記憶體陣列。舉例來說，在記憶體平面211中，X-解碼器215和頁面緩衝器217搭配反及閘快閃記憶體陣列213；在記憶體平面212中，X-解碼器216和頁面緩衝器218搭配反及閘快閃記憶體陣列214；在記憶體平面241中，X-解碼器245和頁面緩衝器247搭配反及閘快閃記憶體陣列243；在記憶體平面242中，X-解碼器246和頁面緩衝器248搭配反及閘快閃記憶體陣列244。額外增加的X-解碼器之大小相對較反及閘快閃記憶體陣列為小，該等第一記憶體平面之該等頁面緩衝器的大小相對小於八分之一頁面(舉例來說，該第一記憶體平面之四個頁面緩衝器的大小為2K位元或每一頁面緩衝器的位元大小為512位元)。同理，複數第二記憶體平面(反及閘快閃記憶體陣列架構200中另四個記憶體平面)中之該等頁面緩衝器的大小亦相對較小。輸入/輸出匯流排可為任何合適的寬度，例如8位元、16位元或32位元。

第3圖係以一區塊示意圖說明第2圖所示交錯式雙平面反及閘快閃記憶體陣列架構200中複數記憶體單元的分割情形。舉例來說，可為八個分割區塊261-268各自連接至全域位元線260。每一該分割區塊有複數區域位元線。以第4圖而言，每一該分割區塊有四條區域位元線連接至每一全域位元線，其中每一區域位元線可分別為被選取與未被選取。透過這樣方式，可藉由在每一全域位元線中初始選擇與儲存有位址資料之分割區塊相關聯之一適當的區域位元線讀出該分割區塊中的位址資料，而不選擇該全域位元線中之其他區域位元線，且未被選取之其他區域位元線在其他分割區塊中皆未包含該位址資料。通過這種方式，位元數大的記憶體平面可實現將該等區域位元線(未顯示)和全域位元線260保持在低的RC延遲。全域位元線260可藉由將該全域位元線分段並使用具有很小RC延遲之一頂部電感層將分段束縛在複數分割區塊降低RC延遲，例如一金屬層。

第4圖係以一電路功能圖說明第3圖所示分割區塊。舉例來說，第4圖之分割區塊包括四組可選取區域位元線組Y1、Y2、Y3和Y4。每一組可選取區域位元線組Y1、Y2、Y3或Y4包括一區域位元線(分別為351,352,353,354)、一頂部選擇電晶體(分別為310,320,330,340)、一底部選擇電晶體(分別為319,329,339,349)、以及分別連接至該區域位元線之512串列。每一串列包括一汲極選擇電晶體(分別為311,321,331,341,315,325,335,345)、八個快閃記憶體單元(分別為312,313,322,323,332,333,342,343,316,317,326,327,336,337,346,347)、以及一源極選擇電晶體(分別為314,324,334,344,318,328,338,348)。汲極選擇電晶體311,321,331,341分別受控於汲極選擇線DSEL_1，而汲極選擇電晶體315,325,335,345則分別受控於汲極選擇線DSEL_512。源極選擇電晶體314,324,334,344分別受控於源極選擇線SSEL_1，而源極選擇電晶體318,328,338,348則分別受控於源極選擇線SSEL_512。舉例來說，區域位元線組Y1中之每一串列包括被複數位元線WL001-WL008定址之快閃記憶體單元312和313，區域位元線組Y1中之最後一串列包括由複數字元線WL4089-WL4096定址之快閃記憶體單元316和317。同樣地，區域位元線組Y2中之第一串列包括由該等字元線WL001-WL008 定址之快閃記憶體單元322和323，區域位元線組Y2中之最後一串列包括由該等字元線WL4089-WL4096定址之快閃記憶體單元326和327。同樣地，區域位元線組Y3中之第一串列包括由該等字元線WL001-WL008定址之快閃記憶體單元332和333，區域位元線組Y3中之最後一串列包括由該等字元線WL4089-WL4096定址之快閃記憶體單元336和337。同樣地，區域位元線組Y4中之第一串列包括由該等字元線WL001-WL008定址之快閃記憶體單元342和343，區域位元線組Y2中之最後一串列包括由該等字元線WL4089-WL4096定址之快閃記憶體單元346和347。

使用8位元之串列之優點在於其提供在Y方向合理的快閃記憶體密度並連同降低的位元線放電時間。然而，若有需要，可使用較小(2個或4個快閃記憶體單元)或較大(16個快閃記憶體單元)之串列，且仍然能夠提供比一般使用32個快閃記憶體單元之串列相對更好電流效能。

為了執行讀取和編程操作，該等頂部和底部選擇電晶體(區域位元線組Y1中310和319、區域位元線組Y2中320和329、區域位元線組Y3中330和339、以及區域位元線組Y4中340和349)控制包含有位址資料之分割區塊所在的該區域位元線組的選擇，使得該位址資料在讀取操作期間可以藉由在一可變偏壓節點350提供一源極偏壓交錯地從該等區域位元線(區域位元線351,352,353或354)至全域位元線355，亦使得在編程期間可自可變偏壓節點350施加合適的計數偏壓至特定快閃記憶體單元之汲極以避免編程時出現編程干擾。位元線的RC 延遲從而實質上僅限於全域位元線以及被選擇之區域位元線的RC延遲而未有任何其他區域位元線所增加的RC延遲。

一讀取操作可被執行如下：(a)該全域位元線預先充電且源極接地；(b)對於未包含任何要被讀取之快閃記憶體單元之區域位元線組，偏壓關閉其頂部和底部選擇電晶體；(c)對於包含要被讀取之快閃記憶體單元之區域位元線組，偏壓導通其頂部和底部選擇電晶體，偏壓導通與要被讀取之快閃記憶體單元在同一串列之該等汲極和源極選擇電晶體，以及偏壓關閉未與要被讀取之快閃記憶體單元在同一串列之該等汲極和源極選擇電晶體。

藉由使用通道隧穿以導通一編程操作，該編程操作可被執行如下：(a)對於包含要被編程之快閃記憶體單元之每一區域位元線組，偏壓導通該區域位元線組之該頂部選擇電晶體，且偏壓關閉該區域位元線組之該底部選擇電晶體；(b)對於未包含要被編程之快閃記憶體單元之每一區域位元線組，偏壓關閉該區域位元線組之該頂部選擇電晶體，且偏壓導通該區域位元線組之該底部選擇電晶體；(c)偏壓導通與被選擇字元線上之快閃記憶體單元在同一串列之該等汲極選擇電晶體，以及偏壓關閉與被選擇字元線之快閃記憶體單元在同一串列之該等源極選擇電晶體；(d)對於未包含被選擇字元線之快閃記憶體單元之每一區域位元線組，偏壓關閉其包括的該等汲極和源極選擇電晶體；(e)相對於該被選擇字元線之電壓，將被選擇之區域位元線組之全域位元線和區域位元線偏壓在一合適電壓(例如0伏特)以致能通道隧穿。相對該被選擇字元線之電壓，偏壓源極在一合適計數偏壓(例如3伏特)以關閉通道隧穿；(f)將佈線到被選擇以及未被選擇之區域位元線組中之該等快閃記憶體單元之被選擇字元線，充分偏壓致能通道隧穿(例如15-20伏特其中基板(p-well)電壓為0伏特)；(g)若需要自我昇壓(self-boosting)，偏壓除了被選擇字元線以外的其他字元線，以增加除了被編程快閃記憶體單元之外的其他快閃記憶體單元之通道電壓(例如8-10伏特)。此外，其他形式的偏壓亦可應用在除了被選擇字元線以外的其他字元線。舉例來說，該等字元線偏壓控制在被選擇字元線上快閃記憶體單元和串列之汲極電晶體之間的該等快閃記憶體單元以確保可不考慮其臨界電壓且該電壓不足以引起編程(例如8-10伏特)，且偏壓被編程快閃記憶體單元之汲極以輔助通道隧穿。

本揭露所描述電壓狀態係用以提供一示範實施例，但不限於此，本揭露以及該等實施例的其他變異和調整可在不脫離本揭露的範圍和精神下實行。正如先前所述，基於本揭露所描述電壓狀態，被編程快閃記憶體單元在閘極之電壓為20伏特，其在汲極和通道之電壓為0伏特，且具有一浮接源極，由此通道隧穿發生以建立一正向臨界電壓。與被編程快閃記憶體單元在同一串列之複數快閃記憶體單元在其控制閘之電壓最高約為8-10伏特，這不足以引起不想要的編程或編程干擾。在串列中未包含被選擇字元線之該等快閃電晶體具有最高約為8-10伏特之電壓且在其控制閘之電壓可能為0伏特，這不足以引起不想要的編程或編程干擾。

使用一計數偏壓於可變偏壓節點350，並透過該區域位元線組之該底部選擇電晶體將該計數偏壓施加至被選擇字元線上快閃記憶體單元之汲極、該串列之該汲極選擇電晶體、以及該等交錯式快閃記憶體單元(或是其他需被偏壓之節點)，可以保護在被選擇字元線上但不要被編程之快閃記憶體單元。若使用自我昇壓且施加10伏特電壓於未被選擇之該等字元線上，則會耦合約5伏特電壓至通道，這使得該計數偏壓可以提昇快閃記憶體單元中通道電壓至大約8伏特(大約3伏特初始電壓加上約5伏特的耦合電壓)，且該計數偏壓足以抵抗施加20伏特電壓於該控制閘以避免編程。

提供參考第4圖之一特定實施例以說明本揭露之概念。舉例來說，假設要對電晶體313編程，亦即給予其一正向臨界電壓。在區域位元線組Y1中，頂部選擇電晶體310被偏壓而導通，底部選擇電晶體319被偏壓而關閉，汲極選擇電晶體311被偏壓而導通，源極選擇電晶體314被偏壓而關閉，全域位元線355被偏壓在0伏特，字元線WL008被偏壓在20伏特，複數字元線WL001-WL007(未圖示)被偏壓在10伏特，以及複數字元線WL009-WL4096(未圖示)被偏壓在0伏特。在區域位元線組Y2中，頂部選擇電晶體320被偏壓而關閉，底部選擇電晶體329被偏壓而導通，汲極選擇電晶體321被偏壓而導通，源極選擇電晶體324被偏壓而關閉，該源極線被偏壓在3伏特，以及複數字元線WL001-WL4096(未圖示)之偏壓同上。區域位元線組Y3和區域位元線組Y4的電壓分佈變化則相似於區域位元線組Y2的電壓分佈變化。

第5圖係以一區塊示意圖表示第2圖所示交錯式雙平面反及閘快閃記憶體陣列架構200之交錯讀取操作。一記憶體平面選取位址(Plane Select Address,“PSA”)位元602(示於第1圖)用以指示該讀取操作係起始自一雙記憶體平面之第一記憶體平面(例如雙記憶體平面210之記憶體平面211以及雙記憶體平面240之記憶體平面241)或是一雙記憶體平面之第二記憶體平面(例如雙記憶體平面210之記憶體平面212以及雙記憶體平面240之記憶體平面242)。PSA位元602的值取決於該起始讀取位址。例如，當PSA位元602的值為“0”，讀取操作會起始於該第一記憶體平面中之一特定字元線，以及繼續執行至該第二記憶體平面中之同一字元線。當PSA位元602的值為“1”，讀取操作會起始於該第二記憶體平面中之一特定字元線，以及繼續執行至該第二記憶體平面中之下一或相鄰字元線。在每一記憶體平面中，在任意時間點八個分割區塊中之有七個分割區塊未被選擇。且在包括該位址資料之分割區塊中，在任意時間點在四組區域位元線組中僅有一組區域位元線組會被選擇，而有三組區域位元線組未被選擇。

舉例而言，假設一頁面讀取指令指定該第一記憶體平面之一位址。這會將PSA位元602的值重置為“0”。該字元線會被四組區域位元線組之該等快閃記憶體單元之一特定分割控制選取(例如，第4圖所示區域位元線組Y1,Y2,Y3和Y4)。假設指定之該位址對應至字元線WL_X。首先，在該第一記憶體平面內四組區域位元線組之區域位元線組Y1會被字元線WL_X選取以分別從其快閃記憶體單元輸出512位元至該全域位元線，以使得上述512位元在小於100毫微秒的延遲之後被儲存在四個第一記憶體平面對應之512位元頁面緩衝器(213(X(Y1),223(X)(Y1),233(X)(Y1)和243(X)(Y1))。對於起始載入操作而言，在該第二記憶體平面內四組區域位元線組之區域位元線組Y1會被字元線WL_X選取以分別在同時(與上述第一記憶體平面內操作之同一時間)從其快閃記憶體單元輸出512位元至該全域位元線，以使得上述512位元亦被儲存在四個第二記憶體平面對應之512位元頁面緩衝器(214(X(Y1),224(X)(Y1),234(X)(Y1)和244(X)(Y1))。可自任一位元組邊界(byte boundary)起始輸出該第一記憶體平面之該等頁面緩衝器之2K位元資料，且在輸出完該第一記憶體平面之該等頁面緩衝器之2K位元資料之後，無時間間隔地輸出該第二記憶體平面之該等頁面緩衝器之2K位元資料。

在基本上輸出由第二記憶體平面之該等頁面緩衝器產生之資料的同時，在該第一記憶體平面內四組區域位元線組之區域位元線組Y2會被字元線WL_X選取以分別從其快閃記憶體單元輸出512位元至該全域位元線，以使得上述512位元被儲存在四個第一記憶體平面對應之512位元頁面緩衝器(213(X(Y2),223(X)(Y2),233(X)(Y2)和243(X)(Y2))。在輸出由第二記憶體平面之該等頁面緩衝器產生之2K位元資料之後，無間隔的輸出由第一記憶體平面(區域位元線組Y2)之該等頁面緩衝器產生之2K位元資料。

如第5圖所示，上述處理程序會延續至區域位元線組Y2、Y3和Y4。接著，進行至字元線WL_X+1重複前述處理程序並延續相似方式直到結束。有利的是，上述讀取操作可在小於100毫微秒的延遲之後起始於任一記憶體平面之任一位元組邊界，而得以支援隨機存取。而且，上述讀取操作可以連續無間隔的執行下去直到由使用者中斷，這支援了連續頁面讀取。

當全域位元線和區域位元線的比例為1比4時，上述頁面緩衝器可使用四個快閃記憶體單元之間距以幫助減少頁面緩衝器的面積。1比4的比例涉及了NOP=4的使用，而能輕易藉由SLC達成。速率的瓶頸來自於起始感應時間，這可藉由在SPI-反或閘快閃記憶體中很多個虛擬時脈(例如12個或以上)幫助而改善。

第6圖係以一區塊示意圖說明適合小面積記憶體(小於256M位元)之一交錯式雙平面反及閘快閃記憶體陣列架構，但對於大面積記憶體而言則未盡妥善。舉例來說，交錯式雙平面反及閘快閃記憶體陣列架構700可具有八個雙記憶體平面，由第一雙記憶體平面710和第八雙記憶體平面780作代表。每一雙記憶體平面分別包括第一記憶體平面711、781和第二記憶體平面712、782。交錯式雙平面反及閘快閃記憶體陣列架構700可藉由限制複數記憶體平面711,712,...,781,782的大小以控制在大約100毫微秒以下之感應時間，以使得記憶體平面(反及閘陣列)結合的字元線和位元線之RC延遲能小於20毫微秒。舉例來說，每一記憶體平面包括在每一位元線之Y方向上排列的512條可選擇串列、以及在每一字元線之X方向上之2K位元，其中每一該串列各包括8個快閃記憶體，每一位元線共有4K個快閃記憶體單元，每一記憶體平面的大小為8M位元。交錯式雙平面反及閘快閃記憶體陣列架構700因具有八個雙記憶體平面，其大小為128M位元。交錯式雙平面反及閘快閃記憶體陣列架構700在允許小尺寸記憶體平面時支援隨機讀取和連續頁面讀取，因此每一記憶體平面中結合的字元線和位元線之RC延遲能小於20毫微秒且總感應時間在大約100毫微秒以下。此外，由於每一頁面緩衝器有2K位元且總共有16個頁面緩衝器，使得頁面緩衝器717,718,...,787,788佈局開銷相當地大。輸入/輸出匯流排可為任何合適的寬度，例如8位元、16位元或32位元。

除了在全域位元線以及被選擇之區域位元線組之每一分割區塊不被使用以外，交錯式雙平面反及閘快閃記憶體陣列架構700可執行如第5圖對應實施例所描述之交錯讀取。PSA位元602(示於第1圖)用以指示該讀取操作係起始自一雙記憶體平面之第一記憶體平面(例如雙記憶體平面710之記憶體平面711以及雙記憶體平面780之記憶體平面781)或是一雙記憶體平面之第二記憶體平面(例如雙記憶體平面710之記憶體平面712以及雙記憶體平面780之記憶體平面782)。PSA位元602的值取決於該起始讀取位址。

舉例而言，假設一頁面讀取指令指定該第一記憶體平面之一位址。這會將PSA位元602的值重置為“0”。假設該指定位址對應至字元線WL_X，在小於100毫微秒的延遲之後載入2K位元至每一該第一記憶體平面之每一緩衝器。在同時，該第二記憶體平面中之字元線WL_X上之2K位元載入至每一該第二記憶體平面之每一緩衝器。可自該第一記憶體平面之該等頁面緩衝器中之任一位元組邊界開始進行輸出，而在該第一記憶體平面之該等頁面緩衝器執行完輸出時，無時間間隔地立刻自該第二記憶體平面之該等頁面緩衝器中之任一位元組邊界開始進行輸出。

在輸出該第二記憶體平面之該等頁面緩衝器中之2K位元的同時，上述讀取操作會持續進行至下一致能字元線WL_X+1並載入2K位元至該等第一記憶體平面之該等頁面緩衝器。對該等第一記憶體平面之每一該緩衝器的輸出可剛好在對該等第二記憶體平面之每一該緩衝器的輸出完成時無間隔的開始。上述讀取操作可以同樣的方式連續執行直至結束。

舉例來說，假設一頁面讀取指令指定該等第二記憶體平面中之一位址。這會將PSA位元602的值被設置為“1”。此時，處理程序基本上除了初始載入以外會與PSA=0時相同，在該等第二記憶體平面中由字元線WL_X選取的2K位元被載入至該等第二記憶體平面對應之頁面緩衝器，同時該等第一記憶體平面中之由字元線WL_X+1選取的2K位元被載入至該等第一記憶體平面對應之頁面緩衝器。

該第一和該第二記憶體平面之該等頁面緩衝器(例如第2圖所示頁面緩衝器217,218,247和248，以及第6圖所示頁面緩衝器717,718,747和748)可由使用雙級閂鎖之一資料暫存器和一快取實現。任何適合的閂鎖或記憶體技術可被用於該資料暫存器和該快取暫存器，且任何適合的閘極技術被用於從該資料暫存器複製資料至該快取暫存器。有關各種晶片內建壞塊管理的技術以及有關雙級閂鎖的錯誤更正碼處理技術可參照美國專利No.8,667,368、2013/0346671、以及 2014/0269065，以上這些技術介紹了分割資料和快取暫存器且適用於非分割(non-partitioned)暫存器。

就使用每一頁面2K位元組大小之頁面緩衝器於第6圖所示記憶體陣列架構之該等第一和第二記憶體平面之該等頁面緩衝器(例如頁面緩衝器717,718,787和788)來看，第6圖所示該等頁面緩衝器的佈局開銷相當地大。儘管會失去使用雙級閂鎖的好處，藉由實現單一級閂鎖之頁面緩衝器可降低該等第一和第二記憶體平面之該等頁面緩衝器(例如第2圖所示頁面緩衝器217,218,287和288以及第6圖所示頁面緩衝器717,718,787和788)的佈局開銷。

應當理解的是使用每一頁面2K位元組或其他特定記憶體大小僅為本揭露之說明實施例，將變更本揭露之揭示內容亦不脫離本揭露之範疇。此外，本揭露並未明確揭示其他特定的頁面大小係因為頁面的實際大小取決於一些設計因子。例如，包括2048位元組的主區域加上額外64位元組的備用區(spare area)之頁面，其中備用區是用於儲存ECC或像是元數據(meta data)之其他資訊。在同樣的配置中，1KB的頁面是指一1024位元組的主區域以及32位元組備用區。第1圖也顯示了用於SPI介面的控制訊號。標準的SPI介面提供了晶片選擇(Chip select或/CS)、時脈(Clock或CLK)、資料輸入(Data In或DI)和資料輸出(Data Out或DO)之訊號、以及寫入保護-補充(WP)和維持-補充(HOLD)之操作訊號。同時該標準SPI介面之1-位元串列資料匯流排(透過DI輸入資料和透過DO輸出資料)提供了一簡易的介面並可兼容很多種控制器以做為一單一SPI 模式，並受限於達成較高的讀取量。一多位元(multi-bit)SPI介面發展為額外支援雙位元(2-bit)介面和/或四位元(4-bit)介面以增加讀取量。第1圖也顯示用於Dual SPI和QPI之四個腳位(即I/O(0),I/O(1),I/O(2)和I/O(3))，透過選擇性地重新定義四個腳位的功能來達成額外資料匯流排訊號。在QPI介面讀取操作之一例子中，會由1-位元標準SPI介面之I/O(0)腳位下達適當地讀取指令，但隨後由QPI之4位元資料匯流排下達用於位址和資料輸出的指令。該QPI讀取操作會在一時脈中輸出4位元的資料(相較一下1-位元標準SPI介面則輸出1位元的資料)，因此，QPI讀取操作可提供四倍的讀取量。同時本揭露有關QPI讀取操作的揭示內容可同樣應用至其他操作模式，例如single SPI讀取模式、dual SPI讀取模式、QPI讀取模式、以及雙傳輸速率(Double Transfer Rate,“DTR”)讀取模式等等。在QPI協定中，介面會基於4位元下操作，例如opcode、address和data-out。在DTR協定中，在時脈CLK的上緣和下緣皆會提供輸出資料，而非僅在時脈CLK之下緣提供輸出資料之單傳輸速率(Single Transfer Rate,“STR”)讀取操作。

本揭露的描述包括本文所載說明本揭露的應用和優點，且本揭露的描述不限於本揭露的範圍內，而是闡述於申請範圍中。在此揭露該等實施例的變化和調整是可行的，且該等實施例的多種元件的等效和實際替代為本技術領域中熟此技藝者可藉由理解本揭露得到。此外，在此提供的具體數值係用以說明，且可依要求做變化。用語像是“第一”和“第二”是用來區分不同的物件，而不是用來暗示一順序或整體之一特定部份。本揭露以及該等實施例的其他變異和調整揭露於此(包括該等實施例的多種元件的等效和替代)，可在不脫離本揭露的範圍和精神(包括本揭露所載的專利申請範圍)下實行。