JP2009163851A - 半導体記憶装置 - Google Patents

Abstract

【課題】外部からメモリ部への直接的なアクセスが可能な半導体記憶装置を提供する。
【解決手段】データを記憶するメモリ部２１と、外部から供給された論理アドレスをメモリ部の物理アドレスに変換してメモリ部２１をアクセスするメモリコントローラ２２とを備える。メモリ部２１とメモリコントローラ２２とは一つのパッケージ内に集積され、パッケージの外部ピン２８は、メモリ部２１とメモリコントローラ２２との間の入出力ポートＩ／Ｏ及び各種制御信号の入出力線と対応するように設けられ、外部ピン２８が、メモリコントローラ２２に接続されるノーマルモードと、外部ピン２８が、メモリ部２１と直結されるパススルーモードとを有する。
【選択図】図１

Description

この発明は、データを記憶するメモリ部と、その読み出し／書き込み制御を行うメモリコントローラとを備えた半導体記憶装置に関する。

メモリカード等においては、不揮発性メモリとメモリコントローラとをパッケージ化して、ホストから供給されるコマンドと論理アドレスにより、不揮発性メモリの読み出し／書き込みを制御することが行われる。例えば、ホストから論理アドレスとセクタ数を与えることにより、複数セクタのデータ読み出しを行うことも提案されている（特許文献１参照）。

このようなメモリの動作モードとして、例えばパッケージ状態でのテストや初期不良をスクリーニングするテストモードを備えたものが知られている（特許文献２）。しかし、これらのメモリシステムでは、メモリを直接アクセスすることができないため、メモリチップの単独テストが行えず、これを解決するために、内部にテスト回路を内蔵しなければならないという問題があった。
特開２００６−１５５３３５号公報 特開２００４−１５８０９８号公報

この発明は、外部からメモリ部への直接的なアクセスが可能な半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、データを記憶するメモリ部と、外部から供給された論理アドレスを前記メモリ部の物理アドレスに変換して前記メモリ部をアクセスするメモリコントローラとを備え、前記メモリ部と前記メモリコントローラとは一つのパッケージ内に集積され、前記パッケージの外部ピンは、前記メモリ部と前記メモリコントローラとの間の入出力ポート及び各種制御信号の入出力線と対応するように設けられ、前記外部ピンが、前記メモリコントローラに接続されるノーマルモードと、前記外部ピンが、前記メモリ部と直結されるパススルーモードとを有することを特徴とする。

この発明によれば、外部からメモリ部への直接的なアクセスが可能になる。

以下、図面を参照して、この発明の実施の形態を説明する。

［半導体メモリの構成］
図１は、本実施の形態に係る半導体メモリを示すブロック図である。

この実施の形態の半導体メモリは、例えば一つ或いは複数個のＮＡＮＤフラッシュメモリ２１と、その読み出し／書き込みを制御するメモリコントローラ２２とにより一体にパッケージ化されたメモリモジュールを構成する。搭載される全てのフラッシュメモリ２１は、一つのメモリコントローラ２２で論理メモリとしてコントロールされるので、以下これを、論理ブロックアドレス（Ｌｏｇｉｃ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）ＮＡＮＤフラッシュメモリ（以下、「ＬＢＡ−ＮＡＮＤメモリ」と略称する。）という。

ＬＢＡ−ＮＡＮＤメモリ２０に搭載されるＮＡＮＤフラッシュメモリ２１は、１又は複数のメモリチップから構成されている。複数のメモリチップで構成される場合も一つのメモリコントローラ２２で制御される。

メモリコントローラ２２は、フラッシュメモリ２１とは別チップにて構成され、フラッシュメモリ２１との間でデータ転送を行うためのＮＡＮＤインタフェース（以下、「ＮＡＮＤＩ／Ｆ」と称する。）２３、ホストデバイスとの間でデータ転送を行うためのホストインタフェース（以下、「ホストＩ／Ｆ」と称する。）２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、データ転送制御を行うＭＰＵ２４、ＮＡＮＤフラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。

ＮＡＮＤフラッシュメモリ２１とメモリコントローラ２２のＮＡＮＤＩ／Ｆ２３との間は、コマンド、アドレス及びデータを入出力するためのｎビットのＩ／ＯポートＩ／Ｏ１〜Ｉ／Ｏｎと、チップ・イネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチ・イネーブル信号ＡＬＥ、コマンドラッチ・イネーブル信号ＣＬＥ及びレディ／ビジー信号ＲＹ／ＢＹ等の制御信号の入出力線とを介してパッケージ内部で接続されている。また、このパッケージ化されたＬＢＡ−ＮＡＮＤメモリ２０の外部ピン２８も、上記のＩ／ＯポートＩ／Ｏ１〜ｎ及び各種制御信号の入出力線と同様の信号を入出力可能なもので、これらの外部入出力ピン２８を介して、外部のホストデバイス１０とメモリコントローラ２２のホストＩ／Ｆ２５との間でコマンド、アドレス、データ及び各種制御信号を入出力するように構成されている。また、外部入出力ピン２８は、後述するパススルーモードでは、パッケージ内部のメモリコントローラ２２のＮＡＮＤＩ／Ｆ２３とＮＡＮＤフラッシュメモリ２１との間のＩ／ＯポートＩ／Ｏ１〜Ｉ／Ｏｎ及び各種制御信号の入出力線と直結される。このように構成されることにより、このＬＢＡ−ＮＡＮＤメモリ２０は、メモリコントローラ２２を持たない通常のＮＡＮＤフラッシュメモリとピンコンパチブルな構成となる。

図２は、図１のＮＡＮＤフラッシュメモリ２１のメモリコア部のセルアレイ構成を示している。

メモリセルアレイ１は、複数の電気的書き換え可能な不揮発性メモリセル（図の例では３２個のメモリセル）Ｍ０−Ｍ３１が直列接続され、その両端に選択ゲートトランジスタＳ１，Ｓ２がそれぞれ接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。

ＮＡＮＤセルユニットＮＵの選択ゲートトランジスタＳ１側の端部はビット線ＢＬｏ，ＢＬｅに、選択ゲートトランジスタＳ２側の端部は共通ソース線ＣＥＬＳＲＣにそれぞれ接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線方向に配列されるＮＡＮＤセルユニットの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎ−１が配置される。

ビット線ＢＬｅ，ＢＬｏの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路３が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２が配置される。図では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏがビット線選択回路により選択的にセンスアンプ回路３の各センスアンプＳＡに接続される場合を示している。

［半導体メモリの動作］
次に、以上のように構成されたＬＢＡ−ＮＡＮＤメモリ２０の動作について説明する。

このＬＢＡ−ＮＡＮＤメモリ２０は、図３に示すように、チップ・イネーブル信号／ＣＥが“Ｌ”（アクティブ）の状態で、コマンド、アドレス及びデータを、ｍビット（例えば８ビット）ずつタイムシェアリング方式でシリアルに入力する。コマンドラッチ・イネーブル信号ＣＬＥがアクティブのときにコマンドを入力し、アドレスラッチ・イネーブル信号ＡＬＥがアクティブのとき、書き込みイネーブル信号／ＷＥに同期してアドレスをｍビットずつ例えば５回に分けて入力する。また、データは、書き込みイネーブル信号／ＷＥ及び読み出しイネーブル信号／ＲＥに同期してｍビットずつシリアルに入力又は出力する。

このＬＢＡ−ＮＡＮＤメモリ２０は、ノーマルモードとパススルーモードとを有する。

ノーマルモードでは、図１に示すように、ホストデバイス１０から供給されるコマンド及びデータは、ＮＡＮＤフラッシュメモリ２１へ直接入力することはできず、必ずメモリコントローラ２２による入出力処理及び必要な論理−物理アドレス変換処理等を経た上でＮＡＮＤフラッシュメモリ２１に入力される。また、ＮＡＮＤフラッシュメモリ２１から読み出されたデータもメモリコントローラ２２内での入出力処理を経てホストデバイス１０側に読み出される。

これに対して、パススルーモードでは、図４に示すように、外部入出力ピン２８は、パッケージ内部のメモリコントローラ２２とＮＡＮＤフラッシュメモリ２１との間のＩ／ＯポートＩ／Ｏ１〜Ｉ／Ｏｎ及び各種制御信号の信号線と直結され、コマンド、アドレス、データ及び各種制御信号は、外部装置１０′とＮＡＮＤフラッシュメモリ２１との間で、メモリコントローラ２２内部の入出力処理を介さずにスルー状態で入出力される。このパススルーモードは、主としてメモリの評価時に使用されるモードであるが、その他、例えばブートアップ時のように、ＮＡＮＤフラッシュメモリ２１に通常の物理アドレスしか付与することができない場合等に使用されても良い。パススルーモードで接続される外部装置１０′の例としては、ホストデバイス、メモリテスタ、ＬＳＩテスタ、評価治具等がある。

［ノーマルモードでのメモリアクセス］
次に、ノーマルモードでのメモリアクセスについて詳細に説明する。

ノーマルモードでは、コマンド、アドレス（論理アドレス）及びデータ、並びにチップ・イネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、レディ／ビジー信号ＲＹ／ＢＹ等の外部制御信号は、外部ピン２８を介してホストＩ／Ｆ２５に入力される。ホストＩ／Ｆ２５では、コマンドや制御信号を、ＭＰＵ２４及びハードウェアシーケンサ２７に振り分けると共に、アドレス及びデータをバッファＲＡＭ２６に格納する。

外部から入力された論理アドレスは、ＮＡＮＤフラッシュＩ／Ｆ２３で、ＮＡＮＤフラッシュメモリ２１の物理アドレスに変換される。また、各種制御信号に基づくハードウェアシーケンサ２７の制御の下、データの転送制御及び書き込み／消去／読み出しのシーケンス制御が実行される。変換された物理アドレスは、ＮＡＮＤフラッシュメモリ２１内のアドレスレジスタを介して、ロウデコーダ２やカラムデコーダ（図示せず）に転送される。書き込みデータは、Ｉ／Ｏ制御回路等を介してセンスアンプ回路３にロードされ、読み出しデータはＩ／Ｏ制御回路等を介して、外部に出力される。

図５は、ノーマルモードでの読み出し及び書き込み動作のシーケンスを示す図である。ＮＡＮＤ型フラッシュメモリ２１では、メモリアドレスが物理アドレスであるページアドレスとコラムアドレスで与えられるが、ノーマルモードで外部ピン２８から与えられるアドレスは、ハードディスクに対するアクセスと同様、論理アドレスであるセクタアドレスとセクタ数によって与えられる。論理アドレスから物理アドレスへは、メモリコントローラ２２によって変換される。

例えば、メモリ領域に２値データ記憶領域ＳＤＡと多値データ記憶領域ＭＤＡとが設定されているとすると、リード時には、図５（ａ）に示すように、まず、リードコマンド “００ｈ”又は “０Ａｈ”を与える。ここで “００ｈ”は２値データ記憶領域ＳＤＡへのリードであることを示し、“０Ａｈ”は多値データ記憶領域ＭＤＡへのリードであることを示している。続いて、５サイクルをかけて、セクタ数（下位８ビット）、セクタ数（上位８ビット）、セクタアドレス（下位８ビット）、セクタアドレス（中間８ビット）及びセクタアドレス（上位８ビット）の順にアドレスを入力する。次に、読み出しコマンドであることを示すコード“３０ｈ”を入力する。これにより、メモリコントローラ２２が論理アドレスを物理アドレスに変換し、変換された物理アドレスがＮＡＮＤフラッシュメモリ２１内のアドレスレジスタに格納されてロウデコーダ２及びカラムデコーダ（図示せず)によってメモリセルアレイ１がアクセスされ、指定されたデータが読み出される。以後は、同様にリードコマンド“０ｘｈ”が入力されるが、アドレスとしてセクタアドレスとセクタ数を与えているので、以後のアクセスは、指定されたセクタ数が全て読み出されるまでメモリコントローラ２２でアドレスを連続的に更新すればよい。このため、図５（ａ）のリードシーケンスでは、以後のアドレス指定のサイクルにダミーのアドレスを与えて、内部で生成された物理アドレスでアクセスを行うようにしている。なお、このように２回目以降のアクセスにダミーアドレス及び読み出しコマンド“３０ｈ”を与える代わりに、継続コマンド“Ｆ８ｈ”を与え、この継続コマンドによってアドレスの更新及び読み出しコマンドの発生を行うようにしても良い。

ライト時には、図５（ｂ）に示すように、まず、オート・プログラム・コマンドとして“８０ｈ”か“８Ａｈ”を与える。“８０ｈ”は２値データ記憶領域ＳＤＡへのライトであることを示し、“８Ａｈ”は多値データ記憶領域ＭＤＡへのライトであることを示している。続いて、５サイクルをかけて、セクタ数（下位８ビット）、セクタ数（上位８ビット）、セクタアドレス（下位８ビット）、セクタアドレス（中間８ビット）及びセクタアドレス（上位８ビット）の順にアドレスを入力する。続いて書き込みデータを入力した後、書き込みコマンドであることを示すコード“１０ｈ”を入力する。これにより、メモリコントローラ２２が論理アドレスを物理アドレスに変換し、変換された物理アドレスによってメモリセルアレイ１にデータが書き込まれる。

［パススルーモードでのメモリアクセス］
次にパススルーモードでのメモリアクセスについて説明する。

上述したノーマルモードでは、外部ピン２８から与えられたコマンド、アドレス及びデータがメモリコントローラ２２を介してＮＡＮＤフラッシュメモリ２１に与えられるため、ＮＡＮＤフラッシュメモリ２１を直接アクセスして、その電圧特性や速度特性を測定したり、不良解析を行ったり、セルストレス試験を実施するといったことができないという問題がある。そこで、パススルーモードでは、外部ピン２８をＮＡＮＤフラッシュメモリ２１の入出力端に直結して、外部からＮＡＮＤフラッシュメモリ２１を直接アクセスすることを可能にする。

図６は、パススルーモードでの読み出し（ａ）及び書き込み（ｂ）動作のシーケンスを示す図である。パススルーモードでは、５サイクルでカラムアドレス（下位８ビット）、カラムアドレス（上位８ビット）、ページアドレス（下位８ビット）、ページアドレス（中間８ビット）及びページアドレス（上位８ビット）の順にアドレスが与えられる点を除き、ノーマルモードと同じである。このパススルーモードは、既存のＮＡＮＤフラッシュメモリのアクセスと同様である。

［アクセスモードの切り換え］
ノーマルモードからパススルーモードへの切り換えは、外部ピン２８を介したコマンド入力によって行う。このようにすると、テストピンのような、パススルーモード移行のための特別な外部ピンを必要としないという利点がある。また、パススルーモードへの切り換えは、ユーザの誤操作による誤動作、メモリプログラムエリアの不正アクセス等を防止するため、例えば図７（ａ）に示すように、パススルーモードへの切り換えコマンドをＮ回入力した後、パスワードを入力することにより行うようにする。或いは、図７（ｂ）に示すように、Ｎ回のコマンド入力の後、パスワードを入力し、更にＭ回のコマンド入力を受け付けてからパススルーモードに切り換えるようにしても良いし、図７（ｃ）に示すように、パスワード入力の後、Ｎ回のコマンド入力を受け付けてからパススルーモードに切り換えるようにしても良い。

パススルーモードへの移行が受け付けられたら、メモリコントローラ２２は、図示しない内部の切り替えスイッチを切り換えて外部ピン２８と、ＮＡＮＤフラッシュメモリ２１の入出力端とを直結する。これにより、外部からＮＡＮＤフラッシュメモリ２１への直接的なアクセスが可能になる。

一方、パススルーモードからノーマルモードへの切り換えは、コマンドの入力により行う方法、及びパワーオン時に常にノーマルモードで起動させる方法等が考えられる。

前者の場合、任意の切り換えが可能であるので、外部ピン２８がメモリコントローラ２２の無い通常のＮＡＮＤフラッシュメモリとコンパチブルであるということと相俟って、必要に応じて、ＬＢＡ−ＮＡＮＤメモリ２０として使用したり、メモリコントローラ２２の無い通常のＮＡＮＤフラッシュメモリとして使用するという切り換えが可能になる。但し、この場合、ＭＰＵ２４によるコマンド解析でモード切替を行うので、外部ピン２８から入力されるコマンドが、パススルーモード時でも常にＭＰＵ２４でコマンド解析できる状態になっている必要がある。

一方、パススルーモードが、専らデバイス提供者による製品評価を目的としたものであり、通常はユーザに使用されることは無いか、又はユーザに使用されては困るような場合には、後者のように常にノーマルモードで起動させる方法が望ましい。

なお、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、フラッシュメモリとしてＮＡＮＤ型を使用しているが、ＮＯＲ型フラッシュメモリ等他の形式のメモリを用いた場合でも、本発明を適用することができる。

この発明の一実施の形態によるＬＢＡ−ＮＡＮＤメモリの構成を示すブロック図である。 同ＬＢＡ−ＮＡＮＤメモリのメモリセルアレイ構成を示す図である。 同ＬＢＡ−ＮＡＮＤメモリのアクセス動作を示すタイミング図である。 同ＬＢＡ−ＮＡＮＤメモリのパススルーモードを説明するためのブロック図である。 同ＬＢＡ−ＮＡＮＤメモリのノーマルモードでのリード・ライトシーケンスを示す図である。 同ＬＢＡ−ＮＡＮＤメモリのパススルーモードでのリード・ライトシーケンスを示す図である。 同ＬＢＡ−ＮＡＮＤメモリのパススルーモードへの切り替えオペレーションの手順を示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、２０…ＬＢＡ−ＮＡＮＤメモリ、２１…ＮＡＮＤフラッシュメモリ、２２…メモリコントローラ、２３…ＮＡＮＤフラッシュインタフェース、２４…ＭＰＵ、２５…ホストインタフェース、２６…バッファＲＡＭ、２７…ハードウェアシーケンサ、２８…外部ピン。

Claims (5)

1. データを記憶するメモリ部と、
   外部から供給された論理アドレスを前記メモリ部の物理アドレスに変換して前記メモリ部をアクセスするメモリコントローラと
   を備え、
   前記メモリ部と前記メモリコントローラとは一つのパッケージ内に集積され、
   前記パッケージの外部ピンは、前記メモリ部と前記メモリコントローラとの間の入出力ポート及び各種制御信号の入出力線と対応するように設けられ、
   前記外部ピンが、前記メモリコントローラに接続されるノーマルモードと、前記外部ピンが、前記メモリ部と直結されるパススルーモードとを有する
   ことを特徴とする半導体記憶装置。
2. 前記ノーマルモードでは、外部から前記メモリコントローラを介して前記メモリ部がアクセスされ、
   前記パススルーモードでは、外部から前記メモリコントローラを介さずに前記メモリ部が直接アクセスされる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ノーマルモードでは、前記外部ピンを介して論理アドレスを入力し、
   前記パススルーモードでは、前記外部ピンを介して物理アドレスを入力する
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記メモリコントローラは、前記外部ピンを介して所定のコマンド及びパスワードが入力されたときにノーマルモードからパススルーモードに切り換える
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリコントローラは、前記外部ピンを介して所定のコマンドが複数回入力され、且つパスワードが入力されたときにノーマルモードからパススルーモードに切り換える
   ことを特徴とする請求項１記載の半導体記憶装置。

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