KR20170119634A - Ecc-가능 플래시 메모리에서 판독 시간 제어를 위한 방법 및 장치 - Google Patents

Ecc-가능 플래시 메모리에서 판독 시간 제어를 위한 방법 및 장치 Download PDF

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Abstract

플래시 반도체 메모리에서, 감지 및 연속 ECC 코딩 동작은 소정 수의 클록을 개개의 동작에보다는 조합된 동작에 할당하고 높은 VCC 값에 대해서는 더 높은 주파수에서 그리고 낮은 VCC 값에 대해서는 더 낮은 주파수에서 동작시킴으로써 허비 시간 없이 VCC 값 범위에 걸쳐 수행된다.

Description

ECC-가능 플래시 메모리에서 판독 시간 제어를 위한 방법 및 장치{APPARATUS AND METHOD FOR READ TIME CONTROL IN ECC-ENABLED FLASH MEMORY}
본 발명은 디지털 메모리 디바이스에 관한 것이고, 더 구체적으로는, ECC-가능 플래시 메모리에서 판독 시간 제어를 위한 방법 및 장치에 관한 것이다.
플래시 메모리 디바이스는 NOR-유형 및 NAND-유형과 같은 메모리 어레이를 포함하는 다양한 유형의 메모리 어레이를 포함할 수 있다. 특히, NAND 플래시 메모리는 그 유의미한 비용 이점에 기인하여 점점 더 대중화되었다. 더욱, NAND 플래시 메모리는 지금은, 전통적 NAND 인터페이스로부터 LPC(low pin count) 직렬 주변장치 인터페이스("SPI")까지의 범위에 이르는, 다양한 다른 인터페이스에서 이용가능하다. 그렇지만, NAND 플래시 메모리는 불량 블록 조건 및 우발적 판독 오류에 취약하여, 공통적으로 불량 블록 관리 및 오류 정정 코드("ECC") 프로세싱이 그러한 메모리와 사용된다. ECC 프로세싱은 NOR-유형 메모리 어레이와 사용될 수 있지만, 덜 흔하다.
ECC 프로세싱은 메모리 디바이스의 내부 또는 외부에서일 수 있다. 많은 ECC 구현에서, 내부 ECC 계산은 페이지 프로그래밍 동안 행해지고, 그리고 결과적 EEC 정보는 각각의 페이지에 대해 여분 구역이라고 알려져 있는 구역에 저장된다. 데이터 판독 동작 동안, 내부 ECC 엔진은 앞서-저장된 ECC 정보에 따라 데이터를 검증하고, 제한된 한도로, 표시된 정정을 한다.
고속 판독 속도로 메모리 신뢰도를 개선하기 위해 광범위한 VCC 범위에 걸쳐 다양한 유형의 플래시 메모리 디바이스에서 ECC를 채용하는 것이 바람직할 것이다.
본 발명의 일 실시형태는 반도체 메모리로서, 플래시 메모리 어레이; 플래시 메모리 어레이에 결합된 복수의 감지 증폭기; 복수의 감지 증폭기에 결합된 복수의 고속 메모리 소자; 고속 메모리 소자에 결합된 오류 정정 코드("ECC") 회로; 플래시 메모리 어레이와 연관된 적어도 하나의 더미 플래시 메모리 셀; 더미 플래시 메모리 셀에 결합된 적어도 하나의 더미 감지 증폭기; 더미 감지 증폭기에 결합된 입력 및 고속 메모리 소자에 결합된 출력을 갖는 구동기; 및 플래시 메모리 어레이, 감지 증폭기, 더미 감지 증폭기, 및 ECC 회로에 결합된 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는, 공칭 VCC에서 그리고 제1 주파수에서, 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 감지 동작 및 연속 ECC 동작을 수행하는 기능; 높은 VCC에서 그리고 제1 주파수보다 더 큰 제2 주파수에서, 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계보다 더 작은 제2 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 감지 동작 및 연속 ECC 동작을 수행하는 기능; 및 낮은 VCC에서 그리고 제1 주파수보다 더 작은 제3 주파수에서, 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계보다 더 큰 제3 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 감지 동작 및 연속 ECC 동작을 수행하는 기능을 실행하기 위한 로직 및 메모리 소자를 포함한다.
본 발명의 다른 실시형태는 반도체 메모리의 플래시 메모리 어레이의 오류 정정 코드("ECC") 프로세싱된 판독을 수행하는 방법으로서, 공칭 VCC에서, 제1 주파수에서 반도체 메모리를 동작시키는 단계로서, 감지 동작 및 연속 ECC 동작은 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 일어나는, 제1 주파수에서 반도체 메모리를 동작시키는 단계; 높은 VCC에서, 제1 주파수보다 더 큰 제2 주파수에서 반도체 메모리를 동작시키는 단계로서, 감지 동작 및 연속 ECC 동작은 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계보다 더 작은 제2 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 일어나는, 제2 주파수에서 반도체 메모리를 동작시키는 단계; 및 낮은 VCC에서, 제1 주파수보다 더 작은 제3 주파수에서 반도체 메모리를 동작시키는 단계로서, 감지 동작 및 연속 ECC 동작은 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계보다 더 큰 제3 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 일어나는, 제3 주파수에서 반도체 메모리를 동작시키는 단계를 포함한다.
도 1은 ECC 있는 연속적 페이지 판독 동안 일어나는 다양한 동작의 선도;
도 2는 예시적 일례에 대해 VCC의 함수로서 감지 시간 및 ECC 코딩 시간의 그래프;
도 3은 종래 기술로서 공칭 VCC에서 메모리 디바이스를 판독하기 위한 타이밍 선도;
도 4는 종래 기술로서 높은 VCC에서 메모리 디바이스를 판독하기 위한 타이밍 선도;
도 5는 종래 기술로서 낮은 VCC에서 메모리 디바이스를 판독하기 위한 타이밍 선도;
도 6은 본 발명에 기반한 메모리 디바이스의 도식적 기능적 블록 선도;
도 7은 공칭 VCC에서 도 6의 메모리 디바이스를 판독하기 위한 타이밍 선도;
도 8은 높은 VCC에서 도 6의 메모리 디바이스를 판독하기 위한 타이밍 선도;
도 9는 낮은 VCC에서 도 6의 메모리 디바이스를 판독하기 위한 타이밍 선도; 및
도 10은 데이터 래치 어레이를 제어하도록 플래시 메모리 어레이에서의 더미 영-판독 및 더미 일-판독 셀을 각각의 더미 감지 증폭기와 함께 사용하는 본 발명에 기반한 메모리 디바이스의 도식적 기능적 블록 선도.
플래시 메모리 디바이스는 직렬 및 병렬 NOR 플래시, 및 직렬 및 병렬 NAND 플래시를 포함하는, 다양한 구성에서 이용가능하다. 그러한 플래시 메모리는 전형적으로는 플래시 메모리 어레이로부터 데이터를 판독하도록 감지 증폭기의 어레이를 사용한다. 이들 감지 증폭기는 주소지정된 세트의 메모리 셀에서 데이터를 감지하고, 그리고 감지된 데이터가, NAND 메모리 어레이와 그리고 점점 더 NOR 메모리 어레이와 온-칩 사용되는, 오류 정정 코딩("ECC") 회로와 같은 디지털 회로에 의한 후속 프로세싱을 위해 고속 메모리 소자의 어레이(단일 행(row) 또는 다수 행)에 래칭되는 것을 가능하게 하는 아날로그 회로이다. 예시적 유형의 감지 증폭기는, 예컨대, Chan 등에게 2015년 2월 10일자로 발급된 미국 특허 제8,953,384호에서 기술되어 있으며, 이로써 그 전체가 그 참조에 의해 여기에 편입된다. 예시적 유형의 고속 메모리 소자, (데이터 레지스터 및 캐시 레지스터를 포함할 수 있는) 페이지 버퍼, ECC 회로, 및 그 동작은, 예컨대, Winbond Electronics Corporation, W25N01GV: SpiFlash 3V 1G-Bit Serial SLC NAND Flash Memory with Dual/Quad SPI & Continuous Read: Preliminary Revision B, Hsinchu, Taiwan, R.O.C., 2013년 11월 26일; Gupta 등에게 2014년 3월 4일자로 발급된 미국 특허 제8,667,368호; Michael 등에게 2015년 9월 8일자로 발급된 미국 특허 제9,128,822호; 및 Jigour 등의 이름으로 2014년 9월 18일자로 공개된 미국 특허 출원 공보 제2014/0269065호에 기술되어 있으며, 이로써 그 전부는 그 전체가 그 참조에 의해 여기에 편입된다.
고속 판독 성능은 플래시 메모리 디바이스에서 바람직하다. 연속적 페이지 판독은 XIP(execute-in-place) 및 코드 새도잉을 요건으로 하는 애플리케이션에 특히 유익한 유형의 고성능 판독이다. 고속 판독 성능은 NOR 플래시를 사용하는 저밀도 및 중밀도 메모리 디바이스에 이용가능하다; 예컨대, 문헌[Winbond Electronics Corporation, W25Q16DV Data Sheet: spiflash 3V 16M-Bit Serial Flash Memory with Dual and Quad SPI, Rev. I, 2014년 11월 18일] 참조. 고속 판독 성능은 또한 NAND 플래시를 사용하는 고밀도 메모리 디바이스에 대해 달성될 수 있다. 도 1은 감지 및 ECC 동작 양자를 포함하는 NAND 플래시 어레이에 대한 연속적 페이지 판독을 도시한다. 이 타이밍 예는 Gupta 등에게 2014년 3월 4일자로 발급된 전술한 미국 특허 제8,667,368호에서 기술되어 있으며, 이로써 그 전체가 그 참조에 의해 여기에 편입된다.
판독 성능은 전형적으로 공칭 VCC에 최적화되어 있는 한편, 판독 성능은 VCC 가 공칭보다 더 높거나 더 낮을 때 고생한다. 도 2는 VCC 범위에 걸쳐 감지 시간(50)에서의 변동 및 ECC 코딩 시간(60)에서의 변동을 도시한다. 도시된 모든 값은 예시적이고, 그리고 메모리 유형 및 용량에서의 차이에 따라 다를 수 있다. 도 3, 도 4 및 도 5는 VCC 범위에 걸쳐 감지 시간(50)에서의 그리고 ECC 코딩 시간(60)에서의 변동이 판독 성능에 어떻게 영향을 미치는지 도시한다.
도 3은, 클록 신호(CLK)(100), 커맨드 입력(121), 주소 적재(122), 감지(123), ECC(124), 및 데이터 출력(125)과 같은 다양한 예시적 순차적 동작(120), 및 데이터 래치 신호(130)를 도시하는, 판독 동작의 단순화된 타이밍 선도이다. 데이터 래치 신호(130)는 감지된 데이터를 ECC 동작(124)의 개시 시에 고속 메모리 소자의 어레이에 래칭하기 위해 시간(132)에서 펄싱한다. 감지 동작(123)은 그것에 할당된 m 클록을 갖는 한편, ECC 동작(124)은 그것에 할당된 n 클록을 갖는다. 공칭 VCC (80), 예컨대, 예시적으로는 1.8 볼트(다른 공통적 공칭 VCC는 3.3 볼트)에서, 감지 시간은 예시적으로는 35ηs이고 ECC 코딩 시간은 예시적으로는 10ηs이다. 그래서, 감지 시간 대 코딩 시간의 비는 7:2이고, 그리고 "m" 및 "n"은 m:n의 비가 또한 7:2이도록 확립된다. 이러한 식으로, 판독 시간 및 ECC 코딩 시간 양자는 최적화되고 시간이 허비되지 않는다.
불행하게도, 성능은 아날로그 판독 감지 회로의 감도, 및 훨씬 더 적은 정도로는 디지털 ECC 프로세싱 회로의 감도, 프로세스 파라미터, 온도, 및 VCC에서의 변동에 기인하여 더 높은 VCC 및 더 낮은 VCC 에서 상당히 다를 수 있다.
높은 VCC(90), 예컨대, 예시적으로는 1.9 볼트에서, 감지 시간은 예시적으로는 8ηs일 수 있고 ECC 코딩 시간은 예시적으로는 8ηs일 수 있다. 이러한 경우에, 아날로그 판독 감지 회로는 디지털 ECC 프로세싱 회로보다 더 고속으로 동작한다. 도 4에서 도시된 바와 같이, ECC 동작(230)에는 n 클록이 필요한 한편, 아날로그 감지 동작(210)은 m 클록의 지속시간보다 아주 이전에 빨리 완료되어, m:n이 7:2일 때 허비 시간(220)을 초래한다. 이러한 특정 값의 높은 VCC에서의 최적 m:n 비는 2:2로서, 7:2와는 상당히 다르다.
낮은 VCC(70), 예컨대, 예시적으로는 1.7 볼트에서, 감지 시간은 예시적으로는 50ηs일 수 있고 ECC 코딩 시간은 예시적으로는 12ηs일 수 있다. 이러한 경우에, 아날로그 판독 감지 회로는 디지털 ECC 프로세싱 회로보다 더 저속으로 동작한다. 도 5에서 도시된 바와 같이, 아날로그 감지 동작(310)에는 m 클록이 필요한 한편, ECC 동작(320)은 n 클록의 지속시간보다 이전에 빨리 완료되어, m:n이 7:2일 때 허비 시간(330)을 초래한다. 이러한 특정 값의 낮은 VCC에서의 최적 m:n 비는 약 8.3:2로서, 7:2와는 상당히 다르다.
도 6은 소정 수의 클록을 개개의 동작에보다는 조합된 동작에 할당하고 높은 VCC 값에 대해서는 더 높은 주파수에서 그리고 낮은 VCC 값에 대해서는 더 낮은 주파수에서 동작시킴으로써 허비 시간 없이 VCC 값 범위에 걸쳐 감지 및 연속 ECC 코딩 동작이 수행되는 예시적 메모리 디바이스(500)의 도식적 블록 선도이다. 메모리 디바이스(500)는 감지 및 ECC 코딩이 허비 시간 없이 일어날 수 있도록 데이터 래치 신호 속도를 제어하기 위해 적어도 하나의 더미 감지 증폭기 및 더미 메모리 셀을 사용한다. 예시적 판독 회로를 보여주도록 단순화된 메모리 디바이스(500)는, 예컨대, NAND 플래시 메모리 어레이 또는 NOR 플래시 메모리 어레이, 또는 그 조합을 포함하는, ECC 프로세싱이 필요하거나 바람직한 플래시 메모리 셀 및 메모리 아키텍처의 어느 적합한 유형 또는 유형의 조합이라도 될 수 있는, 주소지정가능한 플래시 메모리 어레이(510)를 포함한다(주소지정 회로는 명확화를 위해 생략됨). 메모리 어레이(510)의 다수의 셀은 감지 증폭기(521 내지 526)의 어레이(520)를 사용하여 감지되고, 그리고 주소지정된 셀에 의해 저장된 디지털 값은 고속 메모리 소자의 어레이(550)에 래칭된다. 어레이(550)는 NOR 메모리 디바이스에서 공통적으로 사용되는 바와 같은 데이터 래치 회로의 단순 일차원 어레이와 같은 어느 유형의 고속 메모리 소자라도 가질 수 있거나, 또는 2개의 부분으로 조직되는 캐시 레지스터 및 2개의 부분으로 조직되는 데이터 레지스터를 갖는 페이지 버퍼와 같은 더 복잡한 어레이일 수 있는 바, NAND 메모리 디바이스에 특히 적합하고 그리고 전술한 2014년 3월 4일자로 발급된 미국 특허 제8,667,368호, 2015년 9월 8일자로 발급된 미국 특허 제9,128,822호, 및 2014년 9월 18일자로 공개된 미국 특허 출원 공보 제2014/0269065호에 더 충분히 기술되어 있으며, 이로써 그 전부는 그 전체가 그 참조에 의해 여기에 편입된다. 메모리 디바이스(500)는 또한 페이지 버퍼에서의 캐시 레지스터의 부분에 대응하여 2개 이상의 섹션으로 배열된 ECC 회로든 단위 ECC 회로든 포함하는, 어느 유형의 적합한 ECC 알고리즘이라도 구현하는 어느 유형의 ECC 회로라도 될 수 있는, 오류 정정 회로(560)를 포함하는 바, 전술한 2014년 3월 4일자로 발급된 미국 특허 제8,667,368호, 2015년 9월 8일자로 발급된 미국 특허 제9,128,822호, 및 2014년 9월 18일자로 공개된 미국 특허 출원 공보 제2014/0269065호에 더 충분히 기술되어 있으며, 이로써 그 전부는 그 전체가 그 참조에 의해 여기에 편입된다.
메모리 디바이스(500)는 또한 더미 감지 증폭기(532) 및 구동기(540)를 포함한다. 더미 감지 증폭기(532)는 감지 증폭기 어레이(520)에서의 감지 증폭기(521 내지 526)와 동일하거나 본질적으로 동일한 회로 특성을 가질 수 있다. 하나 이상의 더미 셀(530)의 판독 동작을 완료 시, 더미 감지 증폭기(532)는, 데이터를 래칭하고 ECC 동작을 시작하도록 데이터 래치 신호를 데이터 래치 어레이(550)에 공급하는, 구동기(540)에 그 출력을 제공한다.
메모리 디바이스(500)는 또한, 플래시 메모리 어레이(510), 감지 증폭기(520), 더미 감지 증폭기(532), 및 ECC 회로(560)를 포함하는 메모리 디바이스(500)의 회로들에 결합되고, 그리고 메모리 디바이스(500)를 제어하기 위한 레지스터와 같은 로직 및 메모리 소자를 포함하는, 메모리 컨트롤러(562)를 포함한다.
도 7은 공칭 VCC에서 메모리 디바이스(500)에 대한 판독 동작의 단순화된 타이밍 선도이다. 도 7은, 클록 신호(CLK)(600), 커맨드 입력(621), 주소 적재(622), 감지(623), ECC(624), 및 데이터 출력(625)과 같은 다양한 예시적 동작(620), 더미 감지 및 주 어레이 감지 가능 신호(630), 및 데이터 래치 신호(640)를 도시한다. 데이터 래치 펄스(642)는 감지된 데이터를 고속 메모리 소자(550)에 래칭하고 ECC 동작(624)의 개시를 제어하기 위해 본질적으로 감지 동작(623)의 완료 시 일어난다. 공칭 VCC에서, 감지 동작(623) 및 ECC 동작(624)은 m+n 클록 합에 걸쳐 일어난다. 도시된 바와 같은 감지 동작(623)이 m 클록에 걸쳐 일어나고 도시된 바와 같은 ECC 동작(624)이 "n" 클록에 걸쳐 일어나더라도, 이것은 단지 예시일 뿐이고 "m" 클록이 감지 동작(623)에 할당됨 또는 "n" 클록이 ECC 동작(624)에 할당됨을 의미하지는 않는다. 그보다는, m+n 클록 합이 감지 동작(623)과 ECC 동작(624)의 조합에 할당된다. 총 시간은 35ηs 더하기 10ηs, 또는 45ηs여서, 감지 및 ECC에 대한 클록의 비는 7:2 또는 3.5이고, 그리고 공칭 VCC에서 시간은 허비되지 않는다.
유익하게도, 감지 동작(623)과 ECC 동작(624)은, 감지 동작(623) 또는 ECC 동작(624)을 어떠한 특정 클록 수(m 또는 n)로도 제약함이 없이, 동작의 전체 특정된 VCC 범위에 걸쳐 m+n 클록의 시간 기간 동안 일괄하여 일어난다.
도 8은 높은 VCC에서 판독 동작의 타이밍을 도시한다. 높은 VCC에서, m+n 고속 클록이 일어나고, 그리고 데이터 래치 신호의 클록 속도 및 타이밍은 ECC 동작(624)이 본질적으로 감지 동작(623)에 연속하여, 즉, 뒤에 무시할 수 있는 지연으로 그리고 허비 시간 없이 따르게 되는 그러한 것이다. 상당히 가속된 감지 동작(623)은 m보다 더 적은 클록에 걸쳐 일어나는 한편, ECC 동작(624)은 n보다 더 많은 클록에 걸쳐 일어난다. 감지 동작 및 ECC 동작에 대한 시간은 8ηs 및 8ηs여서, 감지 및 ECC에 대한 클록의 비는 (공칭 VCC에서의 3.5보다 더 작은) 1:1 또는 1.0이다. 총 시간은 16ηs(도 2)여서, 7+2=9의 클록 수에 대한 비, 제품 클록 주파수는 562.5㎒이다. 도 8의 예를 도 4의 예와 대비하면, 거기에서는 최대 클록 주파수가 ECC에 의해 제한되는데, 그에 대해 시간은 8ηs(도 2)이고 클록 수는 2여서, 250㎒의 제품 클록 주파수를 내놓는다. 그래서, 도 6의 구현을 사용하는 도 8의 판독 동작은, 실제로는 최대 클록 주파수가 다른 설계 인자에 의해 제한될 수 있기는 하지만, 도 4의 판독 동작보다 더 높은 주파수에서 동작할 수 있다.
도 9는 낮은 VCC에서 판독 동작의 타이밍을 도시한다. 낮은 VCC에서, m+n 저속 클록이 일어나고, 그리고 데이터 래치 신호의 클록 속도 및 타이밍은 ECC 동작(624)이 본질적으로 감지 동작(623)에 연속하여, 즉, 뒤에 무시할 수 있는 지연으로 그리고 허비 시간 없이 따르게 되는 그러한 것이다. 상당히 감속된 감지 동작(623)은 m보다 더 많은 클록에 걸쳐 일어나는 한편, ECC 동작(624)은 n보다 더 적은 클록에 걸쳐 일어난다. 감지 동작 및 ECC 동작에 대한 시간은 50ηs 및 12ηs여서, 감지 및 ECC에 대한 클록의 비는 (공칭 VCC에서의 3.5보다 더 큰) 25:6 또는 4.2이다. 총 시간은 62ηs(도 2)여서, 7+2=9의 클록 수에서, 제품 클록 주파수는 145㎒이고, 그것이 본 설계에서 실현가능하다. 도 5의 예에서, 최대 클록 주파수는 감지에 의해 제한되는데, 그에 대해 시간은 7의 클록 수에서 50ηs(도 2)여서, 140㎒의 제품 클록 주파수를 내놓는다. 그래서, 도 6의 구현을 사용하는 도 9의 판독 동작은 도 5의 판독 동작보다 더 높은 주파수에서 동작할 수 있다.
도 10은 도 6의 메모리 디바이스(500)와 유사하지만 부가적 구현 상세를 포함하는 메모리 디바이스(570)의 도식적 블록 선도이다. 메모리 디바이스(570)는 플래시 메모리 어레이(571), 및 더미 판독-영 셀 및 더미 판독-일 셀을 포함하는 더미 어레이(573)를 포함한다. 더미 어레이(573)는 주 어레이(571)의 일부분일 수 있거나, 또는 별개의 미니-어레이일 수 있다. 단지 단일 쌍의 더미 판독-영 및 더미 판독-일 셀만이 도시되어 있기는 하지만, 메모리 디바이스(570)에서의 감지 및 ECC 세트의 수(명확화를 위해 단지 하나만 도시됨), 및 쌍이 전체 메모리와 연관되는지, 메모리의 블록과 연관되는지, 아니면 메모리의 페이지와 연관되는지에 종속하여 더 많은 쌍이 사용될 수 있다. 메모리 디바이스(570)는 또한 플래시 메모리 어레이(571)에 대한 감지 증폭기(572), 및 더미 어레이(573)에 대한 더미 감지 증폭기(574)를 포함한다. 감지 증폭기(572)의 출력은, 후에 각각의 래치(591 내지 596)에 래칭되는, 주소지정된 메모리 셀에 저장된 디지털 값을 결정하기 위해 각각의 비교기(581 내지 586)에서 참조 셀(도시되지 않음)에 의해 제공된 REF BIAS 전압과 비교된다. 래치(591 내지 596)의 출력은 ECC 프로세싱을 위해 ECC 회로(560)에 제공되고, 그리고 메모리 디바이스(570)로부터의 판독 데이터를 공급하기 위한 출력 회로(도시되지 않음)에 제공될 수 있다. 단지 단일 행 어레이의 래치(591 내지 596)만이 도시되어 있지만, 하나 이상의 부가적 행의 래치가 사용될 수 있고, 그리고 ECC 회로(560)는 다른 행 또는 행들의 래치로부터 데이터를 수신하고 그것에 데이터를 공급할 수 있다.
래치(591 내지 596)의 각각은 패스 트랜지스터 로직에서의 게이트 D 래치로서 도시되어 있고, 그리고 입력 및 출력이 신호(LATCH, LATCHB)에 따라 2개의 패스 게이트에 의해 제어되는 2개의 교차-결합 인버터를 포함한다. 래치(591 내지 596)는 하나의 적합한 유형의 고속 디지털 메모리 소자의 예에 불과하고, 그리고 다양한 유형의 플립-플롭 및 래치를 포함하는 여러 다른 유형의 고속 디지털 메모리 소자가 플래시 메모리 디바이스에서의 사용에 적합하고 당업계에 주지되어 있다.
감지 증폭기(574)의 출력은 상보적 데이터 래치 신호(LATCH, LATCHB)를 발생시키기 위해 각각의 비교기(573 내지 574)에서 참조 셀(도시되지 않음)에 의해 제공된 REF BIAS 전압과 비교된다. 데이터 래치 신호(LATCH)는 데이터 래치 신호(640)(도 7, 도 8, 및 도 9)에 대응한다. 더미 판독-영 셀에 의해 결정된 바와 같은 비교기(575)의 출력은 인버터(577)를 통해 AND 게이트(578)의 입력에 인가되며, 더미 판독-일 셀에 의해 결정된 바와 같은 비교기(576)의 출력은 AND 게이트(578)의 제2 입력에 인가된다. "0" 셀과 "1" 셀의 감지 시간에서의 차이는 AND 게이트(578)의 출력에서 펄스로서 나타나는데, 그것은 래치(591 내지 596)를 제어하고 ECC 코딩 프로세스를 시작하도록 신호(LATCH)로서 그리고 인버터(579)를 통해 신호(LATCHB)로서 인가된다. 이러한 구현은 더미 어레이(573)에서의 더미 판독-영 셀 및 더미 판독-일 셀, 및 더미 감지 증폭기(574)를 어레이(571)에서의 플래시 메모리 셀 및 감지 증폭기(572)와 본질적으로 동일한 전압, 프로세스 및 온도 조건에 노출시킨다.
메모리 디바이스(570)는 또한, 플래시 메모리 어레이(571), 감지 증폭기(572), 더미 감지 증폭기(574), 및 ECC 회로(560)를 포함하는 메모리 디바이스(570)의 회로들에 결합되고, 그리고 메모리 디바이스(570)를 제어하기 위한 레지스터와 같은 로직 및 메모리 소자를 포함하는, 메모리 컨트롤러(599)를 포함한다.
더미 어레이(573)에서의 더미 판독-영 셀 및 더미 판독-일 셀은 데이터 래치 신호(LATCH, LATCHB)의 속도를 제어하고, 그로써 판독 속도와 품질 간 소망 균형을 달성하도록 트리밍될 수 있다. 더미 판독-영 셀은 가장 느린 주 어레이 데이터 판독-영 속도를 갖도록 트리밍될 수 있는 한편, 더미 판독-일 셀은 가장 느린 주 어레이 데이터 판독-일 속도를 갖도록 트리밍될 수 있다. 소망하는 경우 적합한 오류 한계가 제공될 수 있다. 플래시 메모리 셀의 판독 속도는, 다양한 비교기(581 내지 586)에 전압(예컨대, 신호(REF BIAS))으로서 인가되는, 메모리 셀 전류와 참조 셀 전류 간 차이에 종속할 수 있다. 예컨대, 참조 셀 전류가 12㎂이고, 최소 판독-일 셀 전류가 22㎂이고, 그리고 최대 판독-영 셀 전류가 2㎂인 경우를 고려한다. 예시적으로, 더미 판독-일 셀 전류는 20㎂로 트리밍될 수 있고, 그리고 더미 판독-영 셀 전류는 4㎂로 트리밍될 수 있다. 트리밍은, 메모리 셀과는 다른 로딩을 갖는 더미 셀을 설계함으로써, 또는 각각의 더미 메모리 셀에 대해 다수의 셀을 사용함으로써, 또는 더미 메모리 셀에 기록함으로써와 같이, 어느 기지의 방식으로라도 행해질 수 있다.
감지 동작이 완료될 때, 데이터 래치 신호는 전력 소비를 감축하기 위해 플래시 메모리 어레이(571)를 전력 다운하거나 심지어 전력 오프하도록 사용될 수 있다. 플래시 메모리 어레이(571)에 대한 그러한 전력 제어는 특히 낮은 주파수에서 유익하다.
여기에서 제시된 바와 같은 그 애플리케이션 및 이점을 포함하는 본 발명의 설명은 예시적인 것이고, 그리고 청구범위에서 제시되는 본 발명의 범위를 한정하려는 의도는 아니다. 여기에서 개시된 실시형태의 변형 및 수정이 가능하고, 그리고 본 특허 문서의 검토 시 당업자에게는 실시형태의 다양한 요소의 균등물 및 그 실용적 대안물이 이해될 것이다. 예컨대, 여기에서 주어진 특정 값은 달리 식별되지 않는 한 예시적인 것이고, 그리고 설계 고려 사항으로서 달라질 수 있다. "제1" 및 "제2"와 같은 용어는 구별하는 용어이고 그리고 전체의 특정 부분 또는 순서를 내포하는 것으로 해석되어서는 안 된다. 실시형태의 다양한 요소의 균등물 및 대안물을 포함하는, 여기에서 개시된 실시형태의 이들 및 다른 변형 및 수정은, 이하의 청구범위에서 제시되는 바와 같은 본 발명을 포함하는, 본 발명의 범위 및 취지로부터 벗어남이 없이 이루어질 수 있다.
REF BIAS … 참조 바이어스 전압
Vcc … 전압
LATCH … 제1 데이터 래치 신호
LATCHB … 제2 데이터 래치 신호
ECC-0, ECC-1 … 오류 정정 코드
CR-0, CR-1 … 캐시 레지스터
PR … 페이지 판독
50 … 감지 시간
60 … 오류 정정 코딩 시간
70 … 낮은 전압
80 … 공칭 전압
90 … 높은 전압
100 … 클록 신호
120 … 순차적 동작
121 … 커맨드 입력 동작
122 … 주소 적재 동작
123 … 감지 동작
124 … 오류 정정 코딩 동작
125 … 데이터 출력 동작
130 … 데이터 래치 신호
132 … 시간
200 … 클록 신호
210 … 아날로그 감지 동작
220 … 허비 시간
230 … 오류 정정 코딩 동작
310 … 아날로그 감지 동작
320 … 오류 정정 코딩 동작
330 … 허비 시간
500 … 메모리 디바이스
510 … 플래시 메모리 어레이
520 … 어레이
521 - 526 … 감지 증폭기
530 … 더미 셀
532 … 더미 감지 증폭기
540 … 구동기
550 … 어레이
560 … 오류 정정 회로
562 … 메모리 컨트롤러
570 … 메모리 디바이스
571 … 플래시 메모리 어레이
572 … 감지 증폭기
573 … 더미 어레이
574 … 더미 감지 증폭기
575 - 576 … 비교기
577 … 인버터
578 … AND 게이트
579 … 인버터
581 - 586 … 비교기
591 - 596 … 래치
599 … 메모리 컨트롤러
600 … 클록 신호
620 … 타이밍 동작
621 … 커맨드 입력 동작
622 … 주소 적재 동작
623 … 감지 동작
624 … 오류 정정 코딩 동작
625 … 데이터 출력 동작
630 … 더미 감지, 및 주 어레이 감지 가능 신호
632 … 더미 감지 및 메모리 어레이 감지 가능 펄스
640 … 데이터 래치 신호
642 … 데이터 래치 펄스
700, 800 … 클록 신호

Claims (12)

  1. 반도체 메모리로서,
    플래시 메모리 어레이;
    상기 플래시 메모리 어레이에 결합된 복수의 감지 증폭기;
    상기 복수의 감지 증폭기에 결합된 복수의 고속 메모리 소자;
    상기 고속 메모리 소자에 결합된 오류 정정 코드("ECC") 회로;
    상기 플래시 메모리 어레이와 연관된 적어도 하나의 더미 플래시 메모리 셀;
    상기 더미 플래시 메모리 셀에 결합된 적어도 하나의 더미 감지 증폭기;
    상기 더미 감지 증폭기에 결합된 입력 및 상기 고속 메모리 소자에 결합된 출력을 갖는 구동기; 및
    상기 플래시 메모리 어레이, 상기 감지 증폭기, 상기 더미 감지 증폭기, 및 상기 ECC 회로에 결합된 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는,
    공칭 VCC에서 그리고 제1 주파수에서, 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 감지 동작 및 연속 ECC 동작을 수행하는 기능;
    높은 VCC에서 그리고 상기 제1 주파수보다 더 큰 제2 주파수에서, 상기 소정 총 수의 클록 펄스에 걸쳐, 그리고 상기 제1 비 관계보다 더 작은 제2 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 상기 감지 동작 및 상기 연속 ECC 동작을 수행하는 기능; 및
    낮은 VCC에서 그리고 상기 제1 주파수보다 더 작은 제3 주파수에서, 상기 소정 총 수의 클록 펄스에 걸쳐, 그리고 상기 제1 비 관계보다 더 큰 제3 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 상기 감지 동작 및 상기 연속 ECC 동작을 수행하는 기능을 실행하기 위한 로직 및 메모리 소자를 포함하는, 반도체 메모리.
  2. 제1항에 있어서, 상기 플래시 메모리 어레이는 NOR 플래시 메모리 어레이를 포함하는, 반도체 메모리.
  3. 제1항에 있어서, 상기 플래시 메모리 어레이는 NAND 플래시 메모리 어레이를 포함하는, 반도체 메모리.
  4. 제1항에 있어서, 상기 소정 총 수의 클록 펄스는 9이고, 상기 제1 비 관계는 3.5이고, 상기 제2 비 관계는 1.0이고, 그리고 상기 제3 비 관계는 4.2인, 반도체 메모리.
  5. 제1항에 있어서,
    상기 플래시 메모리 어레이와 연관된 부가적 더미 플래시 메모리 셀로서, 상기 더미 플래시 메모리 셀은 판독-영 셀이고 그리고 상기 부가적 더미 플래시 메모리 셀은 판독-일 셀인 상기 부가적 더미 플래시 메모리 셀; 및
    상기 부가적 더미 플래시 메모리 셀에 결합된 부가적 감지 증폭기를 더 포함하되,
    상기 구동기는 상기 부가적 더미 감지 증폭기에 결합된 부가적 입력을 갖는, 반도체 메모리.
  6. 제5항에 있어서, 상기 구동기는 래치 제어 펄스를 발생시키도록 상기 감지 증폭기 및 상기 부가적 감지 증폭기로부터의 입력에 응답하는 로직 회로를 포함하는, 반도체 메모리.
  7. 반도체 메모리로서,
    플래시 메모리 어레이;
    상기 플래시 메모리 어레이에 결합된 복수의 감지 증폭기;
    상기 복수의 감지 증폭기에 결합된 복수의 고속 메모리 소자;
    상기 고속 메모리 소자에 결합된 오류 정정 코드("ECC") 회로;
    상기 플래시 메모리 어레이와 연관된 더미 판독-영 플래시 메모리 셀;
    상기 더미 판독-영 플래시 메모리 셀에 결합된 제1 더미 감지 증폭기;
    상기 플래시 메모리 어레이와 연관된 더미 판독-일 플래시 메모리 셀;
    상기 더미 판독-일 플래시 메모리 셀에 결합된 제2 더미 감지 증폭기;
    상기 제1 더미 감지 증폭기 및 상기 제2 더미 감지 증폭기의 감지 시간에서의 차이의 함수로서 래치 제어 펄스를 당해 출력에서 제공하도록 상기 제1 더미 감지 증폭기에 결합된 제1 입력 및 상기 제2 더미 감지 증폭기에 결합된 제2 입력을 갖는 로직 회로로서, 상기 로직 회로의 상기 출력은 상기 고속 메모리 소자에 결합되는 상기 로직 회로; 및
    상기 플래시 메모리 어레이, 상기 감지 증폭기, 상기 더미 감지 증폭기, 및 상기 ECC 회로에 결합된 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는,
    공칭 VCC에서 그리고 제1 주파수에서, 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 감지 동작 및 연속 ECC 동작을 수행하는 기능;
    높은 VCC에서 그리고 상기 제1 주파수보다 더 큰 제2 주파수에서, 상기 소정 총 수의 클록 펄스에 걸쳐, 그리고 상기 제1 비 관계보다 더 작은 제2 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 상기 감지 동작 및 상기 연속 ECC 동작을 수행하는 기능; 및
    낮은 VCC에서 그리고 상기 제1 주파수보다 더 작은 제3 주파수에서, 상기 소정 총 수의 클록 펄스에 걸쳐, 그리고 상기 제1 비 관계보다 더 큰 제3 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 상기 감지 동작 및 상기 연속 ECC 동작을 수행하는 기능을 실행하기 위한 로직 및 메모리 소자를 포함하는, 반도체 메모리.
  8. 제1항에 있어서, 상기 플래시 메모리 어레이는 NOR 플래시 메모리 어레이를 포함하는, 반도체 메모리.
  9. 제1항에 있어서, 상기 플래시 메모리 어레이는 NAND 플래시 메모리 어레이를 포함하는, 반도체 메모리.
  10. 반도체 메모리의 플래시 메모리 어레이의 오류 정정 코드("ECC") 프로세싱된 판독을 수행하는 방법으로서,
    공칭 VCC에서, 제1 주파수에서 상기 반도체 메모리를 동작시키는 단계로서, 감지 동작 및 연속 ECC 동작은 소정 총 수의 클록 펄스에 걸쳐, 그리고 제1 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 일어나는, 상기 제1 주파수에서 상기 반도체 메모리를 동작시키는 단계;
    높은 VCC에서, 상기 제1 주파수보다 더 큰 제2 주파수에서 상기 반도체 메모리를 동작시키는 단계로서, 상기 감지 동작 및 상기 연속 ECC 동작은 상기 소정 총 수의 클록 펄스에 걸쳐, 그리고 상기 제1 비 관계보다 더 작은 제2 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 일어나는, 상기 제2 주파수에서 상기 반도체 메모리를 동작시키는 단계; 및
    낮은 VCC에서, 상기 제1 주파수보다 더 작은 제3 주파수에서 상기 반도체 메모리를 동작시키는 단계로서, 상기 감지 동작 및 상기 연속 ECC 동작은 상기 소정 총 수의 클록 펄스에 걸쳐, 그리고 상기 제1 비 관계보다 더 큰 제3 비 관계를 갖는 각각의 수의 클록 펄스에 걸쳐 일어나는, 상기 제3 주파수에서 상기 반도체 메모리를 동작시키는 단계를 포함하는, 반도체 메모리의 플래시 메모리 어레이의 ECC 프로세싱된 판독을 수행하는 방법.
  11. 제10항에 있어서, 상기 플래시 메모리 어레이는 NOR 플래시 메모리 어레이를 포함하는, 반도체 메모리의 플래시 메모리 어레이의 ECC 프로세싱된 판독을 수행하는 방법.
  12. 제10항에 있어서, 상기 플래시 메모리 어레이는 NAND 플래시 메모리 어레이를 포함하는, 반도체 메모리의 플래시 메모리 어레이의 ECC 프로세싱된 판독을 수행하는 방법.
KR1020170048575A 2016-04-19 2017-04-14 Ecc-가능 플래시 메모리에서 판독 시간 제어를 위한 방법 및 장치 KR102027641B1 (ko)

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