KR101251772B1 - 병렬 동작 모드를 갖는 솔리드 스테이트 저장 장치 제어기 - Google Patents

병렬 동작 모드를 갖는 솔리드 스테이트 저장 장치 제어기 Download PDF

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Abstract

솔리드 스테이트 저장 장치 및 상기 솔리드 스테이트 저장 장치의 동작 방법이 기재된다. 이러한 일실시예에서, 마스터 메모리 제어기는 복수의 메모리 통신 채널로 구성된다. 메모리 통신 채널들 중 하나 이상은 하나 이상의 슬레이브 메모리 제어기와 통신하도록 사용된다. 마스터 및 슬레이브 메모리 제어기가 병렬 동작 모드로 동작하여, 각각의 메모리 제어기의 메모리 통신 채널로 연결되어 있는 복수의 메모리 소자와 통신할 수 있다.

Description

병렬 동작 모드를 갖는 솔리드 스테이트 저장 장치 제어기{SOLID STATE STORAGE DEVICE CONTROLLER WITH PARALLEL OPERATION MODE}
본 발명은 메모리 소자에 관한 것이며, 구체적인 실시예로서, 비휘발성 메모리 소자에 관한 것이다.
메모리 소자는 컴퓨터 또는 그 밖의 다른 전자 장치에 내부 반도체 집적 회로를 포함할 수 있다. 다양한 타입의 메모리가 존재하는데, 가령, 랜덤 액세스 메모리(RAM: random access memory), 리드 온리 메모리(ROM: read only memory), 동적 랜덤 액세스 메모리(DRAM), 정적 RAM, 동기식 동적 RAM(SDRAM) 및 비휘발성 메모리가 있다.
비휘발성 메모리 소자(가령, 플래시 메모리)는 다양한 전자 분야에서 비휘발성 메모리의 대중적인 공급원으로 발전되었다. 플래시 메모리 소자는, 높은 메모리 밀도, 높은 신뢰도 및 낮은 전력 소모량을 가능하게 해주는 단일-트랜지스터 메모리 셀(one-transistor memory cell)을 이용하는 것이 일반적이다. 플래시 메모리의 일반적인 용도로는, 예를 들어, 개인용 컴퓨터, PDA(personal digital assistant), 디지털 카메라 및 셀방식 전화기가 있다. 통상적으로, 프로그램 코드 및 시스템 데이터(가령, 기본 입출력 시스템(BIOS))가 개인용 컴퓨터 시스템에서 사용되는 플래시 메모리 소자에 저장된다.
비휘발성 메모리 소자도 솔리드 스테이트 저장 장치(가령, 솔리드 스테이트 드라이브)에 포함된다. 컴퓨터에서 솔리드 스테이트 드라이브가, 일반적으로 대량의 데이터를 저장하기 위해 자기 디스크 또는 광학 디스크를 사용하는 하드 디스크 드라이브를 대체하도록 사용될 수 있다. 솔리드 스테이트 드라이브는 움직이는 부품을 이용하지 않지만, 하드 디스크 드라이브는 자기/광학 디스크와 상호작용하기 위한 복잡하고 예민한 드라이브와 판독/기입(read/write) 헤드 조립체를 필요로 한다. 따라서 솔리드 스테이트 드라이브가 진동과 충격으로 인한 데이터의 손상 및 소실에 더 강하다.
도 1은 제어기와 메모리 소자 사이에 4개의 채널을 갖는 통상적인 공지 기술의 솔리드 스테이트 저장 장치를 도시한다. 이 예시에서, 하나의 채널은 4개의 적층된 메모리 소자(101-104)로 구성되며, 제어기(100)로 연결되어 있다.
지금까지의 솔리드 스테이트 드라이브 기술의 한 가지 단점은, 컴퓨터의 하드 디스크 드라이브를 적절하고 비용 효율적으로 대체하기 위해 필요한 메모리 밀도를 얻는 것이다. 대부분의 오늘날의 컴퓨터는, 디지털 이미지, 영화 및 오디오 파일로 인해, 매우 대량의 데이터(가령, 250GB 이상)를 저장할 수 있는 능력을 필요로 한다. 따라서 효과적인 솔리드 스테이트 드라이브는 통상의 하드 드라이브에 근접하는 메모리 밀도를 가지며, 비용 경쟁력은 유지하고, 랩톱 컴퓨터의 지속적으로 감소하는 두께에, 또는 예컨대 기업 저장 시스템(enterprise storage system)의 제약에 여전히 적합해야 한다.
이상의 이유 때문에, 그리고 이하에서 서술될, 본원을 읽고 이해한 후 해당업계 종사자에게 자명해질 또 다른 이유로, 솔리드 스테이트 드라이브의 크기는 유지하거나 감소시키면서, 메모리 밀도를 증가시키기 위한 방법이 요구된다.
도 1은 통상의 종래 기술의 솔리드 스테이트 저장 장치를 도시한다.
도 2는 도 3의 비휘발성 메모리 소자에 따르는 비휘발성 메모리 어레이의 일부분의 일실시예의 개략도이다.
도 3은 도 2의 메모리 어레이를 포함하는 비휘발성 메모리 소자의 일실시예의 블록도이다.
도 4는 솔리드 스테이트 저장 장치의 하나 이상의 채널을 구성하는, 도 3에 따르는 복수의 비휘발성 메모리 소자의 일실시예의 블록도이다.
도 5는 병렬 동작 모드를 갖는 솔리드 스테이트 저장 장치를 포함하는 솔리드 스테이트 저장 장치의 일실시예의 블록도이다.
도 6은 도 5에 따르는 솔리드 스테이트 저장 장치 제어기의 논리적 표현을 도시한다.
도 7은 병렬 동작 모드를 갖는 솔리드 스테이트 저장 장치 제어기의 동작을 위한 방법의 일실시예의 순서도이다.
다음의 발명의 구체적인 기재에서, 본 발명의 일부분을 이루며, 설명을 목적으로 본 발명이 실시될 수 있는 특정 실시예가 도시되어 있는 첨부된 도면을 참조한다. 도면에서, 여러 장의 도면 간에 유사한 도면부호는 실질적으로 유사한 구성요소를 설명한다. 이들 실시예는 해당업계 종사자가 본 발명을 실시하기에 충분히 상세하게 기재된다. 또 다른 실시예가 사용될 수 있으며, 구조적, 논리적 및 전기적 변형예가 본 발명의 범위 내에서 가능할 수 있다. 따라서 다음의 상세한 설명은 본 발명을 제한하기 위함이 아니며, 본 발명의 범위는 첨부된 특허청구범위 또는 그 등가물에 의해서만 정의된다.
도 2는 비휘발성 메모리 셀들의 직렬 스트링을 포함하는 NAND 아키텍처 메모리 어레이의 일부분의 개략도를 도시한다. 이하의 기재에서, NAND 메모리 소자라고 지칭할지라도, 본 실시예는 이러한 아키텍처로 국한되지 않으며, 또 다른 메모리 소자 아키텍처에서도 사용될 수 있다.
메모리 어레이는, 컬럼(column)(가령, 직렬 스트링(204, 205))으로 배열된 비휘발성 메모리 셀(201)(가령, 플로팅 게이트)의 어레이로 구성된다. 각각의 직렬 스트링(204, 205)에서, 각각의 셀(201)은 드레인에서 소스로 연결되어 있다. 복수의 직렬 스트링(204, 205)에 걸쳐 있는 액세스 라인(가령, 워드 라인)(WL0-WL31)은 하나의 로우(row)에서, 각각의 메모리 셀의 제어 게이트로 연결되어 있어서, 상기 로우에서 메모리 셀의 제어 게이트를 바이어스할 수 있다. 데이터 라인(가령, 비트 라인(BL1, BL2)은 결국 감지 증폭기(sense amplifier)(도면상 도시되지 않음)로 연결되며, 상기 감지 증폭기는 특정 비트 라인상의 전류를 감지함으로써, 각각의 셀의 상태를 검출한다.
메모리 셀의 각각의 직렬 스트링(204, 205)이, 소스 선택 게이트(216, 217)에 의해, 소스 라인(206)으로 연결되고, 드레인 선택 게이트(212, 213)에 의해, 개별 비트 라인(BL1, BL2)으로 연결된다. 소스 선택 게이트(216, 217)는 소스 선택 게이트 제어 라인 SG(S)(218)에 의해 제어되며, 상기 소스 선택 게이트 제어 라인은 자신의 제어 게이트로 연결되어 있다. 드레인 선택 게이트(212, 213)는, 드레인 선택 게이트 제어 라인 SG(D)(214)에 의해 제어된다.
각각의 메모리 셀은 단일 레벨 셀(SLC) 또는 다중레벨 셀(MLC)로 프로그램될 수 있다. 각각의 셀의 문턱 전압(Vt)은 그 셀에 저장된 데이터를 나타낸다. 예를 들어, SLC에서, 0.5V의 Vt가 프로그램된 셀을 나타낼 수 있으며, 반면에 -0.5V의 Vt가 소거된 셀을 나타낼 수 있다. MLC는 복수의 Vt 윈도우를 가질 수 있으며, 각각의 Vt 윈도우는 서로 다른 상태를 나타낸다. 다중레벨 셀은, 셀에 저장된 특정 전압 범위에 비트 패턴을 할당함으로써, 전통적인 플래시 셀의 아날로그 속성을 이용한다. 이 기술은, 셀에 할당된 전압 범위의 크기에 따라, 셀당 2이상의 비트를 저장하는 것을 가능하게 한다.
도 3은 집적 회로 다이 상에 포함될 수 있는 비휘발성 메모리 소자(300)의 기능 블록도를 도시한다. 일실시예에서, 비휘발성 메모리 소자(300)는 플래시 메모리이다. 본 발명의 프로그래밍 실시예를 이해함에 있어 도움이 되는 메모리의 특징에 초점을 맞추기 위해, 비휘발성 메모리 소자(300)는 단순화되었다.
비휘발성 메모리 소자(300)는 비휘발성 메모리 셀(가령, 도 2에서 도시되어 있으며 앞서 설명된 플로팅 게이트 메모리 셀)로 구성된 어레이(330)를 포함한다. 메모리 어레이(330)는 워드 라인 로우와 비트 라인 컬럼의 뱅크로 배열된다. 일실시예에서, 메모리 어레이(330)의 컬럼은 직렬 스트링으로 구성되며, 상기 직렬 스트링은 메모리 셀들로 구성된다. 해당업계에 알려져 있다시피, 비트 라인으로의 셀의 연결은, 어레이가 NAND 아키텍처인지, 또는 AND 아키텍처인지, 또는 NOR 아키텍처인지를 결정한다.
메모리 어레이(330)는 메모리 블록을 구성할 수 있다. 통상, 메모리 소자의 크기(즉, 512MB, 1GB)에 의해, 메모리 블록의 크기가 결정된다. 일실시예에서, 각각의 메모리 블록이 64 페이지를 구성한다.
I/O 회로(360)를 통해 제공되는 어드레스 신호를 래치(latch)하기 위해 어드레스 버퍼 회로(address buffer circuitry, 340)가 제공된다. 어드레스 신호가 수신되고, 로우 디코더(row decoder, 344) 및 컬럼 디코더(column decoder, 346)에 의해, 디코딩되어, 메모리 어레이(330)에 액세스할 수 있다. 해당업계 종사자라면, 본 발명의 기재를 통해, 어드레스 입력 연결의 개수가, 메모리 어레이(330)의 밀도와 아키텍처에 따라 달라짐을 알 것이다. 즉, 메모리 셀의 총 개수와 뱅크 및 블록의 총 개수 모두의 증가에 의해, 어드레스의 개수가 증가한다. 또한 제어 신호의 타이밍을 기초로, 데이터가 I/O 회로(360)를 통해 입력되고 출력된다.
비휘발성 메모리 소자(300)는, 감지 증폭기 회로(350)를 이용하여 메모리 어레이의 컬럼 내 전압 또는 전류 변화를 감지함으로써, 메모리 어레이(330) 내 데이터를 판독한다. 일실시예에서, 상기 감지 증폭기 회로(350)는 메모리 어레이(330)에서 하나의 로우의 데이터를 판독하고 래치하도록 연결되어 있다. 외부 제어기와의 양방향 데이터 통신과 복수의 데이터 연결(362)을 통한 어드레스 통신을 위해 데이터 입력 및 출력 버퍼 회로(360)가 포함된다. 기입 회로(355)가 메모리 어레이에 데이터를 기입하기 위해 제공된다.
메모리 제어 회로(370)가 외부 제어기로부터 제어 버스(372)를 통해 제공되는 신호를 디코딩한다. 이들 신호는 판독/기입(
Figure 112011031969947-pct00001
), 칩 인에이블(CE), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE) 및 메모리 어레이(330)뿐 아니라 메모리 소자(300)의 그 밖의 다른 회로에서의 동작을 제어하도록 사용되는 그 밖의 다른 제어 신호를 포함할 수 있다. 일실시예에서, 이들 신호는 액티브 로우(active low)지만, 또 다른 실시예는 액티브 하이(active high) 신호를 사용할 수 있다. 메모리 제어 회로(370)는 상태 머신, 또는 시퀀서, 또는 메모리 제어 신호를 생성하기 위한 그 밖의 다른 임의의 타입의 제어기일 수 있다.
비휘발성 메모리 소자(300)는 채널(390)을 통해 외부 제어기와 통신한다. 일실시예에서, 상기 채널(390)은 외부 제어기와 메모리 소자(300) 사이에서, 메모리 어드레스, 데이터 및 제어 신호로 구성된다. 도 3의 실시예는 I/O 회로(360)까지의 하나의 버스로서 연결되는 어드레스와 데이터를 도시한다. 대안적 실시예에서, 어드레스 및 데이터 버스는 메모리 소자(300)의 별도의 입력/출력이다.
도 4는 솔리드 스테이트 저장 장치 내 하나 이상의 통신 채널을 이룰 수 있는 복수의 메모리 소자(401-408)의 일실시예의 블록도를 도시한다. 이 도면은 하나 이상의 통신 채널을 이루는 어드레스/데이터 버스(410),
Figure 112011031969947-pct00002
제어 신호(411) 및 칩 셀렉트 신호(412)를 도시한다. 도시된 실시예는, 8개의 칩 인에이블 신호(
Figure 112011031969947-pct00003
)가 사용되도록 8개의 별도의 메모리 소자를 포함한다. 각각의 메모리 소자(410-408)는 개별 다이 상에 형성되고, 자신을 제외한 메모리 소자들 중 하나 이상과 적층되어, 솔리드 스테이트 저장 장치를 형성할 수 있다.
도 4의 실시예는 단지 설명을 목적으로 한다. 솔리드 스테이트 저장 장치는 단 하나의 메모리 소자(401) 또는 복수의 메모리 소자를 이용할 수 있다. 예를 들어, 솔리드 스테이트 저장 장치는 2개의 메모리 소자(401, 402)를 복수 개 포함할 수 있으며, 여기서 각각의 메모리 소자 쌍은 단일 칩 인에이블 라인을 포함하는 공통 통신 채널을 공유한다.
도 5는 병렬 동작 모드를 갖는 제어기를 이용하는 솔리드 스테이트 저장 장치의 일실시예의 블록도를 도시한다. 도 5의 실시예는 2개의 제어기(501, 502)를 도시한다. 상부 제어기는 마스터 제어기(master controller, 501)이며, 하부 제어기는 슬레이브 제어기(slave controller, 502)이다. 마스터 제어기(501)의 추가적인 채널이, 추가적인 슬레이브 제어기와 통신하도록 사용될 수 있기 때문에, 본 발명의 실시예는 임의의 특정 제어기 개수로 제한되지 않는다.
각각의 제어기(501, 502)는, 호스트 인터페이스(520, 521)를 이용하여 설정되는데, 상기 호스트 인터페이스(520, 521)를 통해, 제어기는 외부 장치/시스템(가령, 컴퓨터 및 카메라)과 통신한다. 호스트 인터페이스(520, 521)는 병렬 ATA, SATA, SAS, PCIe, 파이버 채널(Fiber Channel), SCSI, 기가비트 이더넷(Gigabit Ethernet), 또는 그 밖의 다른 임의의 통신 표준 채널일 수 있다.
도 5의 솔리드 스테이트 저장 장치의 적합한 동작을 위해, 슬레이브 제어기용으로 호스트 인터페이스(521)를 반드시 사용해야 하는 것은 아니다. 일실시예에서, 슬레이브 제어기의 호스트 인터페이스(521)가 저장 장치로의 예비 연결(redundant connection)을 제공한다. 또 다른 일실시예에서, 가령, 장치에 대한 데이터 처리량을 증가시키기 위해, 두 호스트 인터페이스(520 및 521)가 동시에 사용된다.
각각의 제어기(501, 502)가, 제어기가 마스터로서 동작하는지, 또는 슬레이브로서 동작하는지를 결정하는 모드 선택 입력(530, 531)을 포함한다. 상기 모드 선택 입력(530, 510)에 의해, 제어기들은 가상으로(virtually) 서로 동일해질 수 있어서, 제조업체는 서로 다른 타입의 제어기를 제조하고 추적할 필요가 없다.
도시된 실시예에서, 모드 선택 입력(530)에서의 논리 하이 신호(logical high signal)에 의해, 상부 제어기(501)가 마스터 모드로 동작할 수 있다. 레지스터를 통해, 모드 선택 입력(530)을 VCC로 풀업(pull up)시킴으로써 논리 하이 신호가 발생된다. 모드 선택 입력(531)에서의 논리 로우 신호에 의해, 하부 제어기(502)가 슬레이브 모드로 동작할 수 있다. 모드 선택 입력(531)을 접지 전위로 연결함으로써, 논리 로우 신호가 발생된다.
앞서 언급한 바와 같이, 각각의 제어기(501, 502)는 통신 채널(510, 511)을 더 포함한다. 도시된 실시예에서, 각각의 채널은 4-메모리 적층 소자(540, 541)와 통신하도록 사용된다. 그러나 각각의 채널에서 사용되는 메모리 소자의 개수는 4개로 제한되는 것은 아니다. 대안적 실시예는 이 보다 많거나 적은 메모리 소자를 이용할 수 있다. 그러나 메모리 채널에 놓일 수 있는 소자의 개수에 대한 제한은 있다. 이러한 제한은 채널 및 상기 채널 상에서의 소자의 어드레싱의 부하 때문에 발생한다. 부하 제한은, 채널 상의 각각의 소자가 채널 상에서 전기 부하(주로 용량성 부하)를 제공하기 때문에, 발생한다. 채널에 커패시턴스를 추가하는 것은 이에 대응하는 채널 드라이브 전류의 증가를 필요로 하거나, 채널의 속도가 낮아져야 한다.
각각의 제어기(501, 502)에서의 채널 0-7은 메모리 소자(540, 541)와 통신하도록 사용된다. 각각의 제어기(501, 502)의 채널 8 및 채널 9(512, 513)가 그 밖의 다른 제어기(501, 502)와 통신하기 위해 사용된다. 대안적 실시예에서는 메모리 소자와 통신하기 위해 상이한 채널이 사용되고 제어기들 간에 통신하기 위해 상이한 채널이 사용될 수 있다.
제어기(501, 502) 간의 통신에 의해, 제어기는 병렬 모드로 동작할 수 있다. 마스터 제어기(501)가 자신의 메모리 소자(540)와 통신하는 동안, 슬레이브 제어기(502)는 자신의 메모리 소자(541)와 통신할 수 있다. 제어기(501, 502) 사이의 2개의 공통 통신 채널(512, 513)에 의해, 마스터 제어기(501)는 슬레이브 제어기(502)에게 동작 인스트럭션을 전송할 수 있다. 또한, 공통 채널(512, 513)에 의해, 마스터 제어기(501)가, 슬레이브 제어기(502)에 의해 제어되는 메모리 소자로 주소 지정된 데이터, 어드레스 및 제어 신호를 전송할 수 있다.
슬레이브 제어기(502)의 호스트 인터페이스(521)가 사용되지 않거나, 사용될 수 없을 때, 슬레이브 제어기(502)는 메모리 소자(541)로부터 판독된 데이터를 마스터 제어기(501)에게로 전송하여, 호스트 인터페이스(520)를 통해 출력시킬 수 있다. 마찬가지로, 마스터 제어기(501)는 공유하는 통신 채널(512, 513)을 통해 슬레이브 제어기(502)에게 데이터를 전송하여, 슬레이브 제어기(502)의 메모리 소자(541)에 저장되게 할 수 있다.
솔리드 스테이트 저장 장치의 용량을 증가시키기 위해, 마스터 제어기(501) 및/또는 슬레이브 제어기(502)로부터의 둘 이상의 추가적인 통신 채널이 사용되어, 하나 이상의 추가적인 슬레이브 제어기가 그 밖의 다른 제어기(501, 502)와 병렬로 동작할 수 있다. 각각의 슬레이브 제어기가 8개의 통신 채널과 통신할 가능성을 갖기 때문에, 병렬 모드로 동작하는 추가적인 슬레이브 제어기를 추가함으로써, 솔리드 스테이트 저장 장치의 메모리 용량이 크게 증가될 수 있다.
도 6은 도 5의 솔리드 스테이트 저장 장치 제어기(501)의 일실시예의 논리적 표현을 도시한다. 도시된 제어기는 병렬 동작 모드로 동작하도록 설정되어, 하나의 제어기가 마스터 제어기가 될 수 있고, 하나 이상의 추가적인 제어기가 슬레이브 제어기로서, 상기 마스터 제어기와 병렬로 동작할 수 있다. 이하에서 마스터 제어기(501)가 설명되겠지만, 도 6의 실시예는 어떠한 제어기, 즉, 마스터 제어기나 슬레이브 제어기에게 적용되는데, 왜냐하면, 마스터 제어기와 슬레이브 제어기는, 모드 선택 입력(가령,
Figure 112011031969947-pct00004
)에 의해 설정된 모드를 제외하고는 동일할 수 있기 때문이다.
제어기는, 메모리 소자에 대한 제어 신호를 발생시키는 통신 제어기 블록(601)을 포함한다. 앞서 언급한 바와 같이, 이들 제어 신호는 칩 인에이블(chip enable) 및 판독/기입 신호뿐 아니라 그 밖의 다른 메모리 제어 신호를 포함할 수 있다.
메모리 시퀀서 블록(603)이 메모리 소자의 동작에 필요한 타이밍 및 명령어(command)를 발생한다. 상기 시퀀서 블록(603)은 액세스 프로세스를 제어하여, 각각의 채널 상에서 메모리 소자를 기입 및/또는 판독할 수 있다. 예를 들어, 시퀀서 블록(603)은, 도 2와 관련하여 앞서 설명된 바 있는 셀렉트 게이트 드레인 및 셀렉트 게이트 소스 트랜지스터를 제어하는 제어 신호를 발생할 수 있다. 또한 상기 시퀀서 블록은 그 밖의 다른 다수의 메모리 제어 신호를 발생시키는 기능을 한다.
멀티플렉서 회로(609)가 통신 제어기(601)의 출력과 메모리 시퀀서(603)의 출력 중에서 선택하여, 메모리 통신 채널(611)을 통해 선택 입력을 출력한다. 상기 멀티플렉서(609)의 선택 제어 입력은 레지스터(605), 로직(607) 및 입력
Figure 112011031969947-pct00005
신호에 의해, 발생된다.
일실시예에서, 레지스터(605)는 1비트 저장 장치(가령, 플립-플롭)이다. 상기 레지스터(605)는, 메모리 제어기(501)의 또 다른 회로에 의해 설정 및 재설정(즉, 각각, 논리 "1" 및 논리 "0")된다. 하나의 상태가 통신 제어기(601)를 선택하기 위해 사용되고, 나머지 상태가 메모리 시퀀서(603)를 선택하기 위해 사용된다.
로직 회로(607)는 레지스터(605) 출력과
Figure 112011031969947-pct00006
모드 선택 신호를 조합한다. 로직 회로(607)의 출력은 멀티플렉서(609) 선택 신호이다. 하나의 동일한 결과를 얻기 위해 여러 다른 회로가 사용될 수 있기 때문에, 로직 회로(607)에서 사용되는 실제 회로는 도시되지 않는다.
동작의 일실시예에서,
Figure 112011031969947-pct00007
신호가 마스터 모드를 위한 논리 하이를 나타내는 경우, 로직(607)으로부터의 병렬 모드 출력 신호는 레지스터(605)의 내용으로부터 얻어진다. 이 경우, 레지스터의 내용(가령, 논리 "0" 또는 논리 "1")은, 멀티플렉서 선택 신호를 통해, 메모리 시퀀서(603) 또는 통신 제어기(601)를 선택하도록 사용된다.
Figure 112011031969947-pct00008
신호가 슬레이브 모드를 위한 논리 로우인 경우, 로직 블록(607)은 멀티플렉서(609)가 메모리 시퀀서(603)만 선택하게끔 한다.
도 6에 도시된 실시예는 메모리 소자에 의한 제어기의 동작을 이해하는 것과 관련된 제어기의 부분만 도시한다. 해당업계 종사자라면, 제어기는 추가적인 기능 블록을 포함할 수 있음을 알 것이다.
도 7은 병렬 동작 모드를 갖는 솔리드 스테이트 저장 장치 제어기의 동작을 위한 방법의 일실시예의 순서도를 도시한다. 솔리드 스테이트 저장 장치의 제어기들 중 하나가 마스터 제어기가 되도록 설정되고(701), 나머지 제어기가 슬레이브 제어기가 되도록 설정된다(703). 이는, 도 5에서 도시되어 있는 바와 같이, 풀-업(pull-up) 및 풀-다운(pull-down) 연결을 이용하여, 고정 배선(hardwire)될 수 있다. 대안적 일실시예에서, 마스터 기능 및 슬레이브 기능은, 제어기로부터의 소프트웨어 명령어를 통해 선택될 수 있다.
메모리 제어기의 기능이 설정되면, 마스터 제어기와 슬레이브 제어기 모두를 통한, 메모리 소자와의 통신이 수행된다(705). 마스터 제어기와 슬레이브 제어기는 현재, 병렬 동작 모드로 동작 중이다.
결론
요컨대, 본 발명의 하나 이상의 실시예에 의해, 솔리드 스테이트 저장 장치 제어기가 병렬 동작 모드로 동작할 수 있다. 슬레이브 제어기와 통신하기 위해, 마스터 제어기로부터의 통신 채널을 이용함으로써, 솔리드 스테이트 저장 장치의 메모리 밀도가 증가될 수 있다.
본원에서 특정 실시예가 예시되었고 설명되었지만, 해당업계 종사자라면 동일한 목적을 달성하도록 계산된 어떠한 장치 배열도 상기 본원에 기재된 특정 실시예를 대신할 수 있음을 알 것이다. 본 발명의 많은 개조물이 해당업계 종사자에게 자명할 것이다. 따라서, 본 출원은 본 발명의 임의의 개조 또는 변형예까지 아우르도록 의도된다. 본 발명은 다음의 특허청구범위 및 그 등가물에 의해서만 제한됨이 자명하다.

Claims (18)

  1. 솔리드 스테이트 저장 장치에 있어서, 상기 장치는
    각각 복수의 메모리 통신 채널을 갖는 복수의 메모리 제어기와,
    상기 메모리 통신 채널로 연결되는 복수의 메모리 소자
    를 포함하며, 각각의 메모리 통신 채널은 메모리 소자와 통신하도록 구성되고, 상기 복수의 메모리 제어기는, 하나 이상의 메모리 통신 채널을 통해 서로 연결되고, 또한 상기 복수의 메모리 제어기 중 하나의 메모리 제어기가 마스터 제어기(master controller)이고, 상기 복수의 메모리 제어기의 나머지 메모리 제어기가 상기 마스터 제어기의 슬레이브 제어기(slave controller)이며, 상기 마스터 제어기는, 공통 통신 채널을 통해, 하나 이상의 슬레이브 메모리 제어기에게로 명령어(command)를 전송하여, 상기 하나 이상의 슬레이브 메모리 제어기의 동작을 제어하도록 구성되는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  2. 삭제
  3. 제 1 항에 있어서, 각각의 메모리 통신 채널은 데이터 라인, 어드레스 라인 및 제어 라인으로 구성되는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  4. 제 1 항에 있어서, 상기 복수의 메모리 소자는 메모리 소자 그룹을 이루며, 각각의 그룹은 서로 다른 메모리 통신 채널로 연결되어 있는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  5. 제 1 항에 있어서, 상기 복수의 메모리 제어기는 병렬 동작 모드로 동작하도록 구성되는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  6. 제 5 항에 있어서, 상기 병렬 동작 모드에서 동작하도록 구성되는 상기 복수의 메모리 제어기들 각각은 풀-업(pull-up) 및 풀-다운(pull-down) 연결을 이용하여 고정 배선(hardwired)되는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  7. 제 1 항에 있어서, 복수의 메모리 소자 각각은 NAND 플래시 메모리 소자임을 특징으로 하는 솔리드 스테이트 저장 장치.
  8. 삭제
  9. 제 1 항에 있어서, 공통 통신 채널을 제외한 각각의 메모리 통신 채널은 복수의 메모리 소자의 메모리 소자 서브셋(subset)으로 연결되는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  10. 제 9 항에 있어서, 마스터 메모리 제어기는 하나 이상의 메모리 통신 채널의 제 1 메모리 통신 채널 서브셋을 포함하고, 하나 이상의 슬레이브 메모리 제어기는 제 2 메모리 통신 채널 서브셋을 포함하는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  11. 제 10 항에 있어서, 공통 통신 채널은, 제 2 메모리 통신 채널 서브셋 중 2개의 메모리 통신 채널로 연결되어 있는 제 1 메모리 통신 채널 서브셋 중 2개의 메모리 통신 채널로 구성되는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  12. 제 1 항에 있어서, 각각의 메모리 통신 채널은, 하나의 메모리 통신 채널로 연결되어 있는 각각의 메모리 소자에 대해 서로 다른 칩 인에이블(chip enable) 신호를 포함하는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  13. 제 1 항에 있어서, 각각의 메모리 소자는, NAND 아키텍처로 구성되고, 메모리 제어 회로로 연결되어 있는 플로팅 게이트 메모리 셀의 어레이를 포함하는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  14. 제 1 항에 있어서, 마스터 메모리 제어기는 외부 장치와 통신하기 위한 호스트 인터페이스를 포함하는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  15. 제 14 항에 있어서, 호스트 인터페이스는 SATA, 병렬 ATA, SAS, PCIe, 파이버 채널(Fiber Channel), SCSI 및 기가비트 이더넷(Gigabit Ethernet) 중 하나를 포함하는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  16. 제 14 항에 있어서, 하나 이상의 슬레이브 메모리 제어기는, 상기 마스터 메모리 제어기의 호스트 인터페이스와 병렬로 외부 시스템과 통신하기 위한 호스트 인터페이스를 포함하는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  17. 제 14 항에 있어서, 상기 호스트 인터페이스는 솔리드 스테이트 메모리 소자와 외부 시스템 간에 통신되는 어드레스, 데이터 및 명령어를 포함하는 것을 특징으로 하는 솔리드 스테이트 저장 장치.
  18. 솔리드 스테이트 저장 장치의 동작 방법에 있어서, 상기 방법은,
    복수의 메모리 제어기 중 하나의 메모리 제어기를, 복수의 메모리 통신 채널을 갖는 마스터 제어기이도록 설정하는 단계로서, 각각의 메모리 통신 채널은 복수의 메모리 소자와 통신하도록 구성되는 단계와,
    복수의 메모리 제어기의 나머지 메모리 제어기를, 상기 마스터 제어기에 대해 슬레이브 제어기이도록 설정하는 단계로서, 상기 슬레이브 제어기는 상기 복수의 메모리 통신 채널 중 적어도 하나를 통해 상기 마스터 제어기로 연결되는 단계와,
    복수의 메모리 제어기 각각에 대한 각각의 메모리 통신 채널로 연결되어 있는 복수의 메모리 소자 중 적어도 하나의 메모리 소자와 통신하는 단계와,
    상기 마스터 제어기를, 상기 복수의 메모리 통신 채널 중 공통 통신 채널을 통해, 하나 이상의 슬레이브 메모리 제어기에게로 명령어를 전송하여, 상기 하나 이상의 슬레이브 메모리 제어기의 동작을 제어하도록 구성하는 단계
    를 포함하는 것을 특징으로 하는 솔리드 스테이트 저장 장치의 동작 방법.
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