KR101807346B1

KR101807346B1 - 비휘발성 메모리에 비트 스캔 회로 및 방법

Info

Publication number: KR101807346B1
Application number: KR1020137034592A
Authority: KR
Inventors: 보 리우; 종민 박; 첸 첸; 티엔-치엔 쿠오
Original assignee: 샌디스크 테크놀로지스 엘엘씨
Priority date: 2011-06-20
Filing date: 2012-05-31
Publication date: 2017-12-08
Also published as: US8427884B2; CN103733263B; CN103733263A; US20120321032A1; KR20140057499A; WO2012177368A1

Abstract

N-비트 스트링(10)에서 제 1의 2진수 값을 갖는 비트 수 M를 카운트하는 회로(150)는 데이지 체인(100) 내에 N 태그 래치 회로들을 포함하며, 각 태그 래치 회로는 각각을 "불통과" 또는 "통과" 상태에 있게 제어하는 태그 비트를 갖는다. 초기에 태그 비트들은 N-비트 스트링의 비트들에 따라 설정되며 제 1의 2진수 값은 "불통과" 상태에 대응한다. 펄스 열을 갖는 클럭 신호는 데이지 체인을 통해 거쳐가면서 임의의 "불통과" 태그 래치 회로들을 "조사"한다. 이것은 임의의 "통과" 태그 래치 회로를 곧바로 통과한다. 그러나, "불통과" 태그 래치 회로에 대해서, 차단되고 있는 동안에 선두 펄스는 펄스 기간 후에 태그 비트를 "불통과"에서 "통과" 상태로 리셋하여 후속되는 펄스들이 통과하게 한다. 모든 "불통과" 태그 래치 회로들이 리셋된 후에, 펄스 열로부터 없어진 펄스들의 수에 의해 M이 주어진다.

Description

비휘발성 메모리에 비트 스캔 회로 및 방법{BIT SCAN CIRCUIT AND METHOD IN NON-VOLATILE MEMORY}

이 출원은 일반적으로 전자 회로들 및 방법들에 관한 것으로, 특히 반도체 플래시 메모리와 같은 재-프로그램가능한 비휘발성 메모리 시스템들의 동작에서 유용한 N-비트 스트링 내 "1" 또는 "0"의 수를 카운트하는 회로 및 방법에 관한 것이다.

전하를 비휘발성으로 저장할 수 있는, 특히 소형 폼 팩터 카드로서 패키지되는 EEPROM 및 플래시 EEPROM 형태의 고체상태 메모리는 다양한 모바일 및 휴대 장치들, 특히 정보기기 및 소비자 전자제품들에서 선택되는 저장장치가 되었다. 고체상태 메모리이기도 한 RAM(random access momory)과는 달리, 플래시 메모리는 비휘발성이고 전원이 턴 오프 된 뒤라도 자신의 저장된 데이터를 보존한다. 또한, ROM(판독 전용 메모리)와는 달리, 플래시 메모리는 디스크 저장 장치와 유사하게 재기입할 수 있다. 높은 비용에도 불구하고 플래시 메모리는 대량 저장응용들에서 점점 더 사용되고 있다. 하드드라이브들 및 플로피 디스크들과 같은 회전하는 자기 매체에 기초한 종래의 대량 저장장치는 모바일 및 휴대 환경엔 적합하지 않다. 이것은 디스크 드라이브들이 부피가 커지기 쉽고, 기계적 고장이 나기 쉬우며 큰 레이턴시 및 큰 전력요건을 갖기 때문이다. 이들 바람직하지 못한 속성들로 인해서 디스크 기반의 저장장치는 대부분의 모바일 및 휴대 응용들에서 실현되지 못한다. 반면, 내장형이면서도 착탈가능한 카드 형태인 플래시 메모리는 이의 소형 크기, 저 전력 소비, 고속 및 고 신뢰도 특징으로 인해 모바일 및 휴대 환경에서 이상적으로 적합하다.

플래시 EEPROM은 전기적으로 프로그램가능한 판독전용 메모리(EPROM)는 소거될 수 있고 새로운 데이터가 이들의 메모리 셀들에 기입 또는 "프로그램"되게 할 수 있는 점에서 EEPROM(전기적 소거가능 및 프로그램가능한 판독전용 메모리)과 유사하다. 이들은, 전계효과 트랜지스터 구조에서, 소스영역과 드레인 영역 사이에 있는 반도체 기판 내 채널영역 위에 배치된 플로팅(비접속된) 도전성 게이트를 이용한다. 이때 제어 게이트는 플로팅 게이트 위에 설치된다. 트랜지스터의 임계전압 특징은 플로팅 게이트 상에 보존되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상에 소정 레벨의 전하에 대해서, 소스영역과 드레인 영역간에 도통이 되게 트랜지스터가 턴 "온"이 되기 전에 제어 게이트에 인가되어야 하는 대응하는 전압(임계)이 있다. 특히, 플래시 EEPROM과 같은 플래시 메모리는 메모리 셀들의 전체 블록들이 동시에 소거될 수 있게 한다.

플로팅 게이트는 일 범위의 전하들을 보존할 수 있고 따라서 임계 전압 윈도우 내의 임의의 임계 전압 레벨로 프로그램될 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 및 최대 임계 레벨들에 의해 그 범위가 정해지는데, 이는 플로팅 게이트에 프로그램될 수 있는 일 범위의 전하들에 대응한다. 임계 윈도우는 일반적으로 메모리 장치의 특징들, 동작조건들 및 이력에 따른다. 윈도우 내의 각각의 서로 구별되고 결정이 가능한 임계전압 레벨의 범위는 원리적으로는 셀의 명확한 메모리 상태를 지정하는데 사용될 수 있다.

플래시 EEPROM 어레이의 각 저장 소자가 2진수 모드 -저장 소자 트랜지스터들의 임계 레벨들의 두 범위들이 저장 레벨들로서 정의된다- 에서 동작함으로써 단일 비트의 데이터를 저장하는 것은 현재 상용 제품들에서 공통이다. 트랜지스터들의 임계 레벨들은 이들의 저장 소자들 상에 저장된 전하 레벨들의 범위들에 대응한다. 메모리 어레이들의 크기를 축소시키는 것 외에도, 경향은 각 저장 소자 트랜지스터에 한 비트 이상의 데이터를 저장함으로써 이러한 메모리 어레이들의 데이터 저장 밀도를 더욱 증가시키는 것이다. 이것은 각 저장 소자 트랜지스터에 대한 저장 상태들로서 2 이상의 임계 레벨들을 정의함으로써 달성되며, 4개의 이러한 상태들(저장 소자당 2 비트의 데이터)이 현재 상용 제품들에서 포함되고 있다. 더 많은 저장 상태들, 이를테면 저장소자당 16 상태들 또한 구현되고 있다. 각 저장 소자 메모리 트랜지스터는 이것이 실제로 동작될 수 있는 어떤 전체 범위(윈도우)의 임계 전압들을 가지며, 이 범위는 이를 위해 정의된 다수의 상태들에 이들이 서로로부터 명백하게 구별되 수 있게 하기 위한 상태들 간에 마진들을 합한 것들로 분할된다. 자명하게, 메모리 셀이 더 많은 비트들을 저장하게 구성될수록, 이것이 동작해야 하는 오류의 마진은 더 작아진다.

메모리 셀로서 작용하는 트랜지스터는 전형적으로 두 가지 메커니즘들 중 한 메커니즘에 의해 "프로그램된" 상태로 프로그램된다. "핫 전자 주입"에서, 드레인에 인가되는 하이(high) 전압은 기판 채널 영역을 지나는 전자들을 가속시킨다. 이와 동시에, 제어 게이트에 인가되는 하이 전압은 핫 전자들을 얇은 게이트 유전체를 통과해 플로팅 게이트로 가게 한다. "터널링 주입"에서는 하이 전압이 기판에 관하여 제어 게이트에 인가된다. 이렇게 하여, 기판으로부터 개재된 플로팅 게이트로 전자들이 가게 된다. 통상적으로 "프로그램"이라는 용어는 메모리 상태를 변경하기 위해 메모리 셀의 초기에 소거된 전하 저장 유닛에 전자들을 주입함으로써 메모리에 기입하는 것을 기술하기 위해 사용되었지만, 지금은 "기입" 또는 "기록"과 같은 보다 일반적인 용어들과 상호교환적으로 사용되었다.

메모리 장치는 많은 메커니즘들에 의해 소거될 수 있다. EEPROM에 있어서, 메모리 셀은 플로팅 게이트 내 전자들을 얇은 산화막을 통과하여 기판 채널 영역으로 터널링되게 하기 위해서(즉, 파울러-노다임 터널링) 제어 게이트에 관하여 기판에 하이 전압을 인가함으로써 전기적으로 소거될 수 있다. 통상적으로, EEPROM은 한 바이트씩 소거될 수 있다. 플래시 EEPROM에 있어서, 메모리는 한번에 전부 혹은 한번에 하나 이상의 최소 소거가능 블록들이 전기적으로 소거될 수 있는데, 여기서 최소 소거가능 블록은 하나 이상의 섹터들로 구성될 수 있고 각 섹터는(512) 바이트 또는 그 이상의 바이트의 데이터를 저장할 수 있다.

메모리 장치는 전형적으로 카드 상에 실장될 수 있는 하나 이상의 메모리 칩들을 포함한다. 각 메모리 칩은 디코더들 및 소거, 기입 및 판독 회로들과 같은 주변 회로들에 의해 지원되는 메모리 셀들의 어레이를 포함한다. 더 정교한 메모리 장치들은 지능형의 고 레벨의 메모리 동작들 및 인터페이싱을 수행하는 제어기가 동반된다.

최근에 사용되는 많은 상업적으로 성공한 비휘발성 고체상태 메모리 장치들이 있다. 이들 메모리 장치들은 플래시 EEPROM일 수도 있고 혹은 서로 다른 유형들의 메모리 셀들을 채용할 수 있다. 플래시 메모리 및 시스템들 및 이들을 제조하는 방법들의 예들이 미국특허 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421, 6,222,762에 주어져 있다. 특히, NAND 스트링 구조들을 가진 플래시 메모리 장치가 미국특허 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 또한, 비휘발성 메모리 장치들은 전하를 저장하기 위한 유전층을 가진 메모리 셀들로부터 제조된다. 앞에서 기술된 도전성 플로팅 게이트 대신, 유전층이 사용된다. 유전 저장소자를 이용하는 이러한 메모리 장치들이, Eitan et al., "NROM: A Novel Localized Trapping, 2-bit Nonvolatile Memory Cell" IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545에 기술되어 있다. ONO 유전층은 소스 확산영역과 드레인 확산영역 사이의 채널을 가로질러 확장하여 있다. 한 데이터 비트용의 전하는 드레인에 인접한 유전층에 모이고 다른 데이터 비트용의 전하는 소스에 인접한 유전층에 모인다. 예를 들면, 미국특허 5,768,192 및 6,011,725는 두 개의 이산화실리콘층들 사이에 개재된 트랩 유전층을 구비한 비휘발성 메모리 셀을 개시하고 있다. 복수 상태 데이터 저장은 유전층 내 공간적으로 분리된 전하 저장 영역들의 바이너리 상태들을 개별적으로 판독함으로써 구현된다.

메모리 장치의 동작들 동안에, N-비트 스트링 내 "1" 또는 "0"의 수를 카운트할 필요성이 일어난다. 예를 들면, 프로그램 동작 동안에, 메모리 장치의 제 1 세트의 데이터 래치들에 한 페이지의 2진수 타켓 데이터가 제공된다. 이어서, N 메모리 셀들이 이들의 각각의 타켓 상태들에 도달할 수 있게 하기 위해서, 타켓 데이터에 따라 병렬로 한 페이지의, 예를 들면, N개의 메모리 셀들이 프로그램된다. 페이지의 프로그래밍이 행해진 후에, 한 페이지의 2진수 데이터가 일 그룹의 메모리 셀들로부터 다시 판독되어 제 2 세트의 데이터 래치들에 저장된다. 제 1 및 제 2 세트들의 데이터 래치들의 2진수 데이터 페이지들은 프로그래밍이 정확하게 수행되었음을 검증하기 위해 비교될 수 있다. 전형적으로, 두 세트들 간에 비트씩으로 XOR 동작이 수행되고, "1"은 두 세트들 간에 불일치를 나타낸다. 이에 따라, 비교의 결과는 "1"들의 임의의 발생이 정확하게 프로그램하지 못한 메모리 셀을 나타내는 N-비트 스트링이다. 물론, 역 논리 구현에선, "1"들 대신에 "0"들이 부정확하게 프로그램된 메모리 셀을 나타낼 수도 있을 것이다.

실패된 비트들의 수가 내장 ECC 방식의 정정 능력을 초과한다면, 프로그래밍은 다시 행해져야 한다. 그러나, 최신 세대의 플래시 메모리에서, 데이터 페이지는 예를 들면, 10**5 비트 정도로 전형적으로 매우 크다. "1"들의 발생에 대해 이 스트링을 스캔하는 현존의 회로들 및 방법들은 시간 및/또는 하드웨어 집약적일 수 있다.

이에 따라, 비트 스트링 내 "1" 또는 "0"의 발생들을 카운트하는 더 효율적이고 경제적인 회로들 및 방법들에 대한 필요성이 있다.

N-비트 스트링에서 제 1의 2진수 값을 갖는 비트 수 M을 카운트하는 회로 및 방법은 데이지 체인 내에 N 태그 래치 회로들을 포함하며, 각 태그 래치 회로는 각각을 "불통과" 또는 "통과" 상태에 있게 제어하는 태그 비트를 갖는다. 초기에 태그 비트들은 N-비트 스트링의 비트들에 따라 설정되며 제 1의 2진수 값은 "불통과" 상태에 대응한다. 펄스 열을 갖는 클럭 신호는 데이지 체인을 통과해 가면서 임의의 "불통과" 태그 래치 회로들을 "조사"한다. 이것은 임의의 "통과" 태그 래치 회로를 곧바로 통과한다. 그러나, "불통과" 태그 래치 회로에 대해서, 차단되고 있는 동안에 선두 펄스는 펄스 기간 후에 태그 비트를 "불통과"에서 "통과" 상태로 리셋하여 후속되는 펄스들이 통과하게 한다. 모든 "불통과" 태그 래치 회로들이 리셋된 후에, 펄스 열로부터 없어진 펄스들의 수에 의해 M이 주어진다.

일실시예에서, M은 데이지 체인을 통과하는 클럭 신호로부터 카운트되는 없어진 펄스들의 수로부터 판정된다.

더 바람직한 실시예에서, M은 데이지 체인을 통과하지 않는 클럭 신호의 브랜치로부터 카운트되는 없어진 펄스들의 수로부터 판정된다. 클럭 신호의 브랜치는 전체 데이지 체인을 통과하여 입게되는 게이트 지연들을 최소화하기 위해 데이지 체인 밖에서 게이팅된다. 게이팅 신호는 데이지 체인의 개개의 태그 래치들로부터의 태그 비트들에 의해 제공된다.

데이지 체인 내 태그 래치들의 수가 상당한 게이트 지연을 야기할 수 있을 소정의 수를 초과할 때, 데이지 체인은 함께 연쇄되는 부-데이터 체인들로 더 분할된다. 각 부-데이터 체인로부터 나타나는 클럭 신호는 연쇄된 체인 내 다음 부-데이터 체인에 공급되기 전에 클럭 동기화기에 의해 정정된 타이밍을 갖는다.

클럭 신호 zips는 "통과" 상태에 있는 태그 래치들을 통과하지만 "불통과" 상태에 있는 태그 래치들을 리셋시키기 위해 한 클럭 펄스를 소비한다. 이에 따라, N-비트 스트링이 N-M 미만의 M을 가질 것으로 예상되고 M이 제 1의 2진수 값에 대응할 때, 비트 스캔하는 수행은 태그 비트의 "불통과" 값이 제 1의 2진수 값이 되게 코딩될 때 최적화된다.

이 발명은 각 클럭 사이클이 실패 비트들(예를 들면, "1" 그리고 "0"이 아님)을 카운트하는데 전용되는 점에서 잇점이 있다. 플립-플롭 유형과 같은 종래의 데이지-체인된 래치들은 각 및 모든 래치들에 걸처 클럭킹하는 클럭 신호를 갖는다. 100개의 래치들이 있다면, 카운트될 단지 2개의 "1"들만이 있을지라도 카운트를 얻기 위해서 적어도 100개의 클럭 펄스들이 있을 것이다. 본 비트 스캔 회로는 클럭 신호가 "통과" 상태에 있는 모든 태그 래치 회로들을 통과하고 N-비트 스트링 내 주목할 "1"들에 대응하는 "불통과" 상태에 있는 태그 래치 회로들만에 클럭킹하는 점에서 매우 효율적이다. 주어진 예에서, 카운트를 완료하기 위해 약 2개의 클럭 펄스들만이 필요하다.

이 발명은 실질적으로 실패 비트들을 카운트하는 속도를 개선하며, 비교적 단순화된 회로들을 채용하며, 그럼으로써 레이아웃 크기를 감소시키고 파워 소비를 감소시킨다. 일반적으로, 이것은 메모리 제품들에서 비트 카운트를 위해 사용될 수 있고 고속 동작을 가진 동작과 작은 회로 면적을 달성할 수 있다.

본 발명의 추가의 특징들 및 잇점들은 동반한 도면들에 관련하여 취해지는 바람직한 실시예들의 다음의 설명으로부터 이해될 것이다.

도 1은 게이팅된 클럭이 태그 래치 회로들의 데이지 체인을 통해 거쳐가는 발명의 일실시예에 따른 비트 스캔 회로를 도시한 것이다.
도 2는 도 1의 태그 래치 회로의 실시예를 더 상세히 도시한 것이다.
도 3은 도 2에 도시된 태그 래치 회로의 리셋 동작에 대한 타이밍도를 도시한 것이다.
도 4는 도 2에 도시된 태그 래치 회로에 bit_x을 로딩하기 위한 타이밍도를 도시한 것이다.
도 5는 초기에 "불통과" 상태에 있는 태그 래치와 상호작용하는 펄스 열의 선두 펄스에 대한 타이밍도를 도시한 것이다.
도 6은 게이팅된 클럭이 태그 래치 회로들의 데이지 체인 밖에서 거쳐가는 발명의 또 다른 바람직한 실시예에 따른 비트 스캔 회로를 도시한 것이다.
도 7은 일련의 연쇄된 부-데이지 체인들에 의해 형성되는 비트 스캔 회로를 도시한 것이다.
도 8은 비트 스캔을 수행하는 방법을 도시한 흐름도이다.
도 9는 본 발명의 특징들이 구현되는 메모리 장치와 통신하는 호스트를 도시한 것이다.
도 10은 예를 들면 NAND 구성으로 구성되고 병렬로 감지 또는 프로그램되는 한 페이지의 메모리 셀들을 도시한 것이다.
도 11은 도 10의 주변 회로들 내 판독/기입 회로들의 기능 블록도이다.

도 1은 게이팅된 클럭 신호가 태그 래치들의 데이지 체인을 통해 거쳐가는 발명의 일실시예에 따른 비트 스캔 회로를 도시한 것이다. 비트 스캔 회로(50)는 N-비트 스트링(10) 내 "1"들 및/또는 "0"들의 수를 스캔하기 위해 채용된다. 비트 스캔 회로는 N개의 태그 래치들, 이를테면 태그 래치_1 , 태그 래치_2,..., 태그 래치_x(110),..., 태그 래치_N을 포함한다. 태그 래치_x(110)와 같은 각 태그 래치는 클럭 입력 CLK_xI(111) 및 클럭 출력 CLK_xO(113)를 갖는다. 데이지 체인(100)은 자신들의 클럭 입력들 및 클럭 출력들에 의해 함께 데이지 체인식으로 연결된 N 태그 래치들로 형성된다.

데이지 체인(100)은 제 1 태그 래치_1의 클럭 입력인 입력측(61)과, 태그 래치_N의 클럭 출력인 출력측(63)을 갖는다. 클럭 발생기(60)는 입력측(61)을 통해 태그 래치 데이지 체인(100)에 입력되는 클럭 신호(CLK_1I)를 발생한다. 데이지 체인의 출력측(63)은 카운터(70)에 피드백되는 클럭 신호(CLK_NO)를 출력한다.

도 2에 관련하여 더 상세히 기술되는 바와 같이, 각 태그 래치_x(110)는 입력 클럭 신호(CLK_x1)에 대한 게이트로서 작용한다. 게이트의 전송 특성은 태그 비트에 의해 제어된다. 태그 비트가 "불통과" 값에 있을 때, 게이트는 입력 클럭 신호를 차단할 것이다. 태그 비트가 "통과" 값에 있을 때, 게이트는 입력 클럭 신호(CLK_xI)가 통과하게 할 것이며 이것을 CLK_xO로서 출력한다. 예를 들면, 태그 비트의 한 코딩은 "1"로서 "불통과" 값과 "0"으로서 "통과" 값을 갖는다.

제어기(80)는 스캔 비트 회로(50)의 동작을 제어한다. 제어기가 제어 신호(RESET)를 발행할 때, N 래치 회로들의 태그 비트들은 "통과" 값에 대응하는 디폴트 값에 리셋된다. 제어기가 제어 신호(LOAD)를 발행할 때, N-비트 스트링(10)의 N 비트들이 로딩된 비트들로서 데이지 체인(100) 내 각각의 N 태그 래치들에 로딩된다.

각 태그 래치 내 태그 비트는 초기에는 로딩된 비트의 값에 설정된다. 이에 따라, 예를 들면, 로딩된 비트가 "0"인 경우, 태그 비트는 초기에는 "0"에 설정되어, 태그 래치가 "통과" 상태에 있게 하며, 로딩된 비트가 "1"인 경우, 태그 래치는 "불통과" 상태에 놓여진다.

N-비트 스트링 내 "1"들의 수에 대해 스캔하는 동작을 시작하기 위해서, 제어기(80)는 클럭 신호를 펄스 열 형태로 데이지 체인(100)의 입력측(61)에 입력한다.

펄스 열은 태그 래치가 초기에 "통과" 상태(예를 들면, 태그 비트 = "통과")에 있을 때 태그 래치를 곧바로 통과할 것이다. 반면, 펄스 열은 태그 래치가 초기에 "불통과" 상태(예를 들면, 태그 비트 = "불통과")에 있을 땐 태그 래치에 의해 차단될 것이다. 또한, 펄스 열의 선두 펄스는 초기에 "불통과" 상태에 있는 태그 래치와 상호작용하여 이를 선두 펄스의 한 기간 내에 "통과" 상태로 리셋시킨다(이의 태그 비트가 "불통과"에서 "통과"로 리셋된다). 그러므로, 펄스 열은 이의 선두 펄스가 없어진채로 이 태그 래치로부터 나타날 것이다.

이에 따라, N-비트 스트링 내 "1" 비트는 대응하는 태그 래치로 하여금 이에 입력되는 펄스 열의 선두 펄스를 차단하게 할 것이다. 펄스 열이 데이지 체인(100)의 끝으로부터 나타날 때, 카운터(70)에 의해 판명되는 바와 같이, 없어진 펄스들의 수는 N-비트 스트링 내 "1"들의 수에 대응할 것이다.

데이지 체인 내에, 태그 래치는 모든 선행하는 래치들 모두가 "통과" 상태에 있을 경우에만 "통과" 상태로 리셋될 수 있다. 체인의 시작부분에 태그 래치는 가장 높은 우선도를 가지며, 체인의 끝에 태그 래치는 가장 낮은 우선도를 갖는다.

예를 들면 N-비트 스트링이 N=16을 가지며 bit_1 내지 bit_5이 "0"에 있고 bit_6 내지 bit_7이 "1"에 있고 bit_8 내지 bit_16이 "0"에 있다면, 즉 {0000011000000000}이라면, 펄스 열은 기본적으로 데이지 체인(100) 내 제 6 태그 래치에 도달할 때까지 첫번째 5개의 태그 래치들(제 1 내지 제 5)를 통과할 것이다. 그곳에서, 이것은 한 펄스(선두 펄스) 기간을 소비하여 제 6 태그 래치 회로를 "통과" 상태로 리셋하고 자신의 선두 펄스가 없어진채로 제 6으로부터 나타날 것이다. 동일한 것이 제 7 태그 래치에서 일어날 것이며, 여전히 또 다른 펄스 기간을 소비하고 또 다른 선두 펄스를 잃게 될 것이다. 이어서, 펄스 열은 제 8에서 제 16의 태그 래치 회로들 나머지를 통과하고 2개의 펄스들이 없어져 데이지 체인(100)으로부터 나타날 것이다. 이것은 N-비트 스트링 내에 2개의 "1"들이 있음을 의미한다.

플립-플롭 유형과 같은 통상의 데이지-체인 래치들은 각각 및 모든 래치들에 걸쳐 클럭킹하는 클럭 신호를 갖는다. 본 비트 스캔 회로는 클럭 신호가 "통과" 상태에 있는 모든 태그 래치 회로들을 통과하고 N-비트 스트링 내 주목할 "1"들에 대응하는 "불통과" 상태에 있는 태그 래치 회로들만에 클럭하는 점에서, 매우 효율적이다. 위에 예에서는 16 클럭 펄스들 대신 2 클럭 펄스들만이 소비된다.

도 2는 도 1의 태그 래치 회로의 실시예를 더 상세히 도시한 것이다. 필수적으로, 태그 래치 회로_x(110)는 아마도 시간-의존성의 게이팅 신호(TAG_L*)를 사용하여 입력 클럭(CLK_x1)를 게이팅하는 AND 게이트(120)를 갖는다. bit_x = 0으로 로딩된 비트가 태그 래치 회로 x(110)에 로딩될 때, TAG_L*는 AND 게이트(120)를 활성화하는 "통과" 상태(예를 들면, "1")에 놓여진다. 반면, bit_x =1일 때, 초기에 TAG_L*은 AND 게이트(120)를 차단하는 "불통과" 상태에 놓여진다. 그후에, TAG_L*는 한 펄스 기간 후에 CLK_x1의 선두 펄스에 의해 "통과" 상태로 리셋된다. 펄스 기간 전 및 후에 상태 정보를 유지하기 위해서, 태그 래치(110)는 내부 신호들(TAG 및 TAG_L)로 동작한다. 신호(TAG)는 래치 1(140)에 래치되고, 신호(TAG_L)은 래치 2(150)에 래치된다.

스캔 비트 동작 전에, TAG 및 TAG_L의 값들이 리셋된다. 이것은 NOR 게이트(130)의 3개의 입력들 중 한 입력(131)에 공급하는 제어기(80)(도 1 참조)로부터의 리셋 신호에 의해 달성된다. 노드(138)에서, 신호(TAG)는 NOR 게이트(130)의 출력이다.

도 3은 도 2에 도시된 태그 래치 회로의 리셋 동작에 대한 타이밍도를 도시한 것이다. RESET이 어써트(논리 "1")되었을 때, NOR 게이트(130)의 출력에 연결된 노드(138)에서 TAG는 "0"이 되고 래치 1(140)에 래치된다. 래치 1(140)은 피드백 루프에서 제 2 인버터로서 작용하는 NOR 게이트(130)와 함께 동작하는 제 1 인버터를 갖는다. 제 1 인버터는 Vcc로부터 소싱(source)되는 p-트랜지스터(142)및 접지로부터 소싱되는 n-트랜지스터(144)를 포함한다. p-트랜지스터(142)는 n-트랜지스터(144)보다는 약간 약한 구동 능력를 갖는다. 신호(TAG)는 제 1 인버터를 구동하고 입력(133)을 통해 NOR 게이트(130)에 피드백되는 반전된 신호(TAG*)를 출력한다.

리셋 후에, 태그 래치 회로는 "통과" 상태에 있다. 이것은 TAG 신호를 신호(TAG_L)가 되게 그리고 이어 AND 게이트(120)를 게이팅하는 반전된 신호(TAG_L*)가 되게 전송 게이트(160)를 통해 전송함으로써 달성된다.

전송 게이트는 CLK_xI이 "0"일 땐 전송하고 CLK_XI이 "1"일 땐 전송하지 않게 하는 CLK_xI 및 CLK_xI*(CLK_xI*는 인버터(112)에 의해 CLK_xI을 반전시킴으로써 생성된다)에 의해 제어된다. 이에 따라, CLK_xI의 선두 펄스가 태그 래치(110)에 입력되기 전에, 전송 게이트(160)는 전송 상태에 있다. TAG의 전송된 값은 노드(162)에서 TAG_L이고 래치 2(150)에 래치된다. TAG_L은 AND 게이트(120)를 게이팅하기 위해 사용되는 TAG_L*로서 래치 2(150)의 출력에서 반전된다. 리셋 후에, 노드(138)에서 TAG = 0이고, 그러므로 TAG_L* = 1이며, 이것은 "통과" 상태에 있다.

도 2로 돌아가면, N-비트 스트링(10)(도 1 참조)의 x번째 비트는 신호(bit_x)로서 래치 회로(110)에 로딩되고 노드(138)에 신호(TAG)를 bit_x의 반전이 되게 설정한다. 이것은 TAG*가 존재하는 노드(142)로의 풀-다운(pull-down)으로서 직렬로 구성된 2개의 n-트랜지스터들(170, 172)에 의해 달성된다. 2개의 n-트랜지스터들은 각각 2개의 입력들(171, 173)에 의해 제어된다. 신호(bit_x)는 제 1 입력(171) 상에 있고 신호(LOAD)는 제 2 입력(173) 상에 있다.

리셋 후에 그리고 제어기(80)가 LOAD를 어써트하였을 때, n-트랜지스터(172)가 턴 온 된다. bit_x = 0이라면, 노드(142)는 풀다운되지 않으며, TAG* = 1(또는 TAG = 0)는 그대로 남아있는다. 이것은 NOR 게이트(130)의 입력들 중 임의의 하나가 "1"에 있을 때는 언제나(예를 들면, TAG* = 1) NOR 게이트(130)의 출력에 TAG가 항시 "0"에 있게 될 것이기 때문에 CLK_xI이 활성일지라도 변하지 않은 그대로 있는다. 태그 래치는 리셋 후에 "통과" 상태에 머물러 있는다. 이에 따라, bit_x = 0이라면, 태그 래치는 항시 "통과" 상태에 있는다. CLK_xI의 펄스 열이 입력(111)을 통해 태그 래치(110)에 입력될 때, AND 게이트(120)를 통과하는 통로가 주어지게 되고 출력(113)에서 클럭 신호(CLK_xO)로서 온전한 그대로 밖으로 나갈 것이다.

반면, bit_x =1이라면, 태그 래치는 초기에는 "불통과" 상태에 있다. CLK_xI의 펄스 열이 입력(111)을 통해 태그 래치(110)에 입력될 때, 초기에는 AND 게이트(120)에서 차단될 것이다.

도 4는 도 2에 도시된 태그 래치 회로에 bit_x을 로딩하기 위한 타이밍도를 도시한 것이다. LOAD 및 bit_x이 둘 다 "1"일 때, TAG* = 0이다. NOR 게이트(130)는 "0"인 이의 입력들 모두를 갖기 때문에, 노드(138)에서 TAG = 1을 출력하고 TAG를 래치 1(140)에 래치한다. TAG =1이 TAG_L* = 0에 전송되는데, 이것은 태그 래치(110)가 "불통과" 상태에 있음을 의미한다.

그러나, 차단되어 있는 동안, 선두 펄스는 태그 래치(110)와도 상호작용하여 태그 래치를 "불통과"에서 "통과" 상태로 변경한다.

도 5는 초기에 "불통과" 상태에 있는 태그 래치와 상호작용하는 펄스 열의 선두 펄스에 대한 타이밍도를 도시한 것이다. 전에 기술된 바와 같이, bit_x = 1일 때, 초기에는 태그 = 1이고 TAG_L* = 0이며 태그 래치(110)는 초기에는 "불통과" 상태에 있는다. 펄스 열 CLK_xI의 선두 펄스가 입력될 때, 이것은 AND 게이트(120)에서 차단되고 출력(113)으로부터 CLK_xO으로서 나타나는 클럭 신호는 없다. 태그 래치(110) 내에 있는 동안, CLK_xI의 선두 펄스의 상승에지는 "1"까지 상승하고 입력(111)을 통해 NOR 게이트(130)로 가며, 신호(TAG)는 "1"에서 "0"으로 변경된다. CLK_xI가 "1"에 있을 때 전송 게이트(160)는 비활성화되기 때문에, TAG = 0은 한 펄스 나중에 CLK_xI가 "0"으로 갈 때까지 TAG_L에 전송되지 않으며 TAG_L* = 1이 래치 2(150)에 래치된다. 이에 따라, TAG_L*는 초기엔 0이고 AND 게이트(120)에서 선두 펄스를 차단하나, 선두 펄스 후에, TAG_L*은 "1"로 변경되어 AND 게이트(120)를 통해 한 선두 펄스가 없는 CLK_xI가 통과하게 한다. 이에 따라, bit_x = 1가 로딩된 태그 래치에 있어서는 한 펄스가 빠진 CLK_xO로서 태그 래치 x(110)로부터 한 펄스 후에 CLK_xI가 나타난다. 반면, bit_x = 0이 로딩된 태그 래치에 있어서는 CLK_xI가 CLK_xO로서 온전한 그대로 실질적으로 순간적으로 나타난다.

도 1의 실시예에서, 게이팅된 클럭 신호(CLK_NO)는 데이지 체인(100) 내 모든 태그 래치(110)의 AND 게이트(120)를 통과한다. 예를 들면, 데이지 체인이 100개의 태그 래치 회로들와 bit_1 = 1만을 가지며 나머지가 제로에 있다면, 이것은 선두 펄스의 기간 동안 신호 TAG_L*이 "1"에 있을 때 제 1 태그 래치에서 한 펄스 지연이 있게 될 것임을 의미한다. 그후에, 나머지 99 태그 래치들이 더 이상 펄스들을 차단하지 않을 것이기 때문에, 없어진 펄스의 판정이 행해진다. 그럼에도불구하고 제 1 실시예에서, 게이팅된 클럭 신호 CLK_NO는 출력측으로부터 나타나기 전에 데이지 체인 내 나머지 99개의 AND 게이트들의 누적된 게이트 지연들을 여전히 입게 할 것이다.

도 6은 카운트 정보를 제공하는 게이팅된 클럭 신호가 태그 래치 회로들의 데이지 체인 밖에서 거쳐가는 발명의 또 다른 바람직한 실시예에 따른 비트 스캔 회로를 도시한 것이다. 더 바람직한 실시예에서, 데이지 체인(100)의 입력측에 클럭 신호(CLK_1I)의 브랜치(CLK_I)는 데이지 체인 밖에서 게이팅된다. 이것은 2개의 입력들(181, 183) 및 출력(185)을 가진 NOR 게이트(180)에 의해 달성된다. 클럭 신호(CLK_I)는 인버터(182)에 의해 CLK_I*로서 반전되고 NOR 게이트(180)의 입력(181)에 연결된다. 입력(183)은 자신의 입력들을 데이지 체인(100)의 각 태그 래치(110)의 신호(TAG_LxO)로부터 취하는 OR 게이트(190)의 출력으로부터 얻어진다. 전에 기술된 바와 같이, 태그 래치가 TAG_LxO = 0을 가질 때, "통과" 상태에 있다. TAG_LxO = 1을 가질 때는 "불통과" 상태에 있는다. 이에 따라, OR 게이트(190)의 출력은 "1"이며, "불통과" 상태에 있고 아직 "통과" 상태로 리셋되지 않은 태그 래치를 데이지 체인이 여전히 갖는한, "0"으로 변하지 않을 것이다. 이것은 NOR 게이트(180)를 통한 CLK_I*의 통과를 차단할 것이며, NOR 게이트(180)의 출력(185)으로부터 나타나는 CLK_O의 펄스 열로부터 펄스들이 없어지게 할 것이다. 없어진 펄스들은 전처럼 카운터(70)에 의해 계산된다.

데이지 체인 밖으로 게이팅된 클럭 신호의 펄스 열을 게이팅하기 위해 데이지 체인(100)의 모든 태그 래치들(110)로부터 TAG_LO의 타이밍 신호들을 사용함으로써, 데이지 체인 내 게이트 지연들은 최소화된다.

도 7은 일련의 연쇄된 부-데이지 체인들에 의해 형성되는 비트 스캔 회로를 도시한 것이다. 앞서 설명된 바와 같이, 클럭 신호의 펄스 열은 데이지 체인을 거쳐가면서 "불통과" 상태에 있는 임의의 태그 래치를 "조사"하고 이를 "통과" 상태로 리셋시킨다. 펄스 열은 이것이 데이지 체인 내 태그 래치들(110)의 AND 게이트(120)를 통과함에 따라 누적된 게이트 지연을 입게 할 것이다. 누적된 게이트 지연이 펄스 폭 정도라면, 카운터(80)는 CLK_O로부터 정확한 수의 없어진 펄스들을 정확하게 판정할 수 없을 것이다.

데이지 체인에서 누적되는 게이트 지연들에 기인한 타이밍 이동을 제어하기 위해서, 데이지 체인 내 태그 래치들의 수 N은 제한되어야 한다. 예를 들면, N은 64 이하이어야 할 것이다. 더 큰 N의 데이지 체인이 요망된다면, N 태그 래치들의 데이지 체인은 함께 연결되는 이를테면 부-데이터 체인 A, 부-데이터 체인 B,..., 부-데이터 체인 M와 같은 더 작은 체인들로 분할된다. 이렇게 하여, 각 부-데이터 체인 내 태그 래치들의 수가 제어될 수 있다. 예를 들면, N = 256이라면, 원래의 데이지 체인은 4개의 연쇄된 부-데이터 체인들로 분할될 수 있다. 각 부-데이터 체인으로부터 게이팅된 클럭 신호의 출력은 입력 클럭으로서 다음 부-데이지 체인에 공급되기 전에 클럭 동기화기(210)에 의해 버스(65) 상에 기준 클럭(CLK_ref)에 관하여 재동기화된다. 예를 들면, 클럭 동기화기 A(210-A)는 부-데이터 체인 A(200-A)로부터 출력 클럭 신호(CLK_OA)를 재동기화하고 이를 입력 클럭 신호(CLK_BI)으로서 링크 내 다음 부-데이터 체인 B(200-B)에 입력한다. 다른 부-데이터 체인들의 출력된 게이팅된 클럭 신호들은 동일한 방식으로 취급된다. 마지막 부-데이터 체인(CLK_O)으로부터의 게이팅된 클럭 출력은 없어진 펄스들의 수를 카운트하기 위해 카운터(70)에 보내진다. 예를 들면 카운터(70)는 입력 클럭(CLK_I) 내 펄스 열 내 모든 펄스들을 주시하고 게이팅된 클럭에서 나타나는 첫번째 펄스를 검출하고 처음부터 첫번째 나타나는 펄스까지 없어진 펄스들의 수를 카운트한다.

도 8은 비트 스캔을 수행하는 방법을 도시한 흐름도이다.

단계(230): N-비트 스트링에서 제 2의 2진수 값을 갖는 비트들의 수 N-M에 관하여 제 1의 2진수 값을 갖는 비트들의 수 M을 판정하는 단계를 시작한다.

단계(240): 데이지 체인 내 N 래치 회로들을 제공하는 단계로서, 각 래치 회로는 태그 비트를 가지며 각각 "불통과" 또는 "통과" 값을 갖는 태그 비트에 따라 "불통과" 또는 "통과" 게이트로서 작용한다.

단계(242): N-비트 스트링의 N 비트들의 각각의 비트들을 각각의 로딩된 비트들로서 N 래치 회로들에 로딩하는 단계.

단계(244): 각각의 로딩된 비트가 제 1의 2진수 값을 가질 때 태그 비트가 "불통과" 값에 설정되고 각각의 로딩된 비트가 제 2의 2진수 값을 가질 때 태그 비트가 "통과" 값에 설정되게, 초기에 각각의 로딩된 비트에 따라 각 래치 회로에 태그 비트를 설정하는 단계.

단계(250): 각각이 고정된 폭을 갖는 것인 펄스 열을 갖는 클럭 신호를 제공하는 단계.

단계(260): 펄스 열을 데이지 체인을 통해 통과시키는 단계로서, 통과 게이트로서 작용하는 래치 회로에 대해서 펄스 열은 곧바로 통과하며, 불통과 게이트로서 작용하는 래치 회로에 대해서, 펄스 열의 선두 펄스는 태그 비트를 "불통과"에서 "통과" 값으로 리셋함으로써, 래치 회로의 불통과 게이트가 펄스 폭의 기간 내에 통과 게이트로 리셋되고 펄스 열은 펄스 열의 나머지가 데이지 체인 하류로 다음 래치 회로로 이동하기 전에 래치 회로에서 선두 펄스를 없애는 단계.

단계(270): N 래치 회로들 중 어느 하나가 "불통과" 값의 태그 비트를 발생하고 있을 때는 언제나 어써트되는 게이팅 신호로 클럭 신호를 게이팅하는 단계.

단계(280): 모든 N 래치 회로들이 "통과" 값의 태그 비트를 발생한 후에 게이팅된 클럭 신호의 펄스 열로부터 없어진 펄스들의 수를 판정함으로써 M을 얻는 단계.

메모리 시스템

도 9는 본 발명의 특징들이 구현되는 메모리 장치와 통신하는 호스트를 도시한 것이다. 호스트(380)는 전형적으로 메모리 장치(390)에 저장될 데이터를 보내거나 메모리 장치(390)를 판독함으로써 데이터를 인출한다. 메모리 장치(390)는 메모리 제어기(402)에 의해 관리되는 하나 이상의 메모리 칩(400)을 포함한다. 메모리 칩(400)은 각 셀이 1 비트의 데이터를 저장하기 위한 단일-레벨 셀("SLC")로서 구성될 수 있을 뿐만 아니라 복수 비트들의 데이터를 저장하기 위한 복수-레벨 셀("MLC")로서 구성될 수 있는 메모리 셀들의 메모리 어레이(500)를 포함한다. 또한, 메모리 칩은 행 및 컬럼 디코더들, 감지 모듈들, 데이터 래치들 및 I/O 회로들과 같은 주변 회로들(504)을 포함한다. 온-칩 제어 회로(410)는 각 칩의 저-레벨 메모리 동작들을 제어한다. 제어 회로(410)는 메모리 어레이(500) 상에서 메모리 동작들을 수행하기 위해 주변 회로들과 공조하는 온-칩 제어기이다. 제어 회로(410)는 전형적으로 데이터 버스(531)와 제어 및 어드레스 버스(411)를 통해 메모리 동작들의 칩 레벨 제어를 제공하기 위해 상태머신(412)을 포함한다.

많은 구현들에서, 호스트(380)는 메모리 제어기(402)를 통해 메모리 칩(100)과 통신하며 상호작용한다. 제어기(402)는 메모리 칩과 공조하며 고 레벨 메모리 동작들을 제어하고 관리한다. 펌웨어(360)는 제어기(402)의 기능들을 구현하기 위해 코드들을 제공한다. 오류 정정 코드("ECC") 프로세서(362)는 메모리 장치의 동작들 동안 ECC를 처리한다.

예를 들면, 호스트 기입에서, 호스트(380)는 호스트의 운영 시스템의 파일 시스템으로부터 할당된 논리 섹터들에 메모리 어레이(500)에 기입될 데이터를 보낸다. 제어기 내 구현된 메모리 블록 관리 시스템은 섹터들을 스테이지하고 이들을 메모리 어레이의 물리 구조에 매핑하여 저장한다. 바람직한 블록 관리 시스템은 전체 개시된 바를 참조로 본원에 포함시키는 미국특허출원 공개번호 US-2010-0172180-A1에 개시되어 있다.

물리 메모리 아키텍처

판독 및 프로그램 수행을 개선하기 위해서, 어레이 내 복수의 전하 저장 소자들 또는 메모리 트랜지스터들은 병렬로 판독되거나 프로그램된다. 이에 따라, 한 "페이지"의 메모리 소자들이 함께 판독되거나 프로그램된다. 현존하는 메모리 아키텍처들에서, 행은 전형적으로 몇개의 인터리브된 페이지들을 내포하거나 한 페이지를 구성할 수 있다. 페이지의 모든 메모리 소자들은 함께 판독되거나 프로그램될 것이다.

도 10은 예를 들면 NAND 구성으로 구성되고 병렬로 감지 또는 프로그램되는 한 페이지의 메모리 셀들을 도시한 것이다. 도 10은 근본적으로 도 9의 메모리 어레이(500) 내 한 뱅크의 NAND 스트링들(350)을 도시한 것이다. 페이지(360)와 같은 "페이지"는 병렬로 감지되거나 프로그램될 수 있게 한 한 그룹의 메모리 셀들이다. 이것은 대응하는 한 페이지의 감지 증폭기들(510)에 의해 주변 회로들에 의해 달성된다. 감지된 결과들은 대응하는 한 세트의 데이터 래치들(520)에 래치된다. 각 감지 증폭기는 비트라인(336)을 통해 NAND 스트링(350)과 같은 NAND 스트링에 결합될 수 있다. 예를 들면, 페이지(360)는 행을 따라 있으며 워드라인(WL3)에 공통으로 연결된 페이지의 셀들의 제어 게이트들에 인가되는 감지 전압에 의해 감지된다. 각 컬럼을 따라, 셀(10)과 같은 각 셀은 비트라인(336)을 통해 감지 증폭기에 의해 액세스될 수 있다. 데이터 래치들(520) 내 데이터는 데이터 I/O 버스(531)를 통해 메모리 제어기(402)로부터 안으로 혹은 밖으로 토글된다.

위에 언급된 페이지는 물리 페이지 메모리 셀들 또는 감지 증폭기들이다. 정황에 따라, 각 셀이 복수-비트 데이터를 저장하고 있는 경우에, 각 물리 페이지는 복수의 데이터 페이지들을 갖는다.

NAND 스트링(350)은 두 끝에 각각 소스 단자 및 드레인 단자를 형성하기 위해 소스들 및 드레인들이 데이지-체인으로 연결된 직렬의 메모리 트랜지스터들(310)이다. 한 쌍의 선택 트랜지스터들(S1, S2)은 각각 NAND 스트링의 소스 단자 및 드레인 단자를 통해 외부에 메모리 트랜지스터 체인의 연결을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온 되었을 때, 소스 단자는 소스 라인(334)에 결합된다. 유사하게, 드레인 선택 트랜지스터(S2)가 턴 온 되었을 때, NAND 스트링의 드레인 단자는 메모리 어레이의 비트라인(336)에 결합된다. 체인에 각 메모리 트랜지스터(10)는 메모리 셀로서 작용한다. 이것은 의도된 메모리 상태를 나타내기 위해 소정량의 전하를 저장하기 위한 전하 저장 요소(320)를 갖는다. 각 메모리 트랜지스터의 제어 게이트는 판독 및 기입 동작들에 대해 제어할 수 있게 한다. 한 행의 NAND 스트링의 대응하는 메모리 트랜지스터들의 제어 게이트들은 모두 동일 워드라인(이를테면 WL0, WL1,...)에 연결된다. 유사하게, 선택 트랜지스터들(S1, S2)(각각 선택 라인들(SGS, SGD)에 의해 액세스되는) 각각의 제어 게이트는 각각 이의 소스 단자 및 드레인 단자를 통해 NAND 스트링에의 제어 액세스를 제공한다.

도 11은 도 10의 주변 회로들 내 판독/기입 회로들의 기능 블록도이다. 판독/기입 회로들(506)은 감지 증폭기들(512), 데이터 래치들(520) 및 공통 프로세서(550)를 포함한다. I/O 회로들은 데이터 래치들에 결합되고 명백히 데이터 I/O 버스(531)를 제외하곤 도시되지 않았다. 도시된 실시예에서, 감지 증폭기들 및 데이터 래치들은 판독/기입 스택들(506)로 구성되고, 각 스택은 비트 라인들 1 내지 k를 통해 병렬로 한 페이지의 일부인 k 메모리 셀들에 사용된다. 병렬로 전체 페이지에 사용하기 위한 복수의 이러한 판독/기입 스택들이 있다. 이에 따라, 페이지를 위한 공통 프로세서(550)의 수가 감소된다. 각 스택(506)은 감지 증폭기들(512-1 내지 512-k)의 스택 및 데이터 래치들(520-1 내지 520-k)의 스택을 내포한다. 감지 증폭기들의 스택 및 데이터 래치들의 스택은 이들 간에 데이터를 처리할 수 있는 공통 프로세서(550)를 공유한다. 감지 증폭기들(512)은 버스(211)를 통해 공통 프로세서(250)와 통신한다. 데이터 래치들(520)은 버스(521)를 통해 공통 프로세서(550)와 통신한다. 임의의 시간에 공통 프로세서(550)는 주어진 메모리 셀에 관계된 데이터를 처리한다. 예를 들면, 비트 라인 1에 결합된 메모리 셀에 대해서, 대응하는 감지 증폭기(512-1)는 메모리 셀로부터 감지된 데이터를 감지 증폭기 래치, SA 래치(514-1)에 래치한다. 유사하게, 대응하는 한 세트의 데이터 래치들(520-1)은 비트 라인 1에 결합된 메모리 셀에 연관된 입력 또는 출력 데이터를 저장한다. 바람직한 실시예에서, 한 세트의 데이터 래치들(520-1)은 한 세트의 데이터 래치들(524-0,..., 524-q) 또는 각각 (q+1)-비트들의 정보를 저장하기 위한 DL0, DL1,..., DLq를 포함한다. 판독/기입 스택(506)은 제어 및 어드레스 버스(411)를 통해 온-칩 제어 회로에 의해 제어되고 데이터를 데이터 I/O 버스(531)(도 1 참조)를 통해 메모리 제어기(402)와 교환한다.

한 페이지의 메모리 셀들은 공통 워드 라인을 공유하며 페이지의 각 메모리 셀은 비트 라인을 통해 감지 증폭기에 결합된다. 한 페이지의 메모리 셀들이 판독되거나 기입될 때, 이것은 한 페이지의 메모리 셀들에 연관되 워드 라인로부터 판독되거나 이에 기입된다라고도 한다. 유사하게, 한 페이지의 메모리 셀에 연관된 데이터는 한 페이지의 데이터라고도 한다.

이러한 판독/기입 회로들은 전체 개시된 바를 참조로 본원에 포함시키는 미국특허 7,471,575에 기술되어 있다.

NAND 플래시 메모리같은 고밀도 비휘발성 메모리는 특히 셀당 복수 비트 모드에서 사용되는 많은 실패 비트들을 가질 수 있다. 비휘발성 메모리 프로그램을 위해 실패 비트 카운트 회로가 사용된다. 이 비트를 카운트하는 프로세스는 프로그램 속도에 영향을 미칠 수 있다.

프로그래밍 동작에서, 한 페이지의 프로그램 데이터(예를 들면, 8k 또는 16k 바이트)가 DL1-1 내지 DL1-k와 같은 대응하는 한 세트의 데이터 래치들에 먼저 저장된다. 이어, 대응하는 물리적 한 페이지의 메모리 셀이 프로그램되고 프로그램 데이터에 따라 검증된다. 그후에, 프로그램된 셀들 내 한 페이지의 데이터가 판독되어 DL2-1 내지 DL2-k와 같은 대응하는 한 세트의 데이터 래치들에 저장될 수 있다. 공통 프로세서(250)는 프로그램 데이터와 판독된 데이터 간에 XOR 동작 을 수행하고 임의의 오일치는 결과적인 k-비트 스트링 내 "1"들로서 나타날 것이다.

예를 들면, 페이지 내 소정 수 z의 비트 오류들을 정정하게 ECC가 설계된다면, 페이지의 비트 오류는 z를 초과하지 않아야 한다. 이것은 XOR된 결과 스트링 내 "1"의 수가 z를 초과하는지의 신속한 판정을 요구할 것이다. 그러하다면, 또 다른 메모리 위치에 프로그래밍을 재시도하기 위해 데이터 래치 내 동일 프로그램 데이터가 사용되 수 있다.

통상의 구현들에서, 데이터 페이지 내 오류들을 카운트하는 것은 실패 바이트의 8 비트 데이터를 전역 버스에 전송하고 이 8 비트 버스를 선-충전하고 방전함으로써 달성된다. 각 실패 바이트는 카운트하기 위해 9 클럭 사이클들을 필요로 한다. 1 내지 8 범위의 실패 비트 수들이 8 비트들 누산기에 더해지고 이어 기정의된 실패 버짓과 비교될 것이다. 또 다른 방법은 스트링에 대해 "1"들에 대한 2진수 탐색을 수행하는 것이다. 전체 비트 카운트 프로세스는 매우 시간 소비적이며 NAND 메모리 프로그램 수행에 영향을 미칠 수도 있을 것이다.

이에 따라, 앞서 기술된 비트 스캔 회로(50)는 메모리 장치에서 이들 유형의 동작을 수행하는데 유용한다. 도 9에 도시된 바와 같이, 일예는 메모리 칩(100)의 주변 회로들(504) 중에 이러한 비트 스캔 회로를 탑재하는 것이다. 또 다른 예(도시되지 않음)는 메모리 제어기(402) 내에 이러한 비트 스캔 회로를 탑재하는 것이다.

본 발명에서, 각 클럭 사이클은 한 비트 실패를 리셋할 수 있다. 태그 래치 체인 내에, 태그 래치는 모든 선행하는 래치들이 모두 "0"인 경우에만 "0"에 리셋될 수 있다. 체인의 시작부분에 래치는 가장 높은 우선도를 가지며 체인의 끝에 래치는 가장 낮은 우선도를 갖는다.

카운터(70)(도 7 참조)는 "불통과" 상태에 있는 어떠한 태그 래치도 전체 연쇄된 데이지 체인이 갖고 있지 않을 때까지 카운트하고 이어 비트 카운트를 중지한다. 새로운 한 세트의 비트들이 연쇄된 데이지 체인에 로딩될 수 있고 비트 스캔 프로세스는 모든 8K 바이트 페이지 데이터가 스캔될 때까지 반복된다.

일실시예에서, z 수의 오류 비트들까지를 정정하게 ECC 엔진이 설계된 경우에, 실패된 비트들의 수의 z 수에 도달되었음을 카운터(70)가 검출하였을 때, 비트 스캔 회로에서 카운트하는 것을 이르게 종료할 것이다. 이 상황은 더 이상의 지연없이 페이지의 재프로그래밍이 행해질 수 있도록 메모리 제어 회로(410)에 통보될 것이다.

본 발명은 누산기, 비교기 및 그외 많은 다른 복잡한 타이밍 제어 회로를 필요로 하지 않는다. 또한, 비트 스캔 회로는 통상의 것들에 비해 매우 간단하여 트랜지스터들을 상당히 감소시킨다.

기술된 이 발명의 실시예들은 바람직한 구현들이지만, 당업자들은 이들의 변형들도 가능할 수 있음을 알 것이다. 그러므로, 발명은 첨부된 청구항들의 전체 범위 내에서 보호된다.

Claims

N-비트 스트링에서, 제2 2진수 값(binary value)을 갖는 비트들의 수 N-M에 대해 제1 2진수 값을 갖는 비트들의 수 M을 판정하는 방법으로서,
데이지 체인 내에 N개의 래치 회로들을 제공하는 단계 - 각각의 래치 회로는 태그 비트를 가지며, 각각 "불통과(no-pass)" 값 또는 "통과(pass)" 값을 갖는 상기 태그 비트에 종속하여 불통과 게이트 또는 통과 게이트 중 어느 하나로서 작동함 -;
각각의 로딩된 비트들로서 상기 N-비트 스트링의 N 비트들의 각각의 비트들을 상기 N개의 래치 회로들에 로딩하는 단계;
각각의 로딩된 비트가 상기 제1 2진수 값을 가질 때에 상기 태그 비트가 상기 "불통과" 값으로 설정되고 각각의 로딩된 비트가 상기 제2 2진수 값을 가질 때에 상기 태그 비트가 상기 "통과" 값으로 설정되도록, 초기에 각각의 로딩된 비트에 따라 각각의 래치 회로에서 상기 태그 비트를 설정하는 단계;
펄스 열(pulse train)을 갖는 클럭 신호를 제공하는 단계 - 각각의 펄스는 고정된 폭을 가짐 -;
상기 데이지 체인을 통해 상기 펄스 열을 통과시키는 단계 - 통과 게이트로서 작동하는 래치 회로에 대해서, 상기 펄스 열은 곧바로 통과하고, 불통과 게이트로서 작동하는 래치 회로에 대해서, 상기 펄스 열의 선두 펄스는 상기 "불통과" 값으로부터 상기 "통과" 값으로 상기 태그 비트를 리셋하고, 그에 의해 상기 래치 회로의 상기 불통과 게이트는 펄스 폭의 기간에서 통과 게이트로 리셋되고, 상기 펄스 열은 상기 펄스 열의 나머지가 상기 데이지 체인을 따라 다음 래치 회로로 이동하기 이전에 상기 래치 회로에서 상기 선두 펄스를 없앰(drop) -;
상기 N개의 래치 회로들 중 어느 하나가 상기 "불통과" 값의 태그 비트를 발생시키고 있을 때마다 어써트되는 게이팅 신호로 상기 클럭 신호를 게이팅하는 단계; 및
모든 상기 N개의 래치 회로들이 상기 "통과" 값의 태그 비트를 발생시킨 이후에 상기 게이팅된 클럭 신호의 상기 펄스 열로부터 없어진 펄스들의 수를 판정함으로써 M을 획득하는 단계
를 포함하는 방법.
제 1 항에 있어서, 게이팅되는 상기 클럭 신호는 상기 데이지 체인을 통과하는 클럭 신호인 방법.
제 1 항에 있어서, 게이팅되는 상기 클럭 신호는 상기 데이지 체인을 통과하는 클럭 신호와는 별개인 방법.
제 3 항에 있어서,
N개의 입력들 및 출력을 갖는 OR 게이트를 제공하는 단계; 및
상기 N개의 래치 회로들의 태그 비트 값들을 상기 OR 게이트의 각각의 입력들에 입력함으로써 상기 OR 게이트의 출력으로부터 상기 게이팅 신호를 발생시키는 단계
를 더 포함하는 방법.
제 3 항에 있어서,
제1 입력과 제2 입력 및 출력을 갖는 AND 게이트를 제공하는 단계; 및
상기 클럭 신호를 상기 AND 게이트의 상기 제1 입력에 입력하고 상기 게이팅 신호를 상기 AND 게이트의 상기 제2 입력에 입력함으로써 상기 AND 게이트의 출력으로부터 상기 게이팅된 클럭 신호를 획득하는 단계
를 더 포함하는 방법.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 데이지 체인을 복수의 부-데이지-체인들(sub-daisy-chains)로 분할하는 단계;
기준 클럭 신호를 제공하는 단계; 및
각각의 부-데이지-체인으로부터 출력된 클럭 신호를, 다음 부-데이지-체인에 입력하기 이전에 상기 기준 클럭 신호에 대해 재동기화하는 단계
를 더 포함하는 방법.
제 1 항에 있어서, 상기 게이팅된 클럭 신호에서 펄스가 검출되었을 때 상기 펄스 열을 중단시키는 단계를 더 포함하는 방법.
제 1 항에 있어서, 상기 N-비트 스트링의 각각의 비트는 비휘발성 메모리에서 비교되는 2개의 데이터 비트들 간의 XOR 연산으로부터 획득되는 방법.
제 8 항에 있어서, 비교되는 상기 2개의 데이터 비트들 중 제1 데이터 비트는 상기 비휘발성 메모리의 메모리 셀에 프로그램될 데이터 비트이고, 상기 2개의 데이터 비트들 중 제2 데이터 비트는 프로그램된 이후에 상기 메모리 셀로부터 판독되는 데이터 비트인 방법.
제 1 항에 있어서, M이 N-M 미만일 것으로 예상될 때, 상기 태그 비트의 상기 "불통과" 값은 상기 제1 2진수 값에 대응하는 방법.
N-비트 스트링에서, 제2 2진수 값을 갖는 비트들의 수 N-M에 대해 제1 2진수 값을 갖는 비트들의 수 M을 판정하기 위한 회로로서,
데이지 체인 내의 N개의 래치 회로들 - 각각의 래치 회로는 태그 비트를 가지며, 각각 "불통과" 값 또는 "통과" 값을 갖는 상기 태그 비트에 종속하여 불통과 게이트 또는 통과 게이트 중 어느 하나로서 작동함 -;
각각의 로딩된 비트들로서 상기 N-비트 스트링의 각각의 N 비트들을 저장하기 위한 N 모듈들 각각에서의 저장소;
제어 신호들을 발생시키기 위한 제어기 - 제1 제어 신호에 응답하여, 각각의 래치 회로에서의 상기 태그 비트는, 각각의 로딩된 비트가 상기 제1 2진수 값을 가질 때에 상기 태그 비트가 상기 "불통과" 값으로 설정되고 각각의 로딩된 비트가 상기 제2 2진수 값을 가질 때에 상기 태그 비트가 상기 "통과" 값으로 설정되도록 초기에 각각의 로딩된 비트에 따라 설정됨 -;
펄스 열을 갖는 클럭 신호를 제공하기 위한 클럭 발생기 - 각각의 펄스는 고정된 폭을 갖고, 상기 데이지 체인을 통해 상기 펄스 열을 통과시킬 때, 통과 게이트로서 작동하는 래치 회로에 대해서, 상기 펄스 열은 곧바로 통과하고, 불통과 게이트로서 작동하는 래치 회로에 대해서, 상기 태그 비트는 상기 펄스 열의 선두 펄스에 의해 상기 "불통과" 값으로부터 상기 "통과" 값으로 리셋되고, 그에 의해 상기 래치 회로의 상기 불통과 게이트는 펄스 폭의 기간에서 통과 게이트로 리셋됨 -;
상기 N개의 래치 회로들 중 어느 하나가 상기 "불통과" 값의 태그 비트를 발생시키고 있을 때마다 어써트되는 게이팅 신호로 상기 클럭 신호를 게이팅하기 위한 클럭-신호 게이트; 및
모든 상기 N개의 래치 회로들이 상기 "통과" 값의 태그 비트를 발생시킨 이후에 상기 게이팅된 클럭 신호의 상기 펄스 열로부터 없어진 펄스들의 수에 의해 M을 판정하는 카운터
를 포함하는 회로.
제 11 항에 있어서, 게이팅되는 상기 클럭 신호는 상기 데이지 체인을 통과하는 클럭 신호인 회로.
제 11 항에 있어서, 게이팅되는 상기 클럭 신호는 상기 데이지 체인을 통과하는 클럭 신호와는 별개인 회로.
제 13 항에 있어서, N개의 입력들 및 출력을 갖는 OR 게이트를 더 포함하고, 상기 게이팅 신호는, 상기 N개의 래치 회로들의 태그 비트 값들이 상기 OR 게이트의 각각의 입력들에 입력된 이후에 상기 OR 게이트의 출력으로부터 획득되는 회로.
제 13 항에 있어서, 제1 입력과 제2 입력 및 출력을 갖는 AND 게이트를 더 포함하고, 상기 게이팅된 클럭 신호는, 상기 클럭 신호가 상기 AND 게이트의 상기 제1 입력에 입력되고 상기 게이팅 신호가 상기 AND 게이트의 상기 제2 입력에 입력되는 것에 의해 상기 AND 게이트의 출력으로부터 획득되는 회로.
제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
복수의 부-데이지-체인들로 분할되는 상기 데이지 체인;
기준 클럭 신호; 및
각각의 부-데이지-체인으로부터 출력된 클럭 신호를, 상기 클럭 신호가 다음 부-데이지-체인에 입력되기 이전에 상기 기준 클럭 신호에 대해 재동기화하기 위한 재동기화기 모듈
을 더 포함하는 회로.
제 11 항에 있어서, 상기 게이팅된 클럭 신호에서 펄스가 검출되었을 때 상기 펄스 열을 중단시키는 상기 제어기를 더 포함하는 회로.
제 11 항에 있어서, 상기 N-비트 스트링의 각각의 비트는 비휘발성 메모리에서 비교되는 2개의 데이터 비트들 간의 XOR 연산으로부터 획득되는 회로.
제 18 항에 있어서, 비교되는 상기 2개의 데이터 비트들 중 제1 데이터 비트는 상기 비휘발성 메모리의 메모리 셀에 프로그램될 데이터 비트이고, 상기 2개의 데이터 비트들 중 제2 데이터 비트는 프로그램된 이후에 상기 메모리 셀로부터 판독되는 데이터 비트인 회로.
제 11 항에 있어서, M이 N-M 미만일 것으로 예상될 때, 상기 태그 비트의 상기 "불통과" 값은 상기 제1 2진수 값에 대응하는 회로.