CN103733263A - 非易失性存储器中的位扫描电路和方法 - Google Patents

Abstract

用于在N位串（10）中计数具有第一二进制值的位的数量M的电路（150）包括在菊链（100）中的N个锁存器电路，其中每个锁存器电路具有标签位，该标签位控制每个锁存器电路处于不通过或通过状态。初始地根据N位串的位设置标签位，其中第一二进制值对应于不通过状态。具有脉冲串的时钟信号经过菊链以“询问”任何不通过锁存器电路。其全速通过任何通过锁存器电路。但是，对于不通过锁存器电路，前导脉冲在被阻挡的同时还在脉冲时段之后将标签位从“不通过”复位到“通过”状态以允许随后的脉冲通过。在所有不通过锁存器电路已被复位之后，通过从该脉冲串丢失的脉冲的数量给出M。

Description

非易失性存储器中的位扫描电路和方法

技术领域

本申请一般涉及电子电路和方法，更具体地涉及用于对在诸如半导体闪存的可再编程非易失性存储器系统的操作中有用的N位串中的“1”或“0”的数量计数的电路和方法。

背景技术

能够非易失性地存储电荷的固态存储器、特别是被封装为小型规格卡的EEPROM和快闪EEPROM形式的固态存储器最近成为各种移动和手持设备、特别是信息装置和消费电子产品中的存储选择。不同于也是固态存储器的RAM（随机存取存储器），闪存是非易失性的，并且即使在切断电源之后仍保持它所存储的数据。而且，不像ROM（只读存储器），闪存类似于盘存储设备而可重写。尽管成本更高，但是闪存正被更多地用于大容量存储应用中。基于诸如硬盘驱动器和软盘的旋转磁介质的传统大容量存储器不适合于移动和手持环境。这是因为盘驱动器倾向于体积大，易出现机械故障，并且具有高等待时间和高功率要求。这些不希望的属性使得基于盘的存储器在大部分移动和便携式应用中不实用。另一方面，嵌入式和可移动卡形式这两种的闪存由于其小尺寸、低功耗、高速和高可靠性特征而理想地适合于移动和手持环境。

快闪EEPROM类似于EEPROM（电可擦除可编程只读存储器）在于其是可被擦除并且使新数据被写到或“编程”到其存储器单元中的非易失性存储器。在场效应晶体管结构中，两者利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置（未连接的）导电栅极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅极上的电荷量来控制晶体管的阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存在必须在“导通”晶体管之前施加到控制栅极以允许在其源极和漏极区之间导电的相应电压（阈值）。具体地，诸如快闪EEPROM的闪存允许同时擦除整个块的存储器单元。

浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈值电压电平。由器件的最小和最大阈值电平来分界（delimit）阈值电压窗的大小，该最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储器器件的特性、工作条件和历史。在该窗内的每个不同的可分辨的阈值电压电平范围原则上可以用于指定单元的明确的存储器状态。

在当前的商业产品中常见的是快闪EEPROM阵列的每个存储元件通过操作在二进制模式而存储单个位的数据，其中存储元件晶体管的两个范围的阈值水平被定义为存储级。晶体管的阈值水平对应于在其存储元件上存储的电荷水平的范围。除了缩小存储器阵列的尺寸之外，趋势是通过在每个存储元件晶体管中存储多于一位数据而进一步增加这样的存储器阵列的数据存储的密度。这通过将多于两个阈值水平定义为每个存储元件晶体管的存储状态来实现，现在四个这样的状态（每个存储元件2位数据）被包括在商业产品中。也正在实施诸如每个存储元件16个状态的更多存储状态。每个存储元件存储器晶体管具有其可以实际操作在其中的阈值电压的某个总范围（窗），并且该范围被划分为多个为其定义的存储器状态加上状态之间的余量（margin）以允许清楚地彼此区分这些状态。显然，存储器单元配置为存储越多位，其需要操作的误差的余量越小。

通常通过两种机制之一来将充当存储器单元的晶体管编程到“已编程”状态。在“热电子注入”中，施加到漏极的高电压加速了穿过衬底沟道区的电子。同时，施加到控制栅极的高电压拉动热电子经过薄栅极电介质到浮置栅极上。在“隧穿注入”中，相对于衬底，高电压被施加到控制栅极。以此方式，将电子从衬底拉到中间的（intervening）浮置栅极。尽管历史上已经使用术语“编程”来描述通过将电子注入到存储器单元的初始被擦除的电荷存储单元以便更改存储器状态的向存储器的写入，但是现在已经可与诸如“写入”或“记录”的更常用的术语互换使用。

可以通过多种机制来擦除存储器器件。对于EEPROM，可通过相对于控制栅极向衬底施加高电压以便诱导浮置栅极中的电子遂穿过薄氧化物到衬底沟道区（即，Fowler-Nordheim隧穿）而电擦除存储器单元。通常，EEPROM可逐字节擦除。对于快闪EEPROM，该存储器可一次性全部电擦除或一次一个或多个最小可擦除块地电擦除，其中最小可擦除块可以由一个或多个扇区组成，并且每个扇区可以存储512字节或更多的数据。

存储器器件通常包括可以被安装在卡上的一个或多个存储器芯片。每个存储器芯片包括由诸如解码器和擦除、写和读电路的外围电路支持的存储器单元的阵列。更复杂的存储器器件还与进行智能和更高级的存储器操作和接口的外部存储器控制器一起工作。

存在现今正使用的许多商业上成功的非易失性固态存储器器件。这些存储器器件可以是快闪EEPROM，或可以使用其他类型的非易失性存储器单元。在美国专利第5,070,032、5,095,344、5,315,541、5,343,063和5,661,053、5,313,421和6,222,762号中给出了闪存和系统及其制造方法的例子。具体地，在美国专利第5,570,315、5,903,495、6,046,935号中描述了具有NAND串结构的闪存器件。还由具有用于存储电荷的介电层的存储器单元制造非易失性存储器器件。取代先前描述的导电浮置栅极元件，使用介电层。由Eitan等人的“NROM:A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell”，IEEEElectron Device Letters,Vol.21,No.11,2000年11月,543-545页描述了利用介电存储元件的这种存储器器件。ONO介电层延伸穿过在源极和漏极扩散之间的沟道。用于一个数据位的电荷被定位在与漏极相邻的介电层中，且用于另一数据位的电荷被定位在与源极相邻的介电层中。例如，美国专利第5,768,192和6,011,725号公开了具有夹在两个二氧化硅层之间的俘获（trapping）电介质的非易失性存储器单元。通过分别读取该电介质内的空间上分离的电荷存储区域的二进制状态来实现多状态数据存储。

在存储器器件的操作期间，出现对于计数N位串中的“1”或“0”的数量的需要。例如，在编程操作期间，在存储器器件的数据锁存器的第一集合中提供一页的二进制目标数据。然后，例如N个存储器单元的一页根据该目标数据而被并行编程以使得N个存储器单元达到其各自的目标状态。在对页的编程完成之后，从一组存储器单元中读回该页的二进制数据并将其存储在数据锁存器的第二集合中。将数据锁存器的第一和第二集合的二进制数据页相比较以验证正确地进行了编程。通常，在这两个集合之间逐位地进行XOR操作，并且“1”表示这两个集合之间的不一致。因此，比较的结果是N位串，其中“1”的出现将表示未能正确编程的存储器单元。当然，在相反的逻辑实现中，代替“1”，“0”可以表示未正确编程的存储器单元。

如果失败位的数量超过了内置的ECC方案的校正能力，则编程应该重新进行。但是，在当今一代的闪存中，数据页通常非常大，比如是10**5位的数量级。用于为了“1”的出现而扫描此串的现有电路和方法可能是在时间和/或硬件上强度大的。

因此存在对于更高效和更经济的对位串中的“1”或“0”的实例计数的电路和方法的一般需要。

发明内容

用于在N位串中计数具有第一二进制值的位的数量M的电路和方法包括在菊链中的N个标签锁存器电路，其中每个标签锁存器电路具有标签位，该标签位控制每个锁存器电路处于“不通过”或“通过”状态。初始地根据N位串的位设置（set）标签位，其中第一二进制值对应于“不通过”状态。具有脉冲串的时钟信号遍历菊链以“询问”任何“不通过”标签锁存器电路。其全速通过任何“通过”锁存器电路。但是，对于“不通过”锁存器电路，前导脉冲在被阻挡的同时还在脉冲时段之后将标签位从“不通过”复位到“通过”状态以允许随后的脉冲通过。在所有“不通过”标签锁存器电路已被复位之后，通过从该脉冲串丢失的脉冲的数量来给出M。

在一个实施例中，从来自通过该菊链的时钟信号计数的丢失脉冲的数量确定M。

在一个更优选的实施例中，从来自未通过该菊链的时钟信号的分支计数的丢失脉冲的数量确定M。时钟信号的分支在菊链外被选通以最小化经过整个菊链而经受的门延迟。由来自该菊链的各个标签锁存器的标签位提供选通信号。

当菊链中的标签锁存器的数量超过可能引起实质的门延迟的预定数量时，将该菊链进一步划分为串连在一起的子菊链。从每个子菊链出现的时钟信号使得其在被馈送到该串联的链中的下一子菊链之前被时钟同步器定时校正。

时钟信号飞快经过那些处于“通过”状态的标签锁存器，但是花费一个时钟脉冲复位那些处于“不通过”状态的标签锁存器。因此，当预期N位串具有小于N-M的M并且M对应于第一二进制值时，当标签位的“不通过”值被编码为第一二进制值时，位扫描的性能被优化。

本发明是有利的在于每个时钟周期被专用于计数故障位（例如“1”并且不是“0”）。传统的诸如触发器（flip-flop）型的菊链链接的锁存器具有经过每一个锁存器而计时的时钟信号。如果存在100个锁存器，则即使仅存在两个“1”要计数，也将用至少100个时钟脉冲来得到该计数。该位扫描电路非常高效在于时钟信号全速通过处于“通过”状态的所有标签锁存器电路，并且仅对那些处于与N位串中的感兴趣的“1”对应的“不通过”状态中的标签锁存器电路计时。在所给出的例子中，仅需要两个时钟脉冲来完成该计数。

本发明实质上改进了故障位计数速度，采用了相对简化的电路，由此减小了布局尺寸并且降低了功耗。通常，其可以用于存储器产品中的位计数并以快速操作和小电路面积来实现操作。

从以下对本发明的优选实施例的描述将理解本发明的另外的目标、特征和优点，该描述应该结合附图来考虑。

附图说明

图1例示其中通过标签锁存器电路的菊链来传送选通时钟的根据本发明的一个实施例的位扫描电路。

图2更详细地例示图1的标签锁存器电路的实施例。

图3例示图2所示的标签锁存器电路的复位操作的时序图。

图4例示将Bit_x加载到图2所示的标签锁存器电路中的时序图。

图5例示初始地在“不通过”状态下与标签锁存器交互的脉冲串的前导脉冲的时序图。

图6例示其中在标签锁存器电路的菊链外部传送选通脉冲的根据本发明的另一优选实施例的位扫描电路。

图7例示由一系列串联的子菊链形成的位扫描电路。

图8是例示进行位扫描的方法的流程图。

图9例示主机与其中体现了本发明的特征的存储器器件通信。

图10例示例如以NAND配置组织的被并行感测或编程的一页存储器单元。

图11是图10的外围电路中的读/写电路的功能框图。

具体实施方式

图1例示其中通过标签锁存器的菊链来传送选通时钟信号的根据本发明的一个实施例的位扫描电路。采用位扫描电路50以扫描N位串10中的“1”和/或“0”的数量。该位扫描电路包括N个标签锁存器，比如标签锁存器_1、标签锁存器_2、……、标签锁存器_x110、……、标签锁存器_N。诸如标签锁存器_x110的每个标签锁存器具有时钟输入CLK_xI111和时钟输出CLK_xO113。菊链100由通过其时钟输入和时钟输出而菊链连接在一起的N个标签锁存器形成。

菊链100具有作为第一标签锁存器_1的时钟输入的输入端61以及作为标签锁存器_N的时钟输出的输出端63。时钟产生器60产生经由输入端61输入到标签锁存器菊链100的时钟信号CLK_1I。菊链的输出端63输出时钟信号CLK_NO，其被反馈回到计数器70。

如将结合图2更详细描述的，每个标签锁存器_x110担当输入时钟信号CLK_x1的门（gate）。该门的传输特性由标签位控制。当标签位处于“不通过”值时，该门将阻挡输入时钟信号。当该标签位处于“通过”值时，该门将允许输入时钟信号CLK_xI经过，并将其输出作为CLK_xO。例如，标签位的一个编码具有作为“1”的“不通过”值，以及作为“0”的“通过”值。

控制器80控制扫描位电路50的操作。当该控制器发出控制信号RESET（复位）时，N个标签锁存器的标签位被复位到默认值，这对应于“通过”值。当控制器发出控制信号LOAD（加载）时，N位串10的N个位作为加载位被加载到菊链100中的相应的N个标签锁存器中。

每个标签锁存器中的标签位初始被设置为加载位的值。因此，例如，在加载位是“0”的情况下，则标签位初始被设置为“0”，使得标签锁存器处于“通过”状态，并且在加载位是“1”的情况下，标签锁存器被置于“不通过”状态。

为了开始扫描N位串中的“1”的数量的操作，控制器80将脉冲串形式的时钟信号输入到菊链100的输入端61。

该脉冲串将彻底通过（right through）初始地处于“通过”状态（例如，标签位=“通过”）的标签锁存器。另一方面，脉冲串将被初始地处于“不通过”状态（例如，标签位=“不通过”）的标签锁存器阻挡。此外，脉冲串的前导脉冲将在该前导脉冲的一个时段（period）中与初始地处于“不通过”状态的标签锁存器交互以将其复位到“通过”状态（其标签位从“不通过”复位为“通过”）。因此，该脉冲串将以其前导脉冲丢失而从该标签锁存器中出现。

因此，N位串中的“1”位将致使相应的标签锁存器阻挡进入其的脉冲串的前导脉冲。当该脉冲串从菊链100的末端出现时，丢失的脉冲的数量将对应于由计数器70确定的该N位串中的“1”的数量。

在菊链内，仅当所有之前的锁存器全部处于“通过”状态时才可以将标签锁存器复位到“通过”状态。在该链的开头处的标签锁存器具有最高的优先级，在该链的末端的标签锁存器具有最低的优先级。

如果例如该N位串具有N=16并且位_1到位_5处于“0”，位_6到位_7处于“1”，并且位_8到位_16处于“0”，即{0000011000000000}，则该脉冲串将基本上全速穿过前五个标签锁存器（第1到第5）直到其到达菊链100中的第6标签锁存器。在那里，将消耗一个脉冲（前导脉冲）时段来将第6标签锁存器电路复位到“通过”状态并且以其前导脉冲丢失而从第6锁存器出现。同样也将发生在第7标签锁存器中，消耗另一脉冲时段并且丢失另一前导脉冲。然后该脉冲串将全速通过其余的从第8到第16的标签锁存器电路，并且以丢失两个脉冲而从菊链100出现。这意味着在该N位串中存在两个“1”。

诸如触发器型的传统的菊链连接的锁存器具有经过每一个锁存器而计时的时钟信号。当前的位扫描电路非常高效在于，时钟信号全速通过处于“通过”状态的所有标签锁存器电路，并且仅对与N位串中的感兴趣的“1”对应的那些处于“不通过”状态的标签锁存器电路计时。在以上的例子中，仅消耗2个时钟脉冲，而不是16个时钟脉冲。

图2更详细地例示图1的标签锁存器电路的实施例。实质上，标签锁存器电路x_110具有AND门120，其使用可能依赖于时间的选通信号TAG_L*来选通输入时钟CLK_xI。当具有Bit_x=0的加载位被加载到标签锁存器电路x110中时，输入处于“通过”状态（例如“1”）的TAG_L*，其使能AND门120。另一方面，当Bit_x=1时，初始地输入处于“不通过”状态的TAG_L*，其阻挡AND门120。其后，在一个脉冲时段之后通过CLK_xI的前导脉冲将TAG_L*复位到“通过”状态。为了维持在该脉冲时段之前以及之后的状态信息，标签锁存器110利用内部信号TAG和TAG_L操作。信号TAG被锁存在锁存器1140中，并且信号TAG_L被锁存在锁存器2150中。

在扫描位操作之前，TAG和TAG_L的值被复位。这通过馈送到NOR门130的三个输入中的一个输入131中的来自控制器80（见图1）的复位信号而实现。在节点138处的信号TAG是NOR门130的输出。

图3例示图2所示的标签锁存器电路的RESET（复位）操作的时序图。当RESET被赋活（逻辑“1”）时，在连接到NOR门130的输出的节点138处的TAG变为“0”，并且被锁存在锁存器1140中。锁存器1140具有第一反相器，其与担当反馈环路中的第二反相器的NOR门130一起操作。该第一反相器包括源自于Vcc的p晶体管142以及源自于地的n晶体管144。P晶体管142具有比n晶体管144稍微更弱的驱动能力。信号TAG驱动第一反相器并输出反相的信号TAG*，该反相的信号TAG*经由输入133被反馈回到NOR门130。

在复位之后，标签锁存器电路处于“通过”状态。这通过经由传输门160传输TAG信号以变为信号TAG_L然后变为选通AND门120的反相信号TAG_L*而实现。

该传输门由CLK_xI和CLK_xI*（CLK_xI*是通过由反相器112反转CLK_xI而产生的）控制，使得当CLK_xI是“0”时其进行传输，并且当CLK_xI是“1”时不进行传输。因此，在CLK_xI的前导脉冲进入标签锁存器110之前，传输门160处于传输状态。TAG的传输的值是在节点162处的TAG_L，并且被锁存在锁存器2150中。TAG_L在锁存器2150的输出处被反转为TAG_L*，该TAG_L*用于选通AND门120。在复位之后，在节点138处TAG=0，因此TAG_L*=1，这处于“通过”状态。

返回图2，N位串10（见图1）的第x位作为信号bit_x被加载到锁存器电路110中并且将节点138处的信号TAG设置为bit_x的反相。这通过两个n晶体管170和172而实现，这两个晶体管作为其中存在TAG*的节点142的下拉而串联配置。这两个n晶体管分别由两个输入171、173控制。信号bit_x在第一输入171上，信号LOAD在第二输入173上。

在复位之后并且当控制器80赋活LOAD时，n晶体管172导通。如果bit_x=0，则节点142未被下拉，并且TAG*=1（或TAG=0）不被打扰。即使CLK_xI是有效的（active）这也为真，因为在NOR门130的输出处的TAG在其输入的任意一个处于“1”（例如TAG*=1）时将总是处于“0”。在复位之后标签锁存器保持在“通过”状态。因此，如果bit_x=0，则标签锁存器总是处于“通过”状态。当CLK_xI的脉冲串经过输入111进入标签锁存器110时，其被授予通过AND门120并且在输出113处完整地退出时钟信号CLK_xO。

另一方面，如果bit_x=1，则标签锁存器初始地处于“不通过”状态。当CLK_xI的脉冲串经过输入111进入标签锁存器110时，其将初始地在AND门120处被阻挡。

图4例示将bit_x加载到图2所示的标签锁存器电路中的时序图。LOAD和bit_x两者处于“1”，TAG*=0。因为NOR门130的所有输入处于“0”，所以其在节点138处输出TAG=1，并且将TAG锁存在锁存器1140中。TAG=1被传输为TAG_L*=0，这意味着标签锁存器110处于“不通过”状态。

但是，尽管被阻挡，但是前导脉冲也与标签锁存器110交互以将该标签锁存器从“不通过”改变为“通过”状态。

图5例示与初始地处于“不通过”状态的标签锁存器交互的脉冲串的前导脉冲的时序图。如之前所述，当bit_x=1时，初始地TAG=1并且TAG_L*=0并且标签锁存器110初始地处于“不通过”状态。当脉冲串CLK_xI的前导脉冲进入时，其在AND门120处被阻挡并且没有来自输出113的作为CLK_xO而出现的时钟信号。而在标签锁存器110中，CLK_xI前导脉冲的前沿升高到“1”并且经过输入111来到NOR门130，信号TAG从“1”改变为“0”。因为当CLK_xI处于“1”时传输门160被禁用，所以直到一个脉冲之后、当CLK_xI变为“0”时TAG=0才传输到TAG_L，并且TAG_L*=1被锁存在锁存器2150中。因此，TAG_L*初始地=0并且阻挡AND门120处的前导脉冲，但是在该前导脉冲之后，TAG_L*改变为“1”，并允许减去一个前导脉冲的CLK_xI通过AND门120。因此，对于具有bit_x=1的标签锁存器，CLK_xI在一个脉冲之后从标签锁存器x110出现，作为丢失一个脉冲的CLK_xO。另一方面，对于加载有bit_x=0的标签锁存器，CLK_xI完整地并且基本上立即地出现作为CLK_xO。

在图1的实施例中，选通的时钟信号CLK_NO通过菊链100中的每个标签锁存器110的AND门120。如果例如菊链具有100个标签锁存器电路并且仅bit_1=1且其余的处于0。这意味着当对于前导脉冲的时段，信号TAG_L*处于“1”时，在第一标签锁存器处将有一个脉冲延迟。其后，完成了确定丢失的脉冲，因为其余的99个标签锁存器将不再阻挡任何脉冲。不过，在第一实施例中，选通的时钟信号CLK_NO在从输出端出现之前仍将需要承受菊链中的其余99个AND门的累积的门延迟。

图6例示其中在标签锁存器电路的菊链外部传送提供计数信息的选通的时钟信号的根据本发明的另一优选实施例的位扫描电路。在一个更优选的实施例中，在菊链100的输入端处的时钟信号CLK_1I的分支CLK_I在菊链外部被选通。这通过具有两个输入181和183以及输出185的NOR门180来实现。时钟信号CLK_I被反相器182反相作为CLK_I*并且连接到NOR门180的输入181。从OR门190的输出获得输入183，该OR门190从菊链100的每个标签锁存器110的信号TAG_LxO中取得其输入。如之前所述，当标签锁存器具有TAG_LxO=0时，其处于“通过”状态。当其具有TAG_LxO=1时，其处于“不通过”状态。因此，OR门190的输出是“1”并且只要菊链仍具有还未复位到“通过”状态的、处于“不通过”状态标签锁存器，该输出就不会改变为“0”。这将阻挡CLK_I*通过NOR门180，导致从CLK_O的脉冲串丢失的脉冲从NOR门180的输出185出现。丢失的脉冲被计数器70记数，如之前那样。

通过使用来自菊链100的所有标签锁存器110的TAG_LO的定时信号来选通在菊链外部被选通的时钟信号的脉冲串，菊链中的门延迟被最小化。

图7例示位扫描电路由一系列串联的子菊链形成。如之前说明的，时钟信号的脉冲串经过菊链以“询问”处于“不通过”状态的任何标签锁存器并将其复位到“通过”状态。脉冲串在通过菊链中的标签锁存器110的AND门120时将经受累积的门延迟。如果累积的门延迟是脉冲宽度的量级的，则计数器80将不能正确地确定从CLK_O丢失的脉冲的准确数量。

为了控制由于菊链中的累积的门延迟引起的定时偏移，应该限制菊链中的标签锁存器的数量N。例如，N应该是64或更少。如果希望更大的N的菊链，则N个标签锁存器的菊链被划分为链接在一起的诸如子菊链A、子菊链B、……、子菊链M的更小的链。以此方式，可以控制每个子菊链中的标签锁存器的数量。例如，如果N=256，则原始的菊链可以被划分为四个串联的子菊链。来自每个子菊链的选通的时钟信号的输出在被馈送到下一子菊链中作为输入时钟之前由时钟同步器相对于总线65上的参考时钟CLK_ref重新同步。例如，时钟同步器A210-A重新同步来自子菊链A200-A的输出时钟信号CLK_OA并将其作为输入时钟信号CLK_BI输入到该链中的下一子菊链B200-B。以相同的方式对待其他子菊链的输出的选通的时钟信号。然后来自最后的子菊链CLK_O的选通时钟输出被发送到计数器70用于计数丢失的脉冲的数量。例如，计数器70保持跟踪输入时钟CLK_I中的脉冲串的所有脉冲并检测出现在选通时钟中的第一脉冲，并计数从开头直到第一个出现的脉冲的丢失的脉冲的数量。

图8是例示进行位扫描的方法的流程图。

步骤230：开始在N位串中相对于具有第二二进制值的位的数量N-M确定具有第一二进制值的位的数量M。

步骤240：在菊链中提供N个锁存器电路，其中每个锁存器电路具有标签位并且取决于标签位具有“不通过”值或“通过”值而分别担当“不通过”门或者“通过”门。

步骤:242：将N位串的N个位的相应位加载到N个锁存器电路中作为各自的加载位。

步骤244：初始地根据各自的加载位设置每个锁存器电路处的标签位，使得当相应的加载位是第一二进制值时，将标签位设置为“不通过”值，并且当相应的加载位是第二二进制值时，将标签位设置为“通过”值。

步骤250：提供具有脉冲串的时钟信号，每个脉冲具有固定宽度。

步骤260：使脉冲串通过菊链，其中对于担当通过门的锁存器电路，脉冲串直接通过，并且对于担当不通过门的锁存器电路，脉冲串的前导脉冲将该标签位从“不通过”复位为“通过”值，以便在脉冲宽度的时段中该锁存器电路的不通过门被复位为通过门，并且该脉冲串在该脉冲串的其余部分沿菊链向下移动到下一锁存器电路之前丢弃在锁存器电路处的该前导脉冲。

步骤270：用只要在N个锁存器电路的任意一个正产生“不通过”值的标签位时就被赋活的选通信号来选通该时钟信号。

步骤280：在所有N个锁存器电路正产生“通过”值的标签位之后通过确定从选通的时钟信号的脉冲串中丢失的脉冲的数量而确定M。

存储器系统

图9例示主机与其中体现了本发明的特征的存储器器件通信。主机380通常发送要存储在存储器器件390处的数据或者通过读取存储器器件390而取回数据。存储器器件390包括由存储器控制器402管理的一个或多个存储器芯片400。存储器芯片400包括存储器单元的存储器阵列500，每个单元能够配置为用于存储多位数据的多级单元（“MLC”）以及配置为用于存储1位数据的单级单元（“SLC”）。该存储器芯片还包括诸如行和列解码器、感测模块、数据锁存器和I/O电路的外围电路504。芯片上控制电路410控制每个芯片的低级存储器操作。控制电路410是芯片上控制器，其与外围电路协作以对存储器阵列500进行存储器操作。控制电路410通常包括用于经由数据总线531以及控制和寻址总线411提供对存储器操作的芯片级控制的状态机412。

在许多实现方式中，主机380经由存储器控制器402与存储器芯片100通信以及交互。控制器402与存储器芯片协作并且控制和管理较高级的存储器操作。固件360提供用于实现控制器402的功能的代码。错误校正码（“ECC”）处理器362在存储器器件的操作期间处理ECC。

例如，在主机写中，主机380发送要被写到从主机的操作系统的文件系统分配的逻辑扇区中的存储器阵列500的数据。在控制器中实现的存储器块管理系统对扇区分级（stage）并将其映射并存储到存储器阵列的物理结构。在美国专利申请公开号：US-2010-0172180-A1中公开了优选的块管理系统，该申请的全部公开通过引用合并于此。

物理存储器结构

为了改进读取和编程性能，阵列中的多个电荷存储元件或者存储器晶体管被并行读取或编程。因此，一起读取或编程一“页”存储器元件。在现有的存储器架构中，一行通常包含几个交织的页，或者其可以构成一页。一页的所有存储器元件将被一起读取或编程。

图10例示例如以NAND配置组织的被并行感测或编程的一页存储器单元。图10实质上示出图9的存储器阵列500中的一堆NAND串350。诸如页360的“页”是使得能够并行被感测或编程的一组存储器单元。这通过相应页的感测放大器510而在外围电路中实现。感测的结果被锁存在相应的数据锁存器集220中。每个感测放大器可以经由位线336耦接到诸如NAND串350的NAND串。例如，页360沿着一行并且通过施加到共同连接到字线WL3的页的单元的控制栅极的感测电压而被感测。沿着每列，诸如单元10的每个单元可由感测放大器经由位线336访问。数据锁存器520中的数据经由数据I/O总线531而被切入或切出存储器控制器402。

以上所称的页是物理页存储器单元或感测放大器。取决于上下文，在每个单元存储多位数据的情况下，每个物理页具有多个数据页。

NAND串350是通过其源极和漏极菊链连接以分别在其两端形成源极端和漏极端的一系列存储器晶体管310。一对选择晶体管S1、S2分别经由NAND串的源极端和漏极端来控制存储器晶体管的链与外部的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端耦接到源极线334。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端耦接到存储器阵列的位线336。该链中的每个存储器晶体管10担当存储器单元。其具有电荷存储元件320用于存储给定量的电荷以便表示意图的存储器状态。每个存储器晶体管的控制栅极允许对读和写操作的控制。一行NAND串的相应的存储器晶体管的控制栅极全部连接到同一字线（诸如WL0、WL1、……）。类似地，选择晶体管S1、S2的每个的控制栅极（分别经由选择线SGS和SGD访问）提供分别经由其源极端和漏极端到NAND串的控制访问。

图11是图10的外围电路中的读/写电路的功能框图。读/写电路506包括感测放大器512、数据锁存器520和公共处理器550。I/O电路耦接到数据锁存器，除了数据I/O总线531之外没有明确示出。在所示的实施例中，感测放大器和数据锁存器被组织为读/写堆叠506，每个堆叠经由位线1到k并行服务于作为一页的子集的k个存储器单元。存在多个这样的读/写堆叠以并行服务于整个页。以此方式，用于该页的公共处理器550的数量减少。每个堆叠506包含感测放大器512-1到512-k的堆叠以及数据锁存器520-1到520-k的堆叠。感测放大器的堆叠和数据锁存器的堆叠共享能够处理它们之中的数据的公共处理器550。感测放大器512经由总线211与公共处理器250通信。数据锁存器520经由总线521与公共处理器550通信。在任意一个时间，公共处理器550处理与给定的存储器单元有关的数据。例如，对于耦接到位线1的存储器单元，相应的感测放大器512-1将从存储器单元感测的数据锁存到感测放大器锁存器SA锁存器514-1中。类似地，相应的数据锁存器集520-1存储与耦接到位线1的存储器单元相关联的输入或输出数据。在该优选实施例中，数据锁存器集520-1包括数据锁存器包括用于存储（q+1）位信息的数据锁存器524-0、……、524-q或者分别是DL0、DL1、……、DLq的集合。读/写堆叠506由芯片上控制电路经由控制和地址总线411而控制，并且经由数据I/O总线531（也见图1）与存储器控制器402交换数据。

存储器单元的页共享公共字线，并且该页的每个存储器单元经由位线耦接到感测放大器。当读取或写入该页存储器单元时，也称为从与该页存储器单元相关联的字线读取或者向该字线写入。类似地，与该页存储器单元相关联的数据被称为一页数据。

在美国专利第7,471,575中已经描述了这样的读/写电路，其全部公开通过引用合并于此。

像NAND闪存的高密度非易失性存储器可能具有许多故障位，尤其是在每单元多位模式下使用时。使用故障位计数电路用于非易失性存储器编程。该位计数处理可能影响编程速度。

在编程操作中，一页编程数据（例如8k或16k字节）首先被存储在诸如DL1-1到DL1-k的相应的数据锁存器集中。然后根据该编程数据编程并验证相应物理页的存储器单元。其后，被编程的单元中的数据页可以被读取并存储在诸如DL2-1到DL2-k的相应的数据锁存器集中。公共处理器250进行编程数据和读取数据之间的XOR操作，并且任何不匹配将在得到的k位串中显露为“1”。

例如，如果ECC被设计为校正该页中的预定数量z的位错误，则该页的位错误必须不能超过z。这将要求迅速确定在被XOR后的结果串中的“1”的数量是否超过z。如果是，则可以使用数据锁存器中的相同的编程数据来重试在另一存储器位置处编程。

在传统的实现方式中，通过将故障字节的8位数据传送到全局总线中并且对该8位总线预充电和放电来实现对数据页中的错误计数。每个故障字节需要9个时钟周期来计数。范围从1到8的故障位号将被添加到8位累加器中然后与预定的故障预算比较。另一方法是对该串进行二进制搜索以找到“1”。整个位计数处理是非常耗时的并且可能影响NAND存储器编程性能。

因此，之前所述的位扫描电路50在进行存储器器件中的这些类型的操作中是有用的。如图9所示，一个例子是将这样的位扫描电路并入存储器芯片100的外围电路504中。另一例子（未示出）是将这样的位扫描电路并入存储器控制器402中。

在本发明中，每个时钟周期可以复位一个故障位。在TAG锁存器链中，只有在所有之前的锁存器全部处于“0”时才可以将TAG锁存器复位为“0”。在该链的开头处的锁存器具有最高的优先级，在该链的结尾处的锁存器具有最低的优先级。

计数器70（见图7）计数直到整个串联的菊链没有处于“不通过”状态的标签锁存器，然后停止位计数。新的位集合可以被加载到该串联的菊链，并且重复位扫描处理直到扫描了所有的8K字节的页数据。

在一个实施例中，在ECC引擎被设计为校正高达z个错误位的情况下，当计数器70检测到失败位的数量已经达到数量z时，其将过早地终止位扫描电路中的计数。此状态将被传送到存储器控制电路410以便可以没有进一步延迟地发生对该页的重新编程。

本发明不需要累加器、比较器和许多其他复杂的定时控制电路。此外，位扫描电路相对于传统的电路非常简单，在晶体管方面具有实质性减少。

尽管已经描述的本发明的实施例是优选的实现方式，但是本领域技术人员将理解，其各种修改也是可能的。因此，本发明有权在所附权利要求的全部范围内进行保护。

Claims (20)

1.一种在N位串中相对于具有第二二进制值的位的数量N-M确定具有第一二进制值的位的数量M的方法，包括：

在菊链中提供N个锁存器电路，其中每个锁存器电路具有标签位，并取决于具有“不通过”值或“通过”值的标签位而分别担当不通过门或者通过门；

将该N位串的N个位的相应的位加载到N个锁存器电路中作为相应的加载位；

根据相应的加载位初始地设置每个锁存器电路处的标签位，使得当相应的加载位是第一二进制值时，将标签位设置为“不通过”值，并且当相应的加载位是第二二进制值时，将标签位设置为“通过”值；

提供具有脉冲串的时钟信号，每个脉冲具有固定宽度；

使脉冲串通过该菊链，其中对于担当通过门的锁存器电路，脉冲串直接通过，并且对于担当不通过门的锁存器电路，该脉冲串的前导脉冲将该标签位从“不通过”值复位为“通过”值，以便在脉冲宽度的时段中该锁存器电路的不通过门被复位为通过门，并且该脉冲串在该脉冲串的其余部分沿菊链向下移动到下一锁存器电路之前在该锁存器电路处丢弃该前导脉冲；

用只要在N个锁存器电路的任意一个正产生“不通过”值的标签位时就被赋活的选通信号来选通该时钟信号；以及

在所有N个锁存器电路正产生“通过”值的标签位之后，通过确定从选通的时钟信号的脉冲串中丢失的脉冲的数量而获得M。

2.如权利要求1的方法，其中被选通的时钟信号是通过该菊链的时钟信号。

3.如权利要求1的方法，其中被选通的时钟信号与通过该菊链的时钟信号分离。

4.如权利要求3的方法，还包括：

提供具有N个输入以及一个输出的OR门；以及

通过将N个锁存器电路的标签位值输入到OR门的相应输入而从该OR门的输出产生选通信号。

5.如权利要求3的方法，还包括：

提供具有第一输入和第二输入以及一个输出的AND门；以及

通过将该时钟信号输入到AND门的第一输入并将选通信号输入到AND门的第二输入而从AND门的输出获得选通的时钟信号。

6.如权利要求1到5的任意一项的方法，还包括：

将该菊链划分为多个子菊链；

提供参考时钟信号；以及

在将从每个子菊链输出的时钟信号输入到下一子菊链之前相对于该参考时钟信号重新同步该从每个子菊链输出的时钟信号。

7.如权利要求1的方法，还包括：

当在选通的时钟信号中已经检测到脉冲时，停止该脉冲串。

8.如权利要求1的方法，其中从在非易失性存储器中的被比较的两个数据位之间的XOR操作获得该N位串的每个位。

9.如权利要求8的方法，其中所述被比较的两个数据位的第一个是要被编程到该非易失性存储器的存储器单元的数据位，并且所述两个数据位的第二个是从被编程后的存储器单元读取的数据位。

10.如权利要求1的方法，其中当预期M小于N-M时，标签位的“不通过”值对应于该第一二进制值。

11.一种用于在N位串中相对于具有第二二进制值的位的数量N-M确定具有第一二进制值的位的数量M的电路，包括：

菊链中的N个锁存器电路，其中每个锁存器电路具有标签位，并取决于具有“不通过”值或“通过”值的标签位而分别担当不通过门或者通过门；

N个模块的每个中的存储区，用于存储该N位串的相应N个位作为相应的加载位；

控制器，用于产生控制信号；

其中响应于第一控制信号，根据相应的加载位初始地设置每个锁存器电路处的标签位，使得当相应的加载位是第一二进制值时，将标签位设置为“不通过”值，并且当相应的加载位是第二二进制值时，将标签位设置为“通过”值；

时钟产生器，用于提供具有脉冲串的时钟信号，每个脉冲具有固定宽度；

其中在使脉冲串通过该菊链时，对于担当通过门的锁存器电路，脉冲串直接通过，并且对于担当不通过门的锁存器电路，由该脉冲串的前导脉冲将该标签位从“不通过”值复位为“通过”值，以便在脉冲宽度的时段中该锁存器电路的不通过门被复位为通过门；

时钟信号门，用于用只要在N个锁存器电路的任意一个正产生“不通过”值的标签位时就被赋活的选通信号来选通该时钟信号；以及

计数器，用于在所有N个锁存器电路正产生“通过”值的标签位之后，通过从选通的时钟信号的脉冲串中丢失的脉冲的数量而确定M。

12.如权利要求11的电路，其中被选通的时钟信号是通过该菊链的时钟信号。

13.如权利要求11的电路，其中被选通的时钟信号与通过该菊链的时钟信号分离。

14.如权利要求13的电路，还包括：

具有N个输入以及一个输出的OR门；以及其中

在N个锁存器电路的标签位值被输入到OR门的相应输入之后，从该OR门的输出获得选通信号。

15.如权利要求13的电路，还包括：

AND门，具有第一输入和第二输入以及一个输出；以及其中

通过将该时钟信号输入到AND门的第一输入并将选通信号输入到AND门的第二输入而从AND门的输出获得选通的时钟信号。

16.如权利要求11到15的任意一项的电路，还包括：

该菊链，被划分为多个子菊链；

参考时钟信号；以及

重新同步器模块，用于在将从每个子菊链输出的时钟信号输入到下一子菊链之前相对于该参考时钟信号重新同步该从每个子菊链输出的时钟信号。

17.如权利要求11的电路，还包括：

该控制器当在选通的时钟信号中已经检测到脉冲时停止该脉冲串。

18.如权利要求11的电路，其中从在非易失性存储器中的被比较的两个数据位之间的XOR操作获得该N位串的每个位。

19.如权利要求18的电路，其中所述被比较的两个数据位的第一个是要被编程到该非易失性存储器的存储器单元的数据位，并且所述两个数据位的第二个是从被编程后的存储器单元读取的数据位。

20.如权利要求11的电路，其中当预期M小于N-M时，标签位的“不通过”值对应于该第一二进制值。

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