CN107093465A - 包括电压搜索单元的数据存储器装置 - Google Patents

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Abstract

根据本发明的示例实施例的数据存储器装置包括非易失性存储器和存储器控制器。在非易失性存储器中，将一个读单元配置为存储多个代码字。如果存储在非易失性存储器中的一个或多个代码字发生错误，则存储器控制器可利用可校正代码字来搜索非易失性存储器的读电压。根据示例实施例的数据存储器装置可在不进行谷搜索操作的情况下预测优化读电压电平。

Description

包括电压搜索单元的数据存储器装置
相关申请的交叉引用
本申请要求于2016年2月17日提交至韩国知识产权局的韩国专利申请No.10-2016-0018626的优先权，该申请全部内容以引用方式并入本文中。
技术领域
本发明构思涉及一种半导体存储器装置，并且更具体地，涉及一种包括读电压搜索单元的数据存储器装置。
背景技术
半导体存储器装置可分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置具有高读/写速率，但断电后会丢失存储的数据。非易失性存储器装置在断电情况时依然能够保持存储的数据。因此，不管断电与否，非易失性存储器装置都可用于存储需要保存的数据。
非易失性存储器装置的典型示例包括闪速存储器装置。闪速存储器装置广泛用于信息设备的音频和视频数据存储介质，所述信息设备诸如计算机、蜂窝电话、智能电话、PDA、数码相机、摄像机、录音机、MP3播放器、手持PC、游戏机、传真机、扫描仪、打印机等。为了在诸如智能电话这样的移动设备装载非易失性存储器装置，已积极研究了非易失性存储器装置的高容量、高速输入/输出、低功耗的技术。
随着对非易失性存储器装置的高容量的需求增加，配置为将多位数据存储在一个存储器单元中的多级单元(MLC)或多位存储器装置变得常见。然而，采用多级单元(MLC)的存储系统中的存储器单元的阈值电压应当包括在有限的电压窗口中的可区分的四种或更多种状态中。这些状态会由于多种原因而改变。这种情况下，可将读电压调整为针对这些状态的移动位置进行优化的读电压。
发明内容
本发明构思的示例实施例提供了一种数据存储器装置。该数据存储器装置包括非易失性存储器和存储器控制器。在非易失性存储器中，将一个读单元配置为存储多个代码字。存储器控制器配置为如果存储在非易失性存储器中的一个或多个代码字中发生错误，则使用可校正代码字来搜索非易失性存储器的读电压。
在示例实施例中，存储器控制器可基于使用可校正代码字的错误位信息来搜索非易失性存储器的读电压。存储器控制器可配置为搜索非易失性存储器的读电压的移动方向。存储器控制器可配置为计算非易失性存储器的读电压的移动方向和移动水平。存储器控制器可配置为使用错误位1的数量和错误位0的数量来计算非易失性存储器的读电压的移动水平。
本发明构思的示例实施例提供了一种数据存储器装置。该数据存储器装置可包括非易失性存储器和存储器控制器。在非易失性存储器中，可将一个读单元配置为存储多个代码字。存储器控制器可配置为：如果存储在非易失性存储器中的一个或多个代码字中发生错误，则基于错误位信息来搜索非易失性存储器的读电压，利用在编程操作中在特定状态下存储的多个原始存储器单元、通过读操作计算得到的特定状态的多个存储器单元以及可校正代码字计算得到所述错误位信息。
在本示例实施例中，存储器控制器可通过选择一组期望的(和/或可替换地，预定的)非易失性存储器来确定读电压的移动方向。存储器控制器可包括ECC电路和读搜索单元。ECC电路可配置为以代码字为单位执行错误校正操作。读电压搜索单元可配置为从ECC电路接收ECC信息以执行读电压搜索操作。读电压搜索单元可通过基于可校正代码字的错误位信息计算整个代码字的错误位信息来搜索读电压电平。读电压搜索单元通过比较错误位1的数量和错误位0的数量来预测非易失性存储器的读电压的移动方向。
根据本发明构思的示例实施例，一种数据存储器装置包括非易失性存储器和连接至非易失性存储器的存储器控制器。非易失性存储器包括连接至多条字线和多条位线的多个存储器单元。以读单位组织的所述多个存储器单元配置为存储多个代码字。存储器控制器包括ECC电路，其配置为以代码字为单位对从非易失性存储器读取的数据执行错误校正。存储器控制器包括读电压搜索单元，其配置为如果存储在非易失性存储器中的一个或多个代码字中发生错误，则预测读电压的移动方向，以用于区分非易失性存储器的各个读单元中的一个读单元的编程状态。
附图说明
下面将参考附图详细描述本发明构思的示例性实施例。然而，本发明构思可实现为许多不同的形式，并且不应当解释为仅限于本文所阐述的实施例。相反，提供这些示例实施例是为了使得本公开将是彻底且完整的，并将向本领域技术人员全面地传达本发明构思的范围。相同的附图标记始终用于表示相同的元件。
图1是示出了根据本发明构思的示例实施例的数据存储器装置的框图。
图2是图1所示的非易失性存储器的框图。
图3是示出了图2所示的存储器块BLK1的三维结构透视图。
图4是图3所示的存储器块BLK1的等效电路。
图5A至图5C是示出了当图4所示的存储器单元为单级单元(SLC)时的阈值电压分布的示图。
图6A至图6C是示出了当图4所示的存储器单元为多级单元(MLC)时的阈值电压分布的示图。
图7是示出了图1所示的数据存储器装置执行读电压搜索操作的过程的框图。
图8是用于解释图7的读电压搜索单元操作的表。
图9是示出了图8所示的第四字线的ECC操作结果的概念图。
图10是用于解释读电压的移动方向和读电压的移动水平的示图。
图11和图12是示出了图1所示的数据存储器装置的读性能的时序图。
图13是用于解释当图1所示的非易失性存储器为多级单元时，预测读电压的移动方向和读电压的移动水平的方法的示图。
图14是用于解释预测读电压移动方向的方法的表。
图15是示出了根据本发明构思的示例实施例的存储器卡系统的框图。
图16是示出了根据本发明构思的示例实施例的固态盘(SSD)系统的框图。
图17是图16中的SSD控制器的框图。
图18是应用在电子设备中的根据本发明构思的示例实施例的存储器系统的框图。
具体实施方式
下文中将参考提供了本发明构思的一些示例实施例的附图更加全面地说明本发明构思的示例实施例。然而，本发明构思可实现为许多不同的形式，并且不应当解释为仅限于本文所阐述的实施例。相反，提供这些示例实施例是为了使得本公开将是彻底且完整的，并将向本领域技术人员全面地传达本发明构思的范围。在附图中，为了清楚起见，会放大层和区域的尺寸及相对尺寸。相同的附图标记始终用于表示相同的元件。
NAND型闪速存储器件用作用于本发明构思的特性和功能的非易失性存储器装置的示例。然而，本领域技术人员可通过所描述内容容易认识到本发明构思的其他优点和性能。例如，本发明构思可用于PRAM、MRAM、ReRAM、FRAM、NOR闪速存储器等。
图1是示出了根据本发明构思的示例实施例的数据存储器装置的框图。参考图1，数据存储器装置1000包括非易失性存储器1100和存储器控制器1200。数据存储器装置1000可包括基于非易失性存储器的所有数据存储介质，诸如存储器卡、USB存储器、SSD等。
参考图1，非易失性存储器1100包括存储器单元阵列1110和控制逻辑1160。根据非易失性存储器1100中的存储器单元，非易失性存储器1100可为闪速存储器、PRAM或ReRAM。非易失性存储器1100中的存储器单元的分布会由于重复的写、擦除、读操作或温度条件的变化而改变。使误码率减少(和/或使误码率最小化)的读电压电平会由于存储器单元的分布的变化而改变。
存储器单元阵列1110可具有平行于衬底形成的二维结构(例如，横向结构)或具有在垂直于衬底的方向上形成的三维结构(例如，纵向结构)。控制逻辑1160可控制非易失性存储器1110的编程、读或擦除操作。
参考图1，存储器控制器1200响应于主机的请求而控制关于非易失性存储器1100的读、写或擦除操作。存储器控制器1200包括主机接口1210、存储器接口1220、控制单元1230、RAM 1240、ECC(错误校正码)电路1250和读电压搜索单元1260。
存储器控制器1200通过主机接口1210与主机交互数据，并通过存储器接口1220与非易失性存储器1100交互数据。主机接口1210通过PATA(并行AT附加设备)总线、SATA(串行AT附加设备)总线、SCSI、USB、PCIe等连接至主机。
控制单元1230可控制关于非易失性存储器1100的所有操作(例如，读操作、写操作、文件系统管理、读电压管理)。控制单元1230可包括中央处理单元(CPU)、处理器、SRAM、DMA控制器等。
RAM 1240在控制单元1230的控制下运转，可用作工作存储器、缓冲器存储器、高速缓冲存储器等。当RAM 1240用作工作存储器时，将控制单元1230处理的数据临时存储在RAM1240中。当RAM 1240用作缓冲器存储器时，RAM 1240可用于缓存从主机传输至非易失性存储器1100的数据，或是缓存从非易失性存储器1100传输至主机的数据。当RAM 1240用作高速缓冲存储器时，存储器控制器1200可使低速非易失性存储器1100以高速运转。
ECC电路1250产生从非易失性存储器1100接收的数据的错误位，或产生用于校正错误位的ECC(错误校正码)。ECC电路1250对提供给非易失性存储器1100的数据执行错误校正编码，以形成包含校验位的数据。校验位可存储在非易失性存储器1100中。
ECC电路1250对从非易失性存储器1100输出的数据执行错误校正解码。ECC电路1250可利用校验位校正错误。ECC电路1250可利用诸如LDPC(低密度奇偶校验)码、BCH码、turbo码、里德-所罗门码、卷积码、RSC(递归系统码)、TCM(网格编码调制)码、BCM(分组编码调制)等编码调制来校正错误。
ECC电路1250具有错误校正允许范围。例如，ECC电路1250对于2KB代码字最多可校正34位。在此情况中，ECC电路1250能够校正的最大允许范围为34位。即，当34位或更多位发生错误时，ECC电路不能校正代码字的错误。包括其错误不可校正的代码字的页面称作缺陷页面。在缺陷页面中，发生错误的存储器单元称作缺陷单元。
读电压搜索单元1260可执行读电压搜索操作，并且可以硬件或软件的方式实现。在读电压搜索单元1260以软件实现的情况下，其算法可存储在非易失性存储器1100或存储器控制器1200中，并且当需要读电压搜索操作时由RAM 1240驱动其算法。
非易失性存储器1100中的存储器单元的分布会由于重复的读操作或写操作或温度条件的变化而改变。读电压电平会由于存储器单元的分布的变化而改变。在存储器单元的分布改变的情况下，数据存储器装置1000可利用读电压搜索单元1260搜索优化读电压电平。根据本发明构思的示例实施例，减少了搜索优化读电压电平的时间，从而提高了数据存储器装置1000的读性能。
图2是示出了图1所示的非易失性存储器的框图。图2示出了多种类型的非易失性存储器当中的闪速存储器作为示例说明。本发明构思的非易失性存储器可包括除闪速存储器以外的诸如PRAM和ReRAM之类的存储器。
参考图2，非易失性存储器1100包括存储器单元阵列1110、地址解码器1120、页面缓冲器电路1130、数据输入/输出电路1140、电压发生器1150和控制逻辑1160。
存储器单元阵列1100包括多个存储器块BLK1至BLKz。每个存储器块可具有二维结构或三维结构。在具有二维结构(例如，横向结构)的存储器块中，在平行于衬底的方向上形成存储器单元。在具有三维结构的存储器块中，在垂直于衬底的方向上形成存储器单元。
在本发明构思的示例实施例中，提供了三维(3D)存储器阵列。3D存储器阵列单片地形成在存储器单元的阵列的一个或多个物理层级中，具有设置在硅衬底上的有源区和与那些存储器单元的操作相关的电路，无论这些相关电路在衬底上还是在衬底内部。术语“单片”表示阵列的每个层级的层直接设置在阵列的每个下层层级的层上。
在本发明构思的示例实施例中，3D存储器阵列包括垂直取向的垂直NAND串，使得至少一个存储器单元位于另一个存储器单元之上。所述至少一个存储器单元可包括电荷俘获层。每个垂直NAND串可包括位于存储器单元之上的至少一个选择晶体管，所述至少一个选择晶体管具有与存储器单元相同的结构，并且与存储器单元单片地形成在一起。
通过引用并入本文的下列专利文件描述了用于三维存储器阵列的适当配置，其中三维存储器阵列配置为多个层级，在各个层级之间共享字线和/或位线：美国专利No.7,679,133、No.8,553,466、No.8,654,587、No.8,559,235，以及美国专利公开No.2011/0233648。
进一步参考图2，地址解码器1120通过选择线(SSL，GSL)或字线WL连接至存储器单元阵列1110。地址解码器1120从电压发生器1150接收字线电压VWL，并且由控制逻辑1160控制。地址解码器1120在编程操作或读操作中选择字线。将选择读电压或读电压提供给所选择的字线。
页面缓冲器电路1130通过位线BL连接至存储器单元阵列110。页面缓冲器电路1130可包括多个页面缓冲器(未示出)。一条位线连接至一个页面缓冲器，但是两条或更多条位线也可连接至一个页面缓冲器。页面缓冲器电路1130可临时存储将被编程在被选页面中的数据或从被选页面读取的数据。
数据输入/输出电路1140通过数据线DL内部地连接至页面缓冲器电路1130，并且通过输入/输出线(I/O)外部地连接至存储器控制器1200(参考图1)。数据输入/输出电路1140在编程操作中从存储器控制器1200接收编程数据，并在读操作中向存储器控制器1200提供读取的数据。
电压发生器1150从存储器控制器1200接收电力(PWR)并且可产生用于读数据或写数据的字线电压VWL。字线电压VWL提供给地址解码器1120。电压发生器1150可产生高于电源电压Vcc的高电压HV。该高电压可在编程操作中用作编程电压Vpgm，可在读操作中用作读电压Vread，并且可在擦除操作中用作擦除电压Verase。电压发生器1150包括选择读电压(Vrd)发生电路1151、未选择读电压(Vread)发生电路1152和选择线电压(Vsl)发生电路1153。
控制逻辑1160可利用由存储器控制器1200提供的命令CMD、地址ADDR和控制信号CTRL来控制非易失性存储器1100的编程操作、读操作和擦除操作。例如，在读操作中，控制逻辑1160可控制地址解码器1120，使得Vrd发生电路1151将选择读电压Vrd提供至选择的字线，Vread发生电路1152将未选择读电压Vread提供至未选择的字线，Vsl发生电路1153将选择线电压Vsl提供至选择线，并且可通过控制页面缓冲器电路1130和数据输入/输出电路1140来从选择页面读取数据。
图3是示出了图2所示的存储器块BLK1的三维结构的透视图。参考图3，在垂直于衬底SUB的方向上形成存储器块BLK1。在衬底SUB中形成n+掺杂区。
多个栅电极层和绝缘层可交替设置在衬底SUB上。可在栅电极层和绝缘层之间形成信息存储层。
可通过在竖直方向上对栅电极层和绝缘层进行图案化来形成V字形的柱。柱可穿过栅电极层和绝缘层以连接到衬底SUB。柱的内部具有填充电介质图案，并且可构造为诸如氧化硅之类的绝缘材料。柱外部具有竖直有源图案，并且可构造为沟道半导体。
存储器块BLK1的栅电极层可连接至接地选择线GSL、多条字线WL1至WL8、串选择线SSL。存储器块BLK1的柱可连接至多条位线BL1至BL3。在图3中，存储器块BLK1示出为具有两条选择线GSL和SSL、八条字线WL1至WL8和三条位线BL1至BL3，但实际上，选择线、字线和位线的数量不仅限于此。
图4是图3所示的存储器块BLK1的等效电路。参考图4，单元串CS11至CS33连接在位线BL1至BL3和公共源极线CSL之间。每个单元串(例如，CS11)包括接地选择晶体管GST、多个存储器单元MC1至MC8和串选择晶体管SST。
串选择晶体管SST连接至串选择线SSL。串选择线SSL分为第一串选择线SSL1至第三串选择线SSL3。接地择选晶体管GST连接至接地选择线GSL。在图4中，接地选择线GSL分为GSL1、GSL2和GSL3，但接地选择线GSL之间也可彼此连接。串选择晶体管SST连接至位线BL，并且接地选择晶体管GST连接至公共源极线CSL。
多个存储器单元MC1至MC8分别连接至相应的字线WL1至WL8。连接至一条字线并被同时编程的一组存储器单元称为页面。存储器块BLK1包括多个页面。多个页面可连接至一条字线。参考图4，位于距离公共源极线CLS相同高度的字线(例如，WL4)共同地连接至三个页面。
每个存储器单元可存储1位数据或者存储2位或更多位数据。能够在一个存储器单元中存储1位数据的存储器单元称作单级单元(SLC)或是单位单元。能够存储多位(例如，2位或更多位)数据的存储器单元称作多级单元(MLC)或是多位单元。在2位MLC的情况下，两页数据存储在一个物理页面中。因此，六页数据可存储在连接至第四字线WL4的存储器单元中。
图5A至图5C是示出了当图4所示的存储器单元为单级单元(SLC)时的阈值电压分布的示图。在图5A、图5B和图5C中，横轴表示存储器单元的阈值电压Vth，纵轴表示存储器单元的数量。单级单元(SLC)具有取决于阈值电压的擦除状态E或编程状态P。
存储器单元的缺陷不仅会在制造过程中出现，也会在产品使用过程中出现。在制造过程中出现的缺陷称作初始缺陷，在产品使用过程中出现的缺陷称作进行性缺陷。存储器单元的阈值电压分布会由于进行性缺陷而改变。
在图5A、图5B和图5C中，实线表示阈值电压分布的初始状态，虚线表示由于进行性缺陷而造成的阈值电压分布的改变。在初始状态下，擦除状态E和编程状态P确保了足够的读裕量。然而，当发生进行性缺陷时，相邻的编程状态可能不能确保足够的读裕量。
例如，当闪速存储器中的工作温度升高时，发生俘获电荷的丢失，从而会在编程状态的阈值电压减小的方向上发生分布变化(参考图5A)。
当闪速存储器中的读操作数量增多时，擦除状态中的单元会由于读干扰而发生电荷俘获，从而擦除分布会在阈值电压增大的方向上变化(参考图5B)。在闪速存储器中，由于写操作数量的增加，会在隧道氧化物中发生劣化。在这种情况下，会在擦除状态的阈值电压升高的方向上发生分布变化(参考图5B)。
图5C示出了具有编程状态P和擦除状态E的存储器单元出现进行性缺陷的例子。重复地写入和擦除数据时、重复地读取数据时或者在数据写入后经过大量时间时，会出现这种进行性缺陷。
图6A至图6C是示出了当图4所示的存储器单元为多级单元(MLC)时的阈值电压分布的示图。多级单元(MLC)可包括取决于阈值电压的四种状态(E0、P1、P2、P3)。
在图6A、图6B和图6C中，实线表示初始状态的阈值电压分布，虚线表示发生进行性缺陷时的阈值电压分布。在初始状态中，临近的状态可确保足够的读裕量。然而，如果发生进行性缺陷，则相邻的状态会无法确保足够的读裕量从而相互交叠。
图6A示出了在存储器单元的阈值电压增长的方向上发生进行性缺陷的例子。图6B示出了在存储器单元的阈值电压减少的方向上发生进行性缺陷的例子。图6C示出了存储器单元的阈值电压分布在两个方向上变宽的方向上发生进行性缺陷的例子。在重复写入和擦除数据时、在重复读取数据时或是在写入数据后经过大量时间时会发生这种进行性缺陷。
由于写操作的重复导致GST劣化和过渡层变形，分布退化会发生在阻性存储器PRAM和ReRAM之中。由于诸如温度的外部因素，分布退化会发生在阻性存储器中。在存储器单元的分布改变的情况下，根据本发明构思的示例实施例的数据存储器装置1000提供了一种搜索优化读电压电平的方法。根据本发明构思的示例实施例，缩短了搜索优化读电压电平的时间，从而提高了数据存储器装置1000的读性能。
图7是示出了图1所示的数据存储器装置执行读电压搜索操作的过程的框图。参考图7，数据存储器装置1000包括非易失性存储器1100和存储器控制器1200。存储器控制器1200包括控制单元1230、ECC电路1250和读电压搜索单元1260。
控制单元1230向非易失性存储器1100提供读命令。存储器控制器1200将地址ADDR与读命令一起提供。地址ADDR用于选择在其中读数据的页面。
非易失性存储器1100响应于读命令执行读操作。图7简要示出了在非易失性存储器1100内部执行的读操作的顺序。
对选择的页面执行读操作(S110)。将选择读电压Vrd提供至选择的字线，将未选择读电压Vread提供至未选择的字线。非易失性存储器1100向存储器控制器1200提供读取的数据(S120)。
ECC电路1250对从非易失性存储器1100提供的读取的数据执行错误校正操作。ECC电路1250以代码字为单位进行错误校正操作。ECC电路1250有最大数量的错误校正位。例如，ECC电路1250可对一个代码字校正最多到阈值(例如，34位错误)。当发生阈值或多于阈值(例如，35位或更多位)的错误时，ECC电路1250无法校正页面的错误。ECC电路1250向读电压搜索单元1260提供ECC信息。
读电压搜索单元1260基于从ECC电路1250接收的ECC信息执行读电压搜索操作。读电压搜索单元1260向非易失性存储器1100提供读电压搜索信息。非易失性存储器1100接收读电压搜索信息以执行读操作(S130)。
图8是用于解释图7的读电压搜索单元的操作的表。假设图7的非易失性存储器1100为闪速存储器，并且该闪速存储器包括八条字线WL1至WL8。如图8所示，每条字线(或页面)包含八个代码字。还假设ECC电路1250可对一个代码字校正最多到34位。
参考图8，该表示出了每个代码字CW的错误位数量。例如，第四字线(WL4)的第三代码字(CW3)和第五代码字(CW5)有不可校正的错误。即，第四字线(WL4)的第三代码字(CW3)和第五代码字(CW5)有35位或更多的错误位数量。第三代码字CW3有38位的错误位数量并且第五代码字CW5有35位的错误位数量。
第六字线WL6的第四代码字(CW4)和第七代码字(CW7)有不可校正的错误。第四代码字CW4中发生43位错误，第七代码字CW7中发生36位错误。在图8的表中，闪速存储器在四条字线(WL1、WL2、WL4和WL6)中有不可校正的错误。
由于诸如单元变化和功率噪音等多种因素，闪速存储器根据字线或代码字可具有彼此不同的错误位数量。在闪速存储器中，虽然字线中出现不可校正的错误，但错误不会出现在字线的所有代码字中。不可校正的错误可部分地出现。
图9是示出了图8所示的第四字线的ECC操作结果的概念图。参考图9，第四字线WL4的页面包括8个代码字CW1至CW8。例如，如果一个页面是16KB，则一个代码字可以是2KB。如果执行ECC操作，则第三代码字(CW3)和第五代码字(CW5)会由于不可校正的错误而处理为“失败”。如果执行ECC操作，则剩余代码字(CW1、CW2、CW4、CW6、CW7和CW8)会由于可校正的错误而处理为“通过”。
可以通过ECC操作来校正可校正的代码字的错误位，并且在校正过程中可得知错误位0和错误位1的数量。例如，如果第一代码字CW1的错误位的数量为19，则将错误位1校正为错误位0的错误位1的数量，以及将错误位0校正为错误位1的错误位0的数量是可知的。可利用数学公式1计算第四字线WL4的页面中出现的通过代码字的错误位的数量。
[数学公式1]
FB1′＝∑FB of pass CW(pass CW＝1，2，4，6，7，8)
FB0′＝∑FB of pass CW(pass CW＝1，2，4，6，7，8)
这里，FB1’表示通过代码字的错误位1的数量，FB0’表示通过代码字的错误位0的数量。FB1’和FB0’是实际计算的错误位数量。
可利用数学公式2来预测在第四字线WL4的页面中发生的所有代码字的错误位数量。
[数学公式2]
FB1：(FB1+FB0)＝FB1′：(FB1′+FB0′)
FB0：(FB1+FB0)＝FB0′：(FB1′+FB0′)
这里，FB1表示所有代码字的错误位1的数量，FB0表示所有代码字的错误位0的数量。FB1和FB0是预测的错误位数量。FB1+FB0是第四字线WL4的页面中发生的错误位总数量。可参考图8计算错误位总数量(FBa)。例如，第四字线WL4的页面中发生的错误位总数量为19+18+38+…+20＝201。可通过以下数学公式3来表示数学公式2。
[数学公式3]
FB1＝FB1′×[(FB1+FB0)/(FB1′+FB0′)]＝FB1′×FBa/(FB1′+FB0′)
FB0＝FB0′×[(FB1+FB0)/(FB1′+FB0′)]＝FB0′×FBa/(FB1′+FB0′)
可利用数学公式3来预测优化读电压电平。即，可预测读电压的移动方向和移动水平。可通过比较FB1的大小和FB0的大小来预测读电压的移动方向。可通过数学公式4所示的FB1和FB0的函数来预测读电压的移动水平。
[数学公式4]
ΔVrd＝f(FB0，FB1)
图10是用于解释读电压的移动方向和读电压的移动水平的示图。参考图10，存储器单元具有取决于阈值电压Vth的擦除状态E和编程状态P。假设在初始状态中提供给选择字线的读电压为Vrd。如上述所示，由于单元劣化，存储器单元的擦除状态E和编程状态P会相互交叠。在这种情况下，如果使用Vrd执行读操作，则会出现错误位数量FB0和错误位数量FB1。
在图10中，读电压可在减少错误位总数量的方向上移动。可通过FB0和FB1的函数预测读电压的优化移动水平(ΔVrd))。数据存储器装置1000可预测优化读电压电平。
图11和图12是示出了图1所示的数据存储器装置的读性能的时序图。图11示出了根据传统技术的读操作过程，图12示出了根据本发明构思的示例实施例的读操作过程。
参考图11和图12，对闪速存储器1100顺序执行第一正常读操作和第二正常读操作(参考图7，S110)。闪速存储器1100根据第一读操作执行数据输出操作(数据输出1)(参考图7，S120)。存储器控制器1200执行ECC操作。
参考图11，如果发生不可校正的错误，则根据传统技术的数据存储器装置在执行读偏移后会执行两次谷搜索操作。谷搜索操作是用于搜索优化读电压电平的操作。基于图10的阈值电压分布的读电压电平，第一谷搜索在左侧执行，第二谷搜索在右侧执行。
根据传统技术的读操作除第一正常读操作之外至少还要另外执行两次读操作。对作为读操作的结果产生的两个区域的存储器单元的数量进行计数。根据传统技术，在执行了对存储器单元的数量进行计数的操作和至少三次读操作之后，预测读电压并执行第一正常读操作。
参考图12，如果发生不可校正的错误，则根据本发明构思的示例实施例的数据存储器装置1000执行读电压搜索操作。读电压搜索单元1260(参考图7)从ECC电路1250(参考图7)接收ECC信息，并根据如图8至图10中描述的方法来计算读电压的移动方向和移动水平。数据存储器装置1000最终基于读电压搜索信息来执行第一正常读操作。
数据存储器装置1000可减少两次谷搜索操作和区域计数操作。根据本发明构思的示例实施例，可通过在没有谷搜索操作的情况下预测优化读电压电平来提高读操作的性能。
图13是用于解释当图1所示的非易失性存储器为多级单元时，预测读电压的移动方向和读电压的移动水平的方法的示图。参考图13，存储器单元可包括取决于阈值电压Vth的擦除状态E0和三个编程状态(P1、P2、P3)。
假设提供给选择字线的读电压在初始状态中为Vrd1、Vrd2和Vrd3。在这里，Vrd1是用于在E0和P1之间进行区分的读电压电平。虽未示出，但Vrd2是用于在P1和P2之间进行区分的读电压电平。Vrd3是用于在P2和P3之间进行区分的读电压电平。存储器单元的相邻状态会由于单元劣化而相互交叠。这种情况下，如果使用Vrd1、Vrd2和Vrd3执行读操作，则会出现错误位数量FB0和错误位数量FB1。
在图13中，FB0_Vrd1是基于Vrd1所产生的错误位0的数量，FB1_Vrd1是基于Vrd1所产生的错误位1的数量。FB0_Vrd3是基于Vrd3所产生的错误位0的数量，FB1_Vrd3是基于Vrd3所产生的错误位1的数量。
在编程操作中，根据本发明构思的示例实施例的数据存储器装置1000存储了每个状态(E0、P1、P2和P3)的单元的数量。数据存储器装置1000可利用单元的数量和ECC信息来预测读电压的移动方向和移动水平。假设在编程操作中存储的每个状态下的原始存储器单元的数量分别为NE0、NP1、NP2和NP3。假设基于Vrd1读取的擦除状态E0的存储器单元的数量为NE0_Vrd1。
参考以下数学公式5，原始存储器单元的数量(NE0)与基于Vrd1读取的擦除状态的存储器单元的数量(NE0_Vrd1)之间的差，与基于Vrd1读取的错误位0的数量(FB0_Vrd1)与错误位1的数量(FB1_Vrd1)之间的差是相同的。
[数学公式5]
NE0_Vrd1＝NE0+FB0_Vrd1-FB1_Vrd1
FB1_Vrd1-FB0_vrd1＝NE0-NE0_Vrd1
ΔVrd1＝f(NE0-NE0_Vrd1)
如果将数学公式5与错误位1和错误位0的所有数量之差相结合，则可以计算Vrd3中的错误位0与错误位1之间的差。数学公式6示出了计算Vrd3的方法。
[数学公式6]
FB1-FB0＝FB1_Vrd3+(FB1_Vrd1-FB0Vrd1)-FB0_Vrd3
FB1_Vrd3-FB0_Vrd3＝FB1-FB0-(NE0-NE0_Vrd1)
ΔVrd3＝f[(FB1-FB0)-(NE0-NE0_Vrd1)]
数据存储器装置1000可利用数学公式5和数学公式6来计算读电压(Vrd1、Vrd3)的移动方向和移动水平。可利用上述图10的方法来计算P1状态和P2状态的读电压Vrd2的移动方向和移动水平。
图14是用于解释预测读电压移动方向的方法的表。本发明构思的示例实施例的数据存储器装置1000在不计算读电压的移动水平的情况下可方便地预测移动方向。参考图14，由于分别在Vrd1和Vrd3中发生的错误位0的数量和错误位1的数量之差是已知的，所以利用+信息和-信息知道当前读电压中的优化读电压的方向。
例如，在期望的(和/或可替换地，预定的)表格(PDT)中，第一情况示出了ΔVrd1和ΔVrd3两者在(+)方向上移动。第二情况示出了ΔVrd1在(+)方向上移动而ΔVrd3在(-)方向上移动。第三情况示出了ΔVrd1在(-)方向上移动而ΔVrd3在(+)方向上移动。第四情况示出了ΔVrd1和ΔVrd3两者在(-)方向上移动。在这里，(+)方向表示优化读电压向图13中的右方移动，(-)方向表示优化读电压向图13中的左方移动。如图14所示，本发明构思可通过在期望的(和/或可替换地，预定的)读水平表集合中选择优化移动方向集合来减少情况的数量。
根据本发明构思的示例实施例的数据存储器装置可应用于多种类型的产品。数据存储器装置不仅可用于诸如个人计算机、数码相机、摄影机、蜂窝电话、MP3、PSP、PDA等电子器件，也可用于诸如存储器卡、USB存储器、固态盘等存储装置。
图15是示出了根据本发明构思的示例实施例的存储器卡系统的框图。如图所示，存储器卡系统3000可包括主机3100和存储器卡3200。主机3100包括主机控制器3110、主机连接单元3120和DRAM(未示出)。
主机3100可在存储器卡3200中写入数据并可从存储器卡3200读取数据。主机控制器3110可经由主机连接单元3120向存储器卡3200发送命令(例如，读命令)、从主机3100中的时钟发生器(未显示)产生的时钟信号CLK、以及数据。DRAM(未示出)可以是主机3100的主存储器。
存储器卡3200可包括卡连接单元3210、卡控制器3220和闪速存储器3230。卡控制器3220可响应于经由卡连接单元3210输入的命令在闪速存储器3230中存储数据。数据可与卡控制器3220中生成的时钟信号同步地存储。闪速存储器3230可存储从主机3100传输的数据。例如，在主机3100为数码相机的情况下，闪速存储器3230可存储图像数据。
存储器卡系统3000可以是，例如，MMC卡、SD卡、多用卡、微型SD卡、记忆棒、紧凑式SD卡、ID卡、PCMCIA卡、SSD卡、芯片卡、智能卡、USB卡等。卡控制器3220和闪速存储器3230可包括本申请的图1所描述的数据存储器装置1000。因此，减少了用于确定优化读电压电平的时间，并且提高了存储器卡系统3000中的根据示例实施例的数据存储器装置的读性能。
图16是示出了根据本发明构思的示例实施例的固态盘(SSD)系统的框图。如图所示，SSD系统4000包括主机4100和SSD 4200。
主机4100可在SSD 4200中写入数据或从SSD 4200读取数据。主机4100可向SSD4200传送诸如命令、地址、控制信号等的信号SGL。
SSD 4200可经由主机接口4211与主机4100交换信号SGL，并且可经由电力连接器4221向SSD 4200提供电力。SSD 4200包括多个非易失性存储器4201至420n、SSD控制器4210和辅助电源4220。非易失性存储器4201至420n不仅可使用闪速存储器实现，也可使用PRAM、MRAM、ReRAM等实现。
多个非易失性存储器4201至420n可用作SSD 4200的存储介质。多个非易失性存储器4201至420n可经由多条通道CH1至CHn连接至SSD控制器4210。一条信号可连接至一个或多个非易失性存储器。连接至一条通道的非易失性存储器可连接至相同的数据总线。
非易失性存储器可封装为当封装件。例如，DRAM 3500可使用以下各种封装类型之一来封装，诸如：封装件层叠(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫组件芯片、华夫形式芯片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、塑料四方扁平封装(PQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级处理层叠封装(WSP)。
SSD存储器控制器4210可经由主机接口4211与主机4100交换信号SGL。信号SGL可包括命令、地址、数据等。SSD控制器4210可配置为根据主机4100的命令向相应的非易失性存储器写入数据或从相应的非易失性存储器读取数据。SSD控制器4210可具有与图16所示相同的配置。
辅助电源4220可经由电力连接器4221连接至主机4100。辅助电源4220可通过来自主机4100的电力PWR充电。辅助电源4220可设置在SSD的4200内部或外部。例如，辅助电源4220可设置在主板上以向SSD 4200提供辅助电力。
可使用本申请的图1中的数据存储器装置1000来实现SSD控制器4210和非易失性存储器4201至420n。由于根据本发明构思的示例实施例的SSD控制器4210包括Vrd搜索单元1260，所以减少了用于确定优化读电压电平的时间，并且提高了SSD系统4000中的根据示例实施例的数据存储器装置的读性能。
图17是图16中的SSD控制器的框图。如图所示，SSD控制器4210包括NVM接口4211、主机接口4212、ECC电路4213、控制单元4214和SRAM 4215。
NVM接口4211可将从主机4100的主存储器传送的数据分别分散到通道CH1至CHn。NVM接口4211可经由主机接口4212将从非易失性存储器4201至420n读取的数据传送至主机4100。
主机接口4212可根据主机4100的协议提供与SSD 4200的接口。主机接口4212可利用USB(通用串行总线)、SCSI(小型计算机系统接口)、PCI扩展、ATA、PATA(并行PATA)、SATA(串行SATA)、SAS(串行连接SCSI)等与主机4100通信。主机接口4212可执行磁盘仿真功能，其使得主机4100将SSD 4200识别为硬盘驱动器(HDD)。
ECC电路4213产生从非易失性存储器4201至420n接收的数据的错误位，或产生用于校正错误位的ECC(错误校正码)。ECC电路4213对提供给非易失性存储器4201至420n的数据执行错误校正编码，以形成包含校验位的数据。校验位可存储在非易失性存储器4201至420n中。
控制单元4214可分析并处理从主机4100输入的信号SGL。控制单元4214可经由主机接口4212控制主机4100或经由NVM接口4211控制非易失性存储器4201至420n。控制单元4214可利用用于驱动SSD 4200的固件来控制非易失性存储器4201至420n。ECC电路4213的功能可集成到控制单元4214中。
SRAM 4215可用作缓冲器存储器，也可用于存储有效管理非易失性存储器4201至420n的软件。SRAM 4215可存储从主机4100的主存储器输入的元数据或高速缓存数据。在突然掉电操作中，存储在SRAM 4215的元数据或高速缓存数据可利用辅助电源4220而存储在非易失性存储器4201至420n中。
图18是应用在电子设备中的根据本发明构思的示例实施例的存储器系统的框图。电子设备5000可提供为下列之一：计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏设备、导航仪、黑盒子、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录仪、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、在无线环境中能够发送/接收信息的设备、构成家庭网络的各种电子设备之一、RFID设备或构成计算系统的各种元件之一。
如图18所示，电子设备5000包括存储器系统5100、电源5200、辅助电源5250、中央处理单元(CPU)5300、DRAM 5400和用户接口5500。存储器系统5100可包括闪速存储器5110和存储器控制器5120。存储器系统5100可嵌入在电子设备5000中。
存储器控制器5120可包括本申请的图1所描述的读电压搜索单元1260。因此，减少了用于确定优化读电压电平的时间，并且提高了电子设备5000中的根据示例实施例的数据存储器装置的读性能。
已经说明了本发明构思的一些示例实施例，还需要注意的是，本领域技术人员容易认识到，在不脱离在本发明构思的精神和范围的情况下，可进行多种修改，由所附权利要求限定本发明构思的精神和范围。

Claims (20)

1.一种数据存储器装置，包括：
非易失性存储器，其包括配置为存储多个代码字的一个读单元；以及
存储器控制器，其配置为如果存储在非易失性存储器中的一个或多个代码字中发生错误，则使用可校正代码字来搜索非易失性存储器的读电压。
2.根据权利要求1所述的数据存储器装置，其中，存储器控制器配置为基于使用可校正代码字的错误位信息来搜索非易失性存储器的读电压。
3.根据权利要求1所述的数据存储器装置，其中，存储器控制器配置为搜索非易失性存储器的读电压的移动方向。
4.根据权利要求3所述的数据存储器装置，其中，存储器控制器配置为计算非易失性存储器的读电压的移动方向和移动水平。
5.根据权利要求4所述的数据存储器装置，其中，存储器控制器配置为使用错误位1的数量和错误位0的数量来计算非易失性存储器的读电压的移动水平。
6.根据权利要求1所述的数据存储器装置，其中，非易失性存储器是闪速存储器。
7.根据权利要求6所述的数据存储器装置，其中，闪速存储器包括在垂直于衬底的方向上堆叠的存储器单元。
8.根据权利要求1所述的数据存储器装置，其中，非易失性存储器是阻性存储器。
9.一种数据存储器装置，包括：
非易失性存储器，其包括配置为存储多个代码字的一个读单元；以及
存储器控制器，其配置为如果存储在非易失性存储器中的一个或多个代码字中发生错误，则基于错误位信息来搜索非易失性存储器的读电压，利用在编程操作中在特定状态下存储的多个原始存储器单元、通过读操作计算得到的特定状态的多个存储器单元以及可校正代码字来计算得到所述错误位信息。
10.根据权利要求9所述的数据存储器装置，其中，存储器控制器配置为通过选择一组期望的非易失性存储器来确定读电压的移动方向。
11.根据权利要求9所述的数据存储器装置，其中，
存储器控制器包括ECC电路和读电压搜索单元，
ECC电路配置为以代码字为单位执行错误校正操作，并且
读电压搜索单元配置为从ECC电路接收ECC信息以执行读电压搜索操作。
12.根据权利要求11所述的数据存储器装置，其中，读电压搜索单元配置为通过基于可校正代码字的错误位信息计算整个代码字的错误位信息来搜索读电压电平。
13.根据权利要求11所述的数据存储器装置，其中，读电压搜索单元配置为基于错误位1的数量和错误位0的数量之间的关系来预测非易失性存储器的读电压的移动方向。
14.根据权利要求9所述的数据存储器装置，其中，非易失性存储器包括在垂直于衬底的方向上堆叠的存储器单元。
15.根据权利要求9所述的数据存储器装置，其中，非易失性存储器是阻性存储器。
16.一种数据存储器装置，包括：
非易失性存储器，其包括连接至多条字线和多条位线的多个存储器单元，以读单位组织的所述多个存储器单元配置为存储多个代码字；以及
存储器控制器，其连接至非易失性存储器，
存储器控制器包括ECC电路，其配置为以代码字为单位对从非易失性存储器读取的数据执行错误校正，
存储器控制器包括读电压搜索单元，其配置为如果存储在非易失性存储器中的一个或多个代码字中发生错误，则预测读电压的移动方向，以用于区分非易失性存储器的各个读单元中的一个读单元的编程状态。
17.根据权利要求16所述的数据存储器装置，其中，存储器控制器配置为使用通过读电压搜索单元预测的读电压来对非易失性存储器上执行的读操作进行控制。
18.根据权利要求16所述的数据存储器装置，其中，如果存储在非易失性存储器中的一个或多个代码字中发生错误，则读搜索单元配置为预测各个读单元的一个读单元中的读电压的移动方向和移动水平。
19.根据权利要求16所述的数据存储器装置，其中，
所述多个存储器单元被组织为多个串，并且
各个串中的每一个包括在接地选择晶体管和串选择晶体管之间在彼此的顶部堆叠的多个存储器单元。
20.根据权利要求16所述的数据存储器装置，其中，
读电压搜索单元配置为从ECC电路接收ECC信息以执行读电压搜索操作，并且
读电压搜索单元配置为通过基于代码字当中的可校正代码字的错误位信息计算各代码字中的整个代码字的错误位信息来搜索读电压电平。
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