KR20220103227A - 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법 - Google Patents

비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법 Download PDF

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KR20220103227A
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read operation
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KR1020210005211A
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신동민
김진영
박세환
서영덕
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삼성전자주식회사
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Abstract

본 발명에 따른 제어기는, 적어도 하나의 비휘발성 메모리 장치에 연결되고, 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 인터페이스 회로, 및 복수의 에러 정정 디코딩 레벨들 중에서 어느 하나에 따라 상기 비휘발성 메모리 인터페이스 회로부터 수신된 코드워드에 대한 에러 정정 동작을 수행하는 에러 정정 회로를 포함하고, 상기 비휘발성 메모리 인터페이스 회로는, 상기 적어도 하나의 비휘발성 메모리 장치로부터 부가 정보를 수신하고, 상기 부가 정보를 이용하여 메모리 셀의 산포를 예측하는 에러 평가기, 및 상기 예측된 산포에 따라 상기 복수의 에러 정정 디코딩 레벨들 중에서 어느 하나를 선택하는 에러 정정 스케쥴러를 포함하는 것을 특징으로 한다.

Description

비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법{NON-VOLATILE MEMORY DEVICE, CONTROLLER FOR CONTROLLING THE AME, STORAGE DEVICE HAVING THE SAME, AND READING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 제어하는 제어기, 및 그것을 갖는 저장 장치, 및 그것의 리드 방법에 관한 것이다.
일반적으로, 쓰기 동작에서 저장 장치는 ECC(error correction code) 회로를 이용하여 오류 정정 코드를 생성하고, 리드 동작에서 저장 장치는 오류 정정 코드를 참조하여 데이터의 오류를 정정하고 있다. 하지만, 저장 장치의 메모리 셀들의 열화에 정도가 심하여 ECC 회로로 정정이 불가한 경우도 있다. 이러한 경우, 노멀 리드 동작과 다른 센싱 기법을 이용한 리드 리트라이(read retry) 동작이 수행되고 있다.
본 발명의 목적은 방어코드의 레이턴시를 줄이는 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치 및 그것의 리드 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 제어기는, 적어도 하나의 비휘발성 메모리 장치에 연결되고, 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 인터페이스 회로; 및 복수의 에러 정정 디코딩 레벨들 중에서 어느 하나에 따라 상기 비휘발성 메모리 인터페이스 회로부터 수신된 코드워드에 대한 에러 정정 동작을 수행하는 에러 정정 회로를 포함하고, 상기 비휘발성 메모리 인터페이스 회로는, 상기 적어도 하나의 비휘발성 메모리 장치로부터 부가 정보를 수신하고, 상기 부가 정보를 이용하여 메모리 셀의 산포를 예측하는 에러 평가기; 및 상기 예측된 산포에 따라 상기 복수의 에러 정정 디코딩 레벨들 중에서 어느 하나를 선택하는 에러 정정 스케쥴러를 포함하는 것을 특징으로 한다.
본 발명의 실시 에에 따른 제어기의 동작 방법은, 적어도 하나의 비휘발성 메모리 장치로부터 적어도 하나의 핀을 통하여 부가 정보를 수신하는 단계; 상기 부가 정보를 이용하여 복수의 에러 정정 디코딩 레벨들 중에서 어느 하나를 결정하는 단계; 및 상기 결정된 에러 정정 디코딩 레벨을 이용하여 에러 정정 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 비트라인들의 각각과 공통 소스 라인 사이에 적어도 2개의 스트링들을 포함하고, 상기 적어도 2개의 스트링들의 각각은 상기 비트라인들의 어느 하나와 상기 공통 소스 라인 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 트랜지스터를 포함하고, 상기 적어도 하나의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결된 게이트를 갖고, 상기 복수의 메모리 셀들의 각각은 대응하는 워드라인으로부터 워드라인 전압을 제공 받고, 상기 적어도 하나의 접지 트랜지스터는 접지 선택 라인에 연결된 게이트를 갖는 복수의 메모리 블록들; 및 제 1 리드 커맨드에 응답하여 상기 복수의 메모리 블록들 중에서 선택된 어느 하나의 블록의 어느 하나의 워드라인에 연결된 메모리 셀들에 대하여 적어도 하나의 OVS(On-chip Valley Search) 리드 동작을 수행하고, 특수 커맨드에 응답하여 상기 적어도 하나의 OVS 리드 동작의 검출 정보를 외부의 장치로 출력하는 제어 로직을 포함하고, 상기 검출 정보는 최적골의 탐색 성공 여부 정보 및 상기 최적골의 높이값을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 제어기를 포함하고, 상기 제어기는, 상기 적어도 하나의 비휘발성 메모리 장치에 제어 신호들을 제공하는 제어 핀들; 복수의 방어코드들을 수행하는데 필요한 테이블들을 저장하는 버퍼 메모리; 제 1 리드 커맨드에 따라 상기 적어도 하나의 비휘발성 메모리 장치로부터 읽혀진 제 1 페이지의 제 1 리드 데이터의 에러를 정정하는 에러 정정 회로; 및 상기 제 1 리드 데이터의 에러가 정정 불가할 때, 방어코드 관리 유닛을 구동하는 프로세서를 포함하고, 상기 방어코드 관리 유닛은, 적어도 하나의 핀을 통하여 상기 적어도 하나의 비휘발성 메모리 장치로부터 부가 정보를 수신하고, 상기 부가 정보를 이용하여 상기 복수의 방어코드들 중에서 어느 하나의 방어코드를 선택하거나, 복수의 방어코드 플로우들 중에서 어느 하나의 방어코드 플로우를 선택하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 저장 장치의 리드 방법은, 디폴트 리드 레벨을 이용하여 노멀 리드 동작을 수행하는 단계; 상기 노멀 리드 동작에서 읽혀진 데이터가 에러 정정 불가 한 지를 판별하는 단계; 상기 읽혀진 데이터가 에러 정정 불가할 때, OVS(On-chip Valley Search) 리드 동작을 수행하는 단계; 및 상기 OVS 리드 동작이 리드 페일 일 때, 상기 OVS 리드 동작의 검출 정보에 따라 적응형 방어코드를 수행하는 단계를 포함하고, 상기 적응형 방어코드는 상기 검출 정보에 따라 하드 디시젼 리드 동작, 소프트 디시젼 리드 동작, 및 골 찾기 리드 동작 중에서 어느 하나를 수행하는 것을 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 제 1 메탈 패드를 갖는 메모리 셀 영역; 및 제 2 메탈 패드를 갖고, 상기 제 1 메탈 패드와 상기 제 2 메탈 패드를 통하여 수직으로 연결되는 페리 회로 영역을 포함하고, 상기 메모리 셀 영역에서, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 페리 회로 영역에서, 상기 복수의 워드라인들 중에서 어느 하나를 선택하는 로우 디코더; 상기 페리 회로 영역에서, 상기 복수의 비트라인들에 연결되는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로; 및 상기 페리 회로 영역에서, 제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써 OVS(On-chip Valley Search) 리드 동작을 수행하는 제어 로직을 포함하고, 상기 제어 로직은, 특수 커맨드에 응답하여 상기 OVS 리드 동작의 검출 정보를 외부 장치로 출력하고, 상기 검출 정보는 최적골의 탐색 성공 여부 정보 혹은 상기 최적골의 골 높이값을 특징으로 한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법은, 부가 정보를 이용하여 최적으로 방어코드를 선택하거나, 최적의 방어코드 플로우를 선택하거나, 최적으로 에러 정정 디코딩 레벨을 선택함으로써, 방어코드 레이턴시를 최소화 시킬 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다.
도 3은 도 1에 도시된 메모리 블록들 중 어느 하나의 메모리 블록(BLK1)에 대한 회로도를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 제어기(200)를 예시적으로 보여주는 도면이다.
도 5a, 도 5b, 및 도 5c는 본 발명의 실시 예에 따른 제어기(200)의 에러 정정 회로(230)를 설명하기 위한 도면들이다.
도 6은 일반적인 저장 장치의 방어코드 흐름을 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 저장 장치의 적응형 방어코드 동작을 개념적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 저장 장치(10)의 적응형 방어코드를 예시적으로 보여주는 흐름도이다.
도 9는 도 8에 도시된 S130 단계를 상세하게 보여주는 흐름도이다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 OVS 리드 동작을 설명하기 위한 도면들이다.
도 11a 내지 도 11e는 본 발명의 실시 예에 따른 저장 장치(10)의 골 높이에 따른 적응형 방어코드를 설명하기 위한 도면들이다.
도 12는 본 발명의 실시 예에 따른 산포에 따른 적응형 방어코드의 ECC 디코딩 모드를 선택하는 개념을 설명하는 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 적응형 ECC 스케쥴러(462)를 갖는 제어기(400)를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 제어기를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치(10)의 리드 방법을 예시적으로 보여주는 흐름도이다.
도 17은 본 발명의 다른 실시 예에 따른 저장 장치의 리드 방법을 예시적으로 래더 다이어그램이다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치의 적응형 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다.
도 19는 본 발명의 다른 실시 예에 따른 저장 장치(10)의 적응형 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다.
도 20은 본 발명의 또 다른 실시 예에 따른 저장 장치의 적응형 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다.
도 21은 본 발명의 또 실시 예에 따른 저장 장치(10)의 리드 동작을 예시적으로 보여주는 래더 다이어그램이다.
도 22는 본 발명의 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여는 도면이다.
도 23은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
일반적으로 SSD(Solid State Drive)나 UFS(Universal Flash Storage)와 같은 NAND 플래시 메모리 기반 솔루션 제품은 사용자 usage 등에 의해 발생하는 NAND 플래시 메모리의 열화 현상을 최대한 늦춰 제품의 수명을 연장하는 다양한 기술들이 탑재되어 있다. 이를 방어코드로 총칭하고 있다. 이러한 NAND 플래시 메모리의 열화는 공정 미세화와 다양한 외부 환경 요소에 의해 발생한다. NAND 플래시 메모리의 열화는 리드 데이터의 에러 개수를 증가시킨다. 이는 ECC(Error Correction Code)에 의한 데이터 복구를 어렵게 만듦으로써, 제품의 신뢰성을 악화 시킨다. 방어코드의 역할은 NAND 플래시 메모리의 열화에 의해 발생하는 에러 증가를 최대한 억제함으로써 ECC의 데이터 복구를 돕는데 있다.
방어코드의 정의는 좁게는 소프트웨어적인 복구 알고리즘을 의미한다. 이러한 방어코드는 솔루션 내의 펌웨어를 통해 구현되고 있다. 또한, 방어코드를 좀 더 넓게 정의할 수 있는데, NAND 플래시 메모리 단품 내의 특성 개선을 위한 알고리즘, 제어기 내의 ECC 하드웨어 IP 등까지 포함해서 정의할 수도 있다. 아래에서는 방어코드는 좁은 범위의 소프트웨어 복구 알고리즘을 지칭하겠다.
일반적으로, NAND 플래시 메모리의 열화를 막기 위한 방어코드 알고리즘은 크게 방지(Prevention) 기술과 복구(Recovery) 기술로 구분할 수 있다. 방지(Prevention) 기술은 NAND 플래시 메모리가 열화되는 것을 선제적으로 방어하는 기술로써, Garbage Collection(블록 관리), Wear Leveling (균일한 열화 추구), Read reclaim (열화 정도를 미리 예측하여 옮겨 적음으로써 불량 사전 차단) 등을 포함한다. PE(Program-Erase) cycle에 따라 가변적인 파라미터를 사용하여 수명을 연장하는 기술도 넒은 범위의 방지 방어코드로 분류될 수 있다.
한편, 복구(Recovery) 방어코드는, ECC 회로에서 에러 정정을 실패할 때(에러가 너무 많은 경우), 에러 정정하도록 에러를 감소시키거나, ECC 회로가 에러 정정하게 만드는 모든 기술로 정의할 수 있다. 대표적인 복구 방어코드는 리드 레벨(read level)이 잘못되어 에러의 개수가 많아졌을 경우, 리드 레벨을 최적의 위치로 이동시킴으로써 에러의 개수를 줄이는 기술이다.
또한, 이러한 산포 에러가 가장 적은 리드 레벨을 찾기 위한 방법도 매우 다양하다. 일반적으로, 정확도를 희생하면서 빠르게 최적의 리드 레벨을 찾는 방법과, 많은 노력을 하여 최대한 정확한 리드 레벨을 찾는 방법이 존재한다. PDT(Pre-Defined Table)은 전자의 가장 대표적인 예이다. 이러한 PDT를 이용한 방어코드는 사전에 결정된 리드 레벨 셋들을 이용하여 ECC 회로에서 에러를 정정할 때까지 계속 시도한다. 리드 레벨의 정확도가 100%는 아니지만, 빠르게 여러 번 시도할 수 있어 방어코드는 초기 스테이지에 배치되고 있다.
또한, 이러한 테이블 접근 방식과 대비하여 산포의 골 근처 모양(shape)를 추정함으로써, 수학적인 알고리즘을 사용하여 최적의 골을 찾는 알고리즘이 존재한다. 예를 들어, LRE (Less Read Estimation) 방어코드가 여기에 속한다. 골을 찾는데 리소스가 많이 사용되기 때문에, 전략적으로 방어코드 후반 스테이지에 배치되고 있다.
또한, LDP(Low Density Parity Check Code)와 같은 Advanced ECC 회로는, 리드 데이터가 '0'인지 '1'인지의 정보만이 아니라, 신뢰할만한 정보인지의 정보를 이용하여 에러 정정 능력을 극대화시킬 수 있다. 일반적으로, 하드-디시젼 리드(Hard-Decision Read)는 골 근처를 한번만 읽어서 '0'인지 '1'인지만의 정보를 추출하는 리드 방식이다. 또한, 소프트 디시젼 리드(Soft-Decision Read)는 골 근처를 서로 다른 리드 레벨들을 이용하여 여러 번 읽고, 해당 0/1 정보가 얼마나 믿을만한 지의 정보까지 추가로 추출하는 리드 방식이다.
일반적으로, 하드 디시젼 리드 결과로만 ECC 디코딩(정정)을 하는 것을 HD 디코딩이라고 하고, 소프트 디시젼 리드 결과까지 이용해 ECC 디코딩하는 것을 SD 디코딩이라고 부른다. 소프트 디시젼 디코딩의 정정 능력이 하드 디시젼 디코딩의 정정 능력보다 월등히 좋다. 하지만, 소프트-디시젼 리드가 리드 횟수가 많기 때문에 제품 성능에 부담을 준다. 따라서, 기본적으로 하드 디시젼 리드를 수행하여, 하드 디시젼 디코딩을 먼저 수행하고, 만일 하드 디시젼 디코딩이 실패하면 더 강력한 정정 능력을 가지는 소프트 디시젼 리드를 수행한 후 소프트 디시젼 디코딩을 수행하는 것이 효율적이다.
한편, 하드 디시젼 디코딩을 실패한 이유는 대체로 리드 레벨을 잘못 찾아서 인 경우가 많다. 리드 레벨을 제대로 찾았음에도 불구하고 하드 디시젼 디코딩이 실패할 때, 소프트 디시젼 리드/디코딩으로 진행하는 것이 효과적이다. 반면에, 만일, 리드 레벨을 잘못 찾아서 에러가 늘어난 것이라면, 리드 레벨을 빨리 찾은 후에 다시 찾은 후에 하드 디시젼 디코딩을 수행하는 것이 훨씬 효율적이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법은, 디폴트 리드에서 에러 정정 불가할 때, 비휘발성 메모리 장치의 최적 골 찾기 동작을 수행한 후, 리드 데이터 및 최적 골 검출 정보(최적 골 탐색 성공 여부/최적 골의 높이)를 제어기로 전달하고, 최적 골 검출 정보를 이용하여 최적의 방어코드를 선택하거나, 최적의 방어코드 플로우를 선택할 수 있다. 즉, 제어기는 리드 데이터 및 수신한 검출 정보를 이용하여 리드 데이터의 에러 수준 혹은 산포 모양을 판별하고, 최적의 방어코드 혹은 최적의 방어코드 플로우를 선택할 수 있다. 예를 들어, 제어기는, 리드 데이터가 정상이라고 판별될 때 기본 방어코드 플로우를 선택하고, 에러의 개수가 많다고 판별될 때 하드 디시젼 보다는 소프트 디시젼 리드/디코딩으로 바로 진입하는 방어코드 플로우를 선택하고, 리드 레벨이 잘못되었다고 판별될 때 ECC 디코딩을 하지 않고 낸드 플래시 메모리에 리-리드 요청을 하는 방어코드 플로우를 선택할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법은, 최적 골 찾기 동작에 따른 검출 정보를 이용하여 최적의 방어코드 혹은 최적의 방어코드 플로우에 따라 방어코드 동작을 수행함으로써, 빠르게 리드 동작의 신뢰성을 확보할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(NVM(s), 100) 및 제어기(CNTL, 200)를 포함할 수 있다.
적어도 하나의 비휘발성 메모리 장치(100)는 데이터를 저장하도록 구현될 수 있다. 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리, 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
또한, 비휘발성 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수) 및 제어 로직(150)을 포함하도록 구현될 수 있다. 복수의 메모리 블록들(BLK1 ~ BLKz)의 각각은, 복수의 페이지들(Page 1 ~ Page m, m은 2 이상의 정수)를 포함할 수 있다. 복수의 페이지들(Page 1 ~ Page m)의 각각은, 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들의 각각은 적어도 하나의 비트를 저장할 수 있다.
제어 로직(150)은 제어기(CNTL; 200)로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드에 대응하는 동작(프로그램 동작, 리드 동작, 소거 동작 등)을 어드레스에 대응하는 메모리 셀들에 수행하도록 구현될 수 있다.
또한, 제어 로직(150)은 OVS 회로(155)를 포함할 수 있다. OVS 회로(155)는 OVS(On-chip Valley Search; 'OVS') 동작을 수행하도록 구현될 수 있다. 일반적으로, OVS 동작은, 다양한 디벨럽 시간들에 따른 셀 카운트를 획득하는 동작, 획득된 셀 카운트 기반으로 OVS 검출 케이스를 판별하는 동작과, 판별된 OVS 검출 케이스에 따라 실제 디벨럽 시간을 변경하여 센싱 하는 메인 센싱 동작을 포함할 수 있다. OVS 회로(155)는 OVS 동작의 결과에 대응하는 검출 정보(OVSDI, 검출 케이스 정보 혹은 셀 카운트 정보)를 저장하도록 구현될 수 있다. 이러한 검출 정보(OVSDI)는 상태에 대응하는 최적의 산포 골을 지시하는 정보(예를 들어, 디벨럽 시간 정보)를 포함할 수 있다.
제어기(CNTL; 200)는 제어 신호들(예를 들어, CLE, ALE, CE(s), WE, RE, 등)을 전송하는 복수의 제어 핀들을 통하여 적어도 하나의 비휘발성 메모리 장치(100)에 연결될 수 있다. 또한, 제어 신호들(CLE, ALE, CE(s), WE, RE 등)을 이용하여 비휘발성 메모리 장치(100)를 제어하도록 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)는 CLE(command latch enable) 신호 및 ALE(address latch enable) 신호에 따라 WE(write enable) 신호의 엣지에서 커맨드(CMD) 혹은 어드레스(ADD)를 래치 함으로써, 프로그램 동작/리드 동작/소거 동작을 수행할 수 있다.
또한, 제어기(200)는 적어도 하나의 프로세서(CPU(Central Processing Unit)(s); 210), 버퍼 메모리(100) 및 에러 정정 회로(230)를 포함할 수 있다.
프로세서(210)는 저장 장치(10)의 전반적인 동작을 제어하도록 구현될 수 있다. CPU(210)는 캐시/버퍼 관리, 펌웨어 관리, 가비지 컬렉션 관리, 웨어 레벨링 관리, 데이터 중복 제거 관리, 리드 리프레쉬/리클레임 관리, 배드 블록 관리, 멀티-스트림 관리, 호스트 데이터와 비휘발성 메모리의 맵핑 관리, QoS(quality of service) 관리, 시스템 리소스 할당 관리, 비휘발성 메모리 큐(queue) 관리, 리드 레벨 관리, 소거/프로그램 관리, 핫/콜드 데이터 관리, 전력 손실 보호 관리, 동적 열관리, 초기화 관리, RAID(redundant array of inexpensive disk) 관리 등과 같은 다양한 관리 동작들을 수행할 수 있다.
특히, 프로세서(210)는 적응형 방어코드 유닛(211)을 구동하도록 구현될 수 있다. 적응형 방어코드 유닛(211)은 OVS 동작에 따른 검출 정보(OVSDI)를 이용하여 최적의 방어코드를 선택하거나, 최적의 방어코드 시리즈를 선택할 수 있다. 실시 예에 있어서, 적응형 방어코드 유닛(211)은 펌웨어/소프트웨어적으로 구현될 수 있다.
실시 예에 있어서, 적응형 방어코드 유닛(211)은, 검출 정보(OVSDI)를 이용하여 성능 신뢰성 방어코드, 수명(Life) 신뢰성 방어코드, 및 머신러닝(Machine Learning) 방어코드 중 어느 하나를 선택할 수 있다. 여기서 신뢰성 방어코드는 온도 보상 방어코드, 어드레스 보상 방어코드, 히스토리 방어코드, OVS(On-chip Valley Search) 방어코드, RPF, PDT(Pre-Defined Table) 방어코드 등을 포함할 수 있다. 또한, 수명 방어코드는 LRE(Least Read Estimation), DRR, SWING, SDOT(Soft Decision Offset Tracking)를 포함할 수 있다.
다른 실시 예에 있어서, 적응형 방어코드 유닛(211)은 검출 정보(OVSDI)를 이용하여 방어코드 시리즈를 선택할 수 있다. 여기서 방어코드 시리즈는 적어도 2개의 서로 다른 방어코드의 연속적인 동작을 의미한다.
한편, 도 1에 도시된 적응형 방어코드 유닛(211)은 제어기(200)의 내부에서 수행되고 있다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 적응형 방어코드 유닛은 비휘발성 메모리 장치(100)의 내부에서 수행될 수도 있다.
버퍼 메모리(100)는 휘발성 메모리(예를 들어, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등) 혹은 비휘발성 메모리 (플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등)로 구현될 수 있다. 버퍼 메모리(100)는 적어도 하나의 PDT(Pre Defined Table), OVST(OVS Table), HRT(History Read Level Table)을 포함할 수 있다.
PDT은 제 1 리드 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, PDT은 프로그램 경과 시간에 대응하는 제 1 리드 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, PDT은 프로그램 경과 시간 외에 다양한 열화 정보(온도, 프로그램/소거 사이클, 리드 사이클, 오픈 워드라인 케이스, 워드라인 위치 정보 등)에 대응하는 제 1 리드 레벨 옵셋 정보를 포함할 수 있다.
OVST는 검출 정보(OVSDI)에 대응하는 제 2 리드 레벨 옵셋 정보를 포함할 수 있다. 여기서 검출 정보(OVSDI)는 최적의 산포 골에 대응하는 디벨럽 시간 정보일 수 있다. 즉, 제 2 리드 레벨 옵셋 정보는 OVS 동작을 수행한 디벨럽 시간 정보에 대응하는 리드 레벨 옵셋 정보를 포함할 수 있다. 따라서, OVST은 검출 정보(OVSDI)를 리드 레벨 옵셋 정보를 변환시킨 테이블일 수 있다.
HRT은 히스토리 리드 동작에 관련된 제 3 리드 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, 제 3 리드 레벨 옵셋 정보는 제 2 리드 레벨 옵셋 정보를 누적한 정보를 포함할 수 있다. 다른 실시 예에 있어서, 제 3 리드 레벨 옵셋 정보는 제 1 리드 레벨 옵셋 정보와 제 2 리드 레벨 옵셋 정보를 이용하여 결정될 수 있다. 여기서 제 3 리드 레벨 옵셋 정보는 히스토리 리드 동작을 수행하는 최적의 리드 레벨(optimal read level)을 포함할 수 있다. 한편, 히스토리 리드 동작에 대한 자세한 것은, 본 발명의 참고문헌으로 결합된 US 10,120,589, 및 US 10,373,693에서 설명될 것이다.
ECC 회로(230)는 프로그램 동작시 에러 정정 코드(error correction code)를 생성하고, 리드 동작시 에러 정정 코드를 이용하여 데이터(DATA)의 복구하도록 구현될 수 있다. 즉, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 수신된 데이터(DATA)의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(error correction code; ECC)를 생성할 수 있다. ECC 회로(230)는 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행함으로써, 패리티(parity) 비트가 부가된 데이터(DATA)를 형성할 수 있다. 패리티 비트는 비휘발성 메모리 장치(100)에 저장될 수 있다.
또한, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 출력된 데이터(DATA)에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. ECC 회로(230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
한편, 에러 정정 회로(230)에서 에러 정정이 불가능할 때, 리드 리트라이(read retry) 동작이 수행될 수 있다. 실시 예에 있어서, 리드 리트라이 동작은 OVS 동작을 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는, UECC(uncorrectable error correction code) 발생 후에, OVS 동작에 따른 검출 정보(OVSDI)를 이용하여 최적의 방어코드 혹은 최적의 방어코드 시리즈를 선택/진행하는 적응형 방어코드 유닛(211)를 구비함으로써, ECC 디코더 및 방어코드의 레이턴시를 감소시키는 성능 향상을 기대할 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼 회로(140), 제어 로직(150), 전압 발생기(160), 및 셀 카운터(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 워드라인들(WLs) 혹은 선택 라인들(SSL, GSL)을 통해 로우 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트라인들(BLs)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링들의 각각의 채널은 수직 혹은 수평 방향으로 형성될 수 있다. 셀 스트링들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 여기서, 복수의 메모리 셀들은 비트라인(BLs)이나, 워드라인(WLs)으로 제공되는 전압에 의해서 프로그램 되거나, 소거 되거나, 읽혀질 수 있다. 일반적으로, 프로그램 동작은 페이지 단위로 수행되고, 소거 동작은 블록단위로 수행되고 있다. 메모리 셀에 대한 자세한 것은, 미국 등록 특허 US 7,679,133, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 9,536,970에 설명될 것이다. 실시 예에 있어서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 방향 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
로우 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택하도록 구현될 수 있다. 로우 디코더(120)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드라인에 동작 모드에 대응하는 워드라인 전압(VWL)을 전달할 수 있다. 프로그램 동작시 로우 디코더(120)는 선택 워드라인에 프로그램 전압과 검증 전압을 인가하고, 비선택 워드라인에 패스 전압을 인가할 수 있다. 리드 동작시 로우 디코더(120)는 선택 워드라인에 리드 전압을 인가하고, 비선택 워드라인에 리드 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 쓰기 드라이버로 혹은 감지 증폭기로 동작하도록 구현될 수 있다. 프로그램 동작시, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 비트라인들로 프로그램 될 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 리드 동작 혹은 검증 리드 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트라인(BL)을 통해서 감지할 수 있다. 페이지 버퍼 회로(130)에 포함되는 복수의 페이지 버퍼들(PB1 ~ PBn, n은 2 이상의 정수)의 각각은 적어도 하나의 비트라인에 연결될 수 있다.
복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은, OVS 동작을 수행하기 위한 센싱 및 래치를 수행하도록 구현될 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 선택된 메모리 셀들에 저장된 어느 하나의 상태를 식별하기 위해 복수의 센싱 동작을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 복수의 센싱 동작을 통해서 센싱된 데이터를 각각 저장한 후에, 제어 로직(150)의 제어 아래에서 어느 하나의 데이터를 선택할 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn) 각각은 어느 하나의 상태를 식별하기 위하여 복수회의 센싱을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 센싱된 복수의 데이터 중에서 최적의 데이터를 선택 혹은 출력할 수 있다.
입출력 버퍼 회로(140)는 외부에서 제공되는 데이터를 페이지 버퍼 회로(130)로 제공한다. 입출력 버퍼 회로(140)는 외부에서 제공되는 커맨드(CMD)는 제어 로직(150)에 제공할 수 있다. 입출력 버퍼 회로(140)는 외부에서 제공된 어드레스(ADD)를 제어 로직(150)이나 로우 디코더(120)에 제공할 수 있다. 더불어, 입출력 버퍼 회로(140)는 페이지 버퍼 회로(130)에 의해서 센싱 및 래치된 데이터를 외부로 출력할 수 있다.
제어 로직(150)은 외부로부터 전달되는 커맨드(CMD)에 응답하여 로우 디코더(120) 및 페이지 버퍼 회로(130)를 제어하도록 구현될 수 있다. 또한, 제어 로직(150)은 OVS 동작을 수행하기 위하여 OVS 회로(155)를 포함할 수 있다.
OVS 회로(155)는 OVS 동작을 위해 페이지 버퍼 회로(130)와 전압 발생기(160)를 제어할 수 있다. OVS 회로(155)는 선택된 메모리 셀들의 특정 상태를 식별하기 위해 복수의 센싱 동작을 수행하도록 페이지 버퍼 회로(130)를 제어할 수 있다. 또한, OVS 회로(155)는 복수의 센싱 결과들의 각각에 대응하는 센싱 데이터를 복수의 페이지 버퍼들(PB1 ~ PBn) 각각에 구비된 복수의 래치 세트에 저장하도록 복수의 페이지 버퍼들(PB1 ~ PBn)을 제어할 수 있다. 또한, OVS 회로(155)는 복수 센싱된 데이터들 중에서 최적의 데이터를 선택하기 위한 처리를 수행할 수 있다. 최적 데이터의 선택을 위해서 OVS 회로(155)는 셀 카운터(170)로부터 제공되는 카운트 결과(nC)를 참조할 수 있다. 즉, OVS 회로(155)는 복수의 센싱 결과들 중에서 산포 골에 가장 근접한 리드 결과를 선택 및 출력하도록 페이지 버퍼 회로(130)를 제어할 수 있다.
또한, OVS 회로(155)는 OVS 동작에 대응하는 디벨럽 시간 정보를 저장할 수 있다. OVS 회로(155)는 저장된 디벨럽 시간 정보를 검출 정보(OVSDI)로 제어기(200)에 출력할 수 있다. 실시 예에 있어서, 검출 정보(OVSDI)는, UIB out을 이용하여 출력되거나, 특수 커맨드(예를 들어, 겟 피쳐(get feature) 커맨드, 스테이터스 리드(status read) 커맨드 등)에 응답하여 출력될 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드라인들로 인가될 다양한 종류의 워드라인 전압들, 메모리 셀들이 형성된 벌크(예를 들어, 웰 영역)로 공급될 웰 전압을 생성하도록 구현될 수 있다. 각각의 워드라인들로 인가되는 워드라인 전압들은, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압들 등을 포함할 수 있다.
셀 카운터(170)는 페이지 버퍼 회로(130)에 센싱된 데이터로부터 특정 문턱 전압 범위에 해당하는 메모리 셀들을 카운트하도록 구현될 수 있다. 예를 들어, 셀 카운터(170)는 복수의 페이지 버퍼들(PB1 ~ PBn) 각각에 센싱된 데이터를 처리함으로써, 특정 문턱 전압 범위의 문턱 전압을 갖는 메모리 셀들의 수를 카운트할 수 있다.
도 3은 본 발명의 실시 예에 메모리 블록(BLKi, i는 2 이상의 정수)의 회로도를 예시적으로 보여주는 도면이다. 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ... , MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8 개의 메모리 셀들(MC1, MC2, ... , MC8)을 포함하는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ... , MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ... , GTL8)은 워드라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ... , GTL8)의 일부는 더미 워드라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 8 개의 게이트 라인(GTL1, GTL2, ... , GTL8) 및 3 개의 비트라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
도 4는 본 발명의 실시 예에 따른 제어기(200)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제어기(200)는 호스트 인터페이스(201), 메모리 인터페이스(202), 적어도 하나의 CPU(210), 버퍼 메모리(220), 에러 정정 회로(230), 플래시 변환 계층 매니저(240), 패킷 매니저(250), 및 암호 장치(260)를 포함할 수 있다.
호스트 인터페이스(201)는 호스트와 패킷(packet)을 송수신하도록 구현될 수 있다. 호스트로부터 호스트 인터페이스(201)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(100)에 쓰여질 데이터를 포함할 수 있다. 호스트 인터페이스(201)로부터 호스트로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(100)로부터 읽혀진 데이터를 포함할 수 있다. 메모리 인터페이스(202)는 비휘발성 메모리(100)에 쓰여질 데이터를 비휘발성 메모리(100)로 송신하거나, 비휘발성 메모리(100)로부터 읽혀진 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(202)는 JDEC Toggle 혹은 ONFI와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층 매니저(240)는 어드레스 맵핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 맵핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(100) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(100) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(100) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(250)는 호스트와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트로부터 수신된 패킷으로부터 각종 정보를 파싱 할 수 있다. 또한, 버퍼 메모리(216)는 비휘발성 메모리(100)에 기록될 데이터 혹은 비휘발성 메모리(100)로부터 읽혀진 데이터를 임시로 저장할 수 있다. 실시 예에 있어서, 버퍼 메모리(220)는 제어기(200) 내에 구비되는 구성일 수 있다. 다른 실시 예에 있어서, 버퍼 메모리(220)는 제어기(200)의 외부에 배치될 수도 있다.
암호 장치(260)는, 저장 제어기(210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중에서 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다. 암호 장치(260)는 AES(advanced encryption standard) 알고리즘을 이용하여 데이터의 암호화 및 복호화를 수행할 수 있다. 암호 장치(260)는 암호화 모듈 및 복호화 모듈을 포함할 수 있다.
도 5a, 도 5b, 및 도 5c는 본 발명의 실시 예에 따른 제어기(200)의 에러 정정 회로(230)를 설명하기 위한 도면들이다.
도 5a을 참조하면, 에러 정정 회로(230)는 ECC 인코딩 회로(231)와 ECC 디코딩 회로(232)를 포함할 수 있다. ECC 인코딩 회로(231)는 ECC 제어 신호(ECC_CON)에 응답하여 메모리 셀 어레이(111)의 메모리 셀들에 쓰여질 데이터(WData[0:63])에 대한 패리티 비트들(ECCP[0:7])을 생성할 수 있다. 패리티 비트들(ECCP[0:7])은 ECC 셀 어레이(112)에 저장될 수 있다. 실시 예에 있어서, ECC 인코딩 회로(231)는 ECC 제어 신호(ECC_CON)에 응답하여 불량 셀을 포함하는 메모리 셀들에 쓰여질 데이터(WData[0:63])에 대한 패리티 비트들(ECCP[0:7])을 생성할 수 있다.
ECC 디코딩 회로(232)는 ECC 제어 신호(ECC_CON)에 응답하여 메모리 셀 어레이(111)의 메모리 셀들로부터 읽혀진 데이터(RData[0:63])와 ECC 셀 어레이(120)에서 읽혀진 패리티 비트들(ECCP[0:7])을 이용하여 에러 비트 데이터를 정정하고, 에러 정정된 데이터(Data[0:63])를 출력할 수 있다. 실시 예에 있어서, ECC 디코딩 회로(232)는 ECC 제어 신호(ECC_CON)에 응답하여 불량 셀을 포함하는 메모리 셀들로부터 읽혀진 데이터(RData[0:63])와 ECC 셀 어레이(120)에서 읽혀진 패리티 비트들(ECCP[0:7])을 이용하여 에러 비트 데이터를 정정하고, 에러 정정된 데이터(Data[0:63])를 출력할 수 있다.
도 5b를 참조하면, ECC 인코딩 회로(231)는 ECC 제어 신호(ECC_CON)에 응답하여 64 비트 기입 데이터(WData[0:63])와 베이시스 비트(Basis Bit, B[0:7])를 수신하고, XOR 어레이 연산을 이용하여 패리티 비트들(ECCP[0:7]), 즉, 신드롬을 발생하는 신드롬 발생기(231-1)를 포함할 수 있다. 베이시스 비트(B[0:7])는 64 비트 기입 데이터(WData[0:63])에 대한 패리티 비트들(ECCP[0:7])을 발생시키기 위한 비트들로서, 예컨대, b'00000000 비트들로 구성될 수 있다. 베이시스 비트(B[0:7])는 b'00000000 비트들 대신에 다른 특정 비트들을 이용할 수 있다.
도 5c를 참조하면, ECC 디코딩 회로(232)는 신드롬 발생기(232-1), 계수 계산기(232-2), 1 비트 에러 위치 검출기(232-3), 및 에러 정정기(232-4)를 포함할 수 있다. 신드롬 발생기(232-1)는 ECC 제어 신호(ECC_CON)에 응답하여 64 비트 리드 데이터와 8 비트의 패리티 비트(ECCP[0:7])를 수신하고, XOR 어레이 연산을 이용하여 신드롬 데이터(S[0:7])를 발생할 수 있다. 계수 계산기(232-2)는 신드롬 데이터(S[0:7])를 이용하여 오류 위치 방정식의 계수를 산출할 수 있다. 여기서 오류 위치 방정식은 에러 비트의 역수를 근으로 하는 방정식이다. 1 비트 에러 위치 검출기(232-3)는 산출된 오류 위치 방정식을 이용하여 1 비트 에러의 위치를 계산할 수 있다. 에러 정정기(232-4)는 1 비트 에러 위치 검출기(232-3)의 검출 결과에 기초하여 1 비트 에러 위치를 결정할 수 있다. 에러 정정기(232-4)는 결정된 1 비트 에러 위치 정보에 따라 64 비트 리드 데이터(RData[0:63]) 중 에러가 발생한 비트의 로직값을 반전시켜 에러를 정정하고, 에러 정정된 64 비트 데이터(Data[0:63])를 출력할 수 있다.
도 6은 일반적인 저장 장치의 방어코드 흐름을 보여주는 도면이다.
일반적인 저장 장치는 ECC 동작 및 리드 레벨 찾기 알고리즘의 조합을 통해 NVM 에러를 복원하고 있다. 도 6을 참조하면, 일반적인 방어코드 플로우(flow)는 HD read/decoding 수행 후, 실패하면 PDT(Pre-Defined Table) 등으로 새로운 리드 레벨로 다시 HD decoding이 수행된다. PDT 방어코드는 에러가 발생할 수 있는 각 상황에 대해서 사전에 profiling을 통해 복구가 가능한 read level 값을 저장하여, 에러 발생시 이들 값을 이용해서 신속히 복구 시도한다.
이러한 HD decoding에서 실패하면, LRE(Least Read Estimation)와 같이 정확한 골찾기 알고리즘 사용 후, SD read/decoding이 수행된다. LRE 방어코드는 Cell Count 정보를 이용해 Cell 산포를 2차 혹은 3차식으로 모델링해 최적의 Read Level을 찾는다.
SD decoding이 실패하면, Less Read Estimation의 Default 대비 Soft Decision Offset을 변경하여(SDOT; Soft Decision Offset Tracking) 정정이 시도된다. 또한, Less Read Estimation에서 찾은 Read Level을 좌/우로 이동을 시켜 보면서 에러 복구가 시도되기도 한다(Swing 방어 코드).
일반적인 방어코드 플로우는 NVM가 어떤 상태인지 관계 없이 사전에 결정된 절차(고정된 플로우)에 따라 진행되고 있다. 만일, NVM의 열화가 심해지면, 방어코드 플로우를 수행하게 되는 빈도 수가 높아진다. 따라서, 방어코드 레이턴시 증가로 인하여 사용자가 느낄 정도로 심각한 성능 하락이 야기될 수 있다.
본 발명의 실시 예에 따른 저장 장치 및 그것의 리드 방법은, NVM의 상태를 정확하게 모니터링 하고, 모니터링 결과에 따라 상황에 맞게 방어코드 플로우를 가변할 수 있다. 그 결과로써, 본 발명의 저장 장치 및 리드 방법은, 방어코드 플로우의 레이턴시 문제를 해결할 수 있다.
도 7은 본 발명의 실시 예에 따른 저장 장치의 적응형 방어코드 동작을 개념적으로 보여주는 도면이다. 도 7를 참조하면, 적응형 방어코드 유닛(211)은 검출 정보(OVSDI)를 이용하여 복수의 방어코드 플로우들(혹은 방어코드 시리즈) 중에서 어느 하나를 선택하고, 선택된 방어코드 플로우에 따라 진행될 수 있다. 도 7에서는 설명의 편의를 위하여 3개의 방어코드 플로우만 도시되고 있다.
본 발명의 실시 예에 따른 저장 장치(10)는, NVM(100, 도 1 참조) 리드 동작시 발생하는 부가 정보(side information)을 사용하여 NVM(100)의 산포를 예측하고, 예측된 산포를 근거로 하여 최적의 방어코드 플로우를 선택하여, 방어코드를 수행할 수 있다. 실시 예에 있어서, 부가 정보는 OVS 동작에 따른 골찾기(혹은, 최적골 탐색) 성공 여부 정보 혹은 최적골의 높이 정보를 포함할 수 있다.
NVM(100)에서 리드 데이터 외에 OVS 정보(OVSDI) 등을 제어기(200, 도 1 참조)로 전달하면, 제어기(200)는 이러한 OVS 정보(OVSDI)를 이용하여 방어코드 플로우를 3 가지 중에서 어느 하나를 선택하여 진행할 수 있다.
첫 번째, 리드 데이터가 정상적이라고 판별될 때, 기본 방어코드 플로우에 따라 방어코드 동작이 진행될 수 있다. 실시 예에 있어서, 제 1 방어코드 플로우는, 제 1 사전에 정의된 테이블(PDT1)에 의해 하드 디시젼 리드 동작, 제 2 사전에 정의된 테이블(PDT2)에 의해 하드 디시젼 리드 동작, LRE(Least Read Estimation)에 의해 골찾기를 수행한 후에 2-비트 소프트 디지션 리드 동작, LRE에 의해 골찾기를 수행한 후에 3-비트 소프트 디지션 리드 동작, LRE에 의해 골찾기를 수행한 후에 3-비트 소프트 디지션 리드 동작과 SDOT 리드 동작을 순차적으로 진행할 수 있다.
두 번째, 리드 데이터에 에러가 많다고 판별될 때, HD decoding 대신 SD decoding으로 바로 진입하는 방어코드 플로우에 따라 방어코드 동작이 진행될 수 있다. 실시 예에 있어서, 제 2 방어코드 플로우는, LRE(Least Read Estimation)에 의해 골찾기를 수행한 후에 3-비트 소프트 디지션 리드 동작, LRE에 의해 골찾기를 수행한 후에 3-비트 소프트 디지션 리드 동작과 제 1 SDOT 리드 동작, LRE에 의해 골찾기를 수행한 후에 3-비트 소프트 디지션 리드 동작과 제 2 SDOT 리드 동작, LRE에 의해 골찾기를 수행한 후에 지능형 소프트 디시젼 리드 동작을 순차적으로 진행할 수 있다.
세 번째, 리드 레벨이 변경할 필요가 있다고 판별되면, decoding 하지 않고 NVM에 re-read를 요청하는 방어코드 플로우에 따라 방어코드 동작이 진행될 수 있다. 실시 예에 있어서, 제 3 방어코드 플로우는, 제 1 사전에 정의된 테이블(PDT1)에 의해 하드 디시젼 리드 동작, 제 2 사전에 정의된 테이블(PDT2)에 의해 하드 디시젼 리드 동작, 제 3 사전에 정의된 테이블(PDT3)에 의해 하드 디시젼 리드 동작, LRE(Least Read Estimation)에 의해 골찾기를 수행한 후에 2-비트 소프트 디지션 리드 동작, LRE에 의해 골찾기를 수행한 후에 3-비트 소프트 디지션 리드 동작, LRE에 의해 골찾기를 수행한 후에 3-비트 소프트 디지션 리드 동작과 SDOT(스캐닝 방식) 리드 동작을 순차적으로 진행할 수 있다. 여기서 2-비트 소프트 디시젼 리드 동작은 리드 판정에 2 비트의 데이터를 요구하고, 3-비트 소프트 디시젼 리드 동작은 리드 판정에 3 비트의 데이터를 요구한다.
한편, 도 7에 도시된 방어코드 플로우의 개수, 각각의 방어코드 플로우는 실시 예에 불과하다고 이해되어야 할 것이다.
도 8은 본 발명의 실시 예에 따른 저장 장치(10)의 적응형 방어코드를 예시적으로 보여주는 흐름도이다. 도 1 내지 도 8을 참조하면, 저장 장치(10)의 적응형 방어코드 동작은 아래와 같이 진행될 수 있다.
저장 장치(10)는 외부의 호스트 요청에 응답하여 디폴트 리드 동작을 수행할 수 있다(S110). 여기서 디폴트 리드 동작은 노멀 리드 동작 혹은 히스토리 리드 동작일 수 있다. Default RD는 기본 read level로 읽어서 HD decoding을 수행하는 것을 의미한다. 여기서 decoding을 실패하게 되면 (UECC, ECC decoding 실패) 방어코드에 진입하게 되는데 OVS sensing을 통한 골찾기를 표현하고 있다.
디폴트 리드 동작의 리드 데이터가 에러 정정 회로(230, 도 1 참조)에 의해 에러 정정 불가로 판별될 때, 저장 장치(10)는 적응형 방어코드 동작으로 진입할 수 있다(S120). 저장 장치(10)의 제어기(200, 도 1 참조)는 방어코드 진입과 동시에 OVS 리드 커맨드를 비휘발성 메모리 장치(100, 도 1 참조)로 전송할 수 있다. 비휘발성 메모리 장치(100)는 OVS 리드 커맨드에 응답하여 OVS 리드 동작을 수행할 수 있다. 비휘발성 메모리 장치(100)는 OVD 리드 동작에서 읽혀진 데이터 및 OVS 검출 정보(OVSDI)를 제어기(200)로 출력할 수 있다(S130).
제어기(200)는 OVS 검출 정보(OVSDI)를 이용하여 적응형 ECC 디코딩 동작을 수행할 수 있다(S140). 이 때 read data만 보내는 것이 아니라 OVS sensing 데이터도 controller에 보낼 수 있는데 이 정보를 통해 controller는 내부적인 연산으로 해당 data를 그대로 ECC decoding을 수행할 지 아니면 ECC가 못 고칠 것이 뻔하니 NAND에 re-read를 요청할 지를 결정한다. LRE 즉 더 강력한 골 찾기 알고리즘이 필요하다고 판단되면 NAND에 LRE로 골을 찾기를 요청하는데 이 판단을 할 수 있는 방식은 OVS 데이터를 정교하게 활용하는 방법과 ECC syndrome weight을 사용하는 방법 등을 고려할 수 있다. ECC syndrome이란 ECC code 특성을 이용하여 read data에 error가 얼마나 발생했는지를 추정할 수 있는 measure로 ECC 엔진 내 연산을 통해 계산할 수 있다. Weight의 의미는 syndrome이라는 것이 0,1을 element 로 구성하는 벡터인데 여기에 있는 1의 개수 이며 이 개수가 많을수록 error가 많은 것으로 추정할 수 있다.
적응형 ECC 디코딩 동작은 다음과 같이 진행될 수 있다. S130 단계 이후에, 제어기(200)는 LRE(Less Read Estimation)을 통하여 최적 골을 찾을 필요가 있는 지를 판별할 수 있다(S141). 만일, 에러 정정이 불가하고, 에러 개수가 사전에 결정된 값보다 많다면, LRE가 필요하다고 판별되고, LRE가 수행될 수 있다(S142).
반면에, LRE가 필요하지 않다면, OVS 검출 정보(OVSDI)로부터 추출된 골 높이(Valley Height)가 제 1 기준값(PDV1)보다 작은 지가 판별될 수 있다(S143). 만일, 골 높이가 제 1 기준값(PDV1) 보다 작다면, 변경된 리드 레벨을 이용하여 하드 디시젼 디코딩이 수행될 수 있다(S144). 이후에 하드 디시젼 디코딩이 패스되지 못하면, 3-비트 소프트 디지션 디코딩이 수행될 수 있다(S145).
반면에, 골 높이가 제 1 기준값(PDV1)보다 작지 않으면, 골 높이가 제 2 기준값(PDV2) 보다 작은 지가 판별될 수 있다(S146). 여기서 제 2 기준값(PDV2)는 제 1 기준값(PDV2) 보다 높을 수 있다. 만일, 골 높이가 제 2 기준값(PDV2) 보다 작다면, 2-비트 소프트 디지션 디코딩이 수행될 수 있다(S147). 이후에 2-비트 소프트 디시젼 디코딩이 패스되지 못하거나 S146 단계에서 골 높이가 제 2 기준값(PDV2)보다 작지 않으면, 3-비트 소프트 디지션 디코딩이 수행될 수 있다(S145).
도 8에 도시된 바와 같이, 먼저 가장 간단한 동작은 controller와 NAND 사이에 feedback loop 없이 동작하는 방식이다. 한번 NAND가 OVS 정보와 read data를 전달하면 controller는 NAND에 추가 동작을 요청하지 않고 ECC decoding 모드만을 선택하는 개념이다. 대표 동작보다 좀 더 협소한 동작을 의미한다.
또 다른 동작 예시는 NAND가 제공하는 최적 골 정보가 X,Y count 보다 좀 더 구체적이거나 덜 구체적인 경우이다. 더 구체적인 경우는 X,Y count가 아닌 X1,X2,Y1,Y2와 같이 골 근처의 cell count를 더 자세하게 전달하는 경우다. 이 경우는 data transfer의 부담은 있지만 더 정확하게 error 수준을 측정할 수 있다.
반대로 X+Y count만 읽어서 전송하는 경우는 data transfer의 부담도 적고 골 위치에 대한 정보는 없지만 error 수준에 대한 정보는 예측할 수 있는 경우다. 어차피 골을 바꿀 것이 아니라면 error 수준만 알아도 방어코드 flow를 변경할 수 있다(Decoding mode만 선택하면 됨).
도 9는 도 8에 도시된 S130 단계를 상세하게 보여주는 흐름도이다. 도 1 내지 도 9를 참조하면, OVS 동작과 OVS 검출 정보(OVSDI)를 출력하는 과정은 다음과 같이 진행될 수 있다.
제어기(200)로부터 OVS 리드 커맨드를 수신한 비휘발성 메모리 장치(100)는 OVS 센싱을 수행할 수 있다(S131). OVS (on-chip valley searching)이란 기술은 골 근처의 산포 데이터를 빠르게 읽어 optimal read level이 어느 방향인지를 찾는 알고리즘이다. PDT 방식으로 골 찾는 방식은 random하게 찍는 개념이기 때문에 정확도가 떨어지는데 반해 OVS는 산포 모양을 예상하고 찾기 때문에 optimal read level를 찾을 확률이 높다. 이 방식으로 골 찾기 성공을 하면 error가 줄어든 상태에서 data를 읽어서 controller 단으로 데이터를 보낸다.
OVS 센싱 동작에서 골 찾기가 성공하는 지가 판별될 수 있다(S132). 골 찾기가 성공하면, 찾은 골에 대응하는 리드 레벨을 이용하여 데이터 리드 동작이 수행되고, 그에 따른 OVS 검출 정보(OVSDI)가 출력될 수 있다(S133).
반면에, 골 찾기가 성공하지 못하면, 골 찾기를 반복한 횟수가 최대인 지가 판별될 수 있다(S134). 만일, 반복 회수가 최대값이 아니라면, OVS 센싱 결과를 이용하여 리드 레벨이 변경되고(S135), S131 단계가 진입될 수 있다. 반면에, 반복 회수가 최대값이라면, S133 단계가 진입될 수 있다.
OVS 동작을 통해 리드 레벨이 잘 맞았는지에 대한 정보뿐 아니라 골이 잘 맞았을 경우의 에러 수준도 알 수 있다. 이러한 정보를 이용하여 LRE(read level search) 여부가 결정될 수 있다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 OVS 리드 동작을 설명하기 위한 도면들이다. 도 10a에 도시된 바와 같이, 상태들(S1, S2)의 산포 골을 찾기 위한 OVS 동작은 복수의 센싱 동작들에 의해 수행될 수 있다. 여기서 복수의 센싱 동작들은 복수의 페이지 버퍼 그룹들의 각각에서 동시에 진행될 수 있다.
도 10b를 참조하면, 제 1 페이지 버퍼들(PGB1)과 제 2 페이지 버퍼들(PGB2)에서 서로 다른 디벨럽 구간 동안의 동일한 시점들에서 센싱 노드를 순차적으로 래치함으로써 센싱 결과를 저장하는 방식으로 온-칩 밸리 서치 동작이 수행될 수 있다.
T0 시점에서 T1 시점까지 프리차지 동작이 수행될 수 있다. 프리차지를 위하여 제 1 페이지 버퍼들(PBG1)의 각각에 연결된 제 1 비트라인 및 제 1 센싱 노드가 충전될 수 있다. 비트라인 셋-업 신호들이 활성화되면, 센싱 노드와 제 1 비트라인이 특정 레벨로 프리차지 될 수 있다. T1 시점에서 제 1 비트라인 셋-업 신호가 하이 레벨로 비활성화되면, 제 1 페이지 버퍼들PBG1)의 각각의 프리차지 회로가 오프 될 수 있다. 또한, T1 시점 이후의 T2 시점에서 제 2 비트라인 셋-업 신호가 하이 레벨로 비활성화되면, 제 2 페이지 버퍼들(PBG2)의 각각의 프리차지 회로가 오프 될 수 있다. 이때 제 1 페이지 버퍼들(PBG1)의 각각의 센싱 노드의 레벨과 제 2 페이지 버퍼들(PBG2)의 각각의 센싱 노드의 레벨은, 메모리 셀의 온/오프 여부에 따라 대응하는 비트라인으로 흐르는 전류의 크기에 따라 변화될 수 있다.
도 10b에 도시된 바와 같이, 제 1 페이지 버퍼들(PBG1)의 각각은 T0 시점에서 T1 시점까지 센싱 노드를 프리차지하고, T1 시점부터 T4 시점까지 제 1 비트라인들을 디벨럽 시킬 수 있다. 반면에 제 2 페이지 버퍼들(PBG2)의 각각은 T0 시점에서 T1 시점까지 센싱 노드를 프리차지하고, T1 시점보다 늦은 T2 시점부터 T4 시점까지 제 2 비트라인들을 디벨럽 시킬 수 있다. 제 1 센싱 동작은, T3 시점에서 수행하는 래치 리셋(nS) 센싱 동작과, T5 시점에서 래치 셋(S) 센싱 동작을 포함할 수 있다. 제 1 페이지 버퍼들(PGB1)에서 래치 리셋(nS) 센싱 동작과 래치 셋(S) 센싱 동작의 온-셀 카운트 값을 이용하여 제 1 셀 카운트 정보가 산출될 수 있다. 또한, 제 2 페이지 버퍼들(PGB2)에서 래치 리셋(nS) 센싱 동작과 래치 셋(S) 센싱 동작의 온-셀 카운트 값을 이용하여 제 2 셀 카운트 정보가 산출될 수 있다. 한편, 제 1 센싱 동작의 제 1 및 제 2 셀 카운트 정보에 근거로 하여 산포 골에 대응하는 최적의 리드 레벨에 대응하는 검출 케이스(C1 ~ C5 중 어느 하나)가 결정될 수 있다. 그리고 이렇게 결정된 검출 케이스에 대응하는 제 2 센싱 동작의 디벨럽 시간(tSODev1 ~ tSODev5)이 결정될 수 있다.
도 11a 내지 도 11e는 본 발명의 실시 예에 따른 저장 장치(10)의 골 높이에 따른 적응형 방어코드를 설명하기 위한 도면들이다.
도 11a를 참조하면, 어떤 경우에 LRE(골 찾기 알고리즘)가 필요한지를 설명하고 있다. 일반적으로, OVS 정보는, 보통 X, Y에 대응하는 셀 카운트 정보일 수 있다. 여기서 X는 타겟 레벨을 기준으로 소정의 레벨 아래에서 읽혀진 셀 카운트 값이고, Y는 타겟 레벨을 기준으로 소정의 레벨 위에서 읽혀진 셀 카운트 값이다.
실시 예에 있어서, X값과 Y값이 서로 매우 다른 경우, read level이 잘 안 맞다는 것을 의미한다. 따라서, 새로운 골 찾기 동작이 필요하다. 반면에, 골이 잘 맞는다면, X,Y 숫자가 상당히 유사할 것이다. 이때, ECC decoding을 수행할 가치가 있다.
도 11b를 참조하면, 골은 잘 찾았지만, 기준값들(α,β)에 대비하여 골 높이(height)에 따라 ECC decoding 방식이 최적으로 선택될 수 있다. 예를 들어, 골을 잘 찾은 경우에 X,Y의 count를 통해 error 개수를 예측할 수 있다. 이렇게 예측해서 error가 많다고 생각되면, HD decoding 보다는 SD decoding으로 곧바로 진입하는 것이 좋다. 어차피 HD decoding으로 못고칠 거라면, 시간 낭비를 할 필요가 없기 때문이다.
도 11c에 도시된 바와 같이, 골 높이가 제 2 기준값(β, PDV2) 이상일 때, 3-비트 SD 디코딩이 곧바로 수행될 수 있다. 도 11d에 도시된 바와 같이, 골 높이가 제 1 기준값(α, PDV1) 이상이고 제 2 기준값(β, PDV2) 미만일 때, 2-비트 SD 디코딩이 곧바로 수행될 수 있다. 도 11e에 도시된 바와 같이, 골 높이가 제 1 기준값(α, PDV1) 미만일 때, HD 디코딩이 수행될 수 있다.
상술된 바와 같이, 적응형 ECC 디코딩 방식은 방어코드의 비효율적인 운용을 제거함으로써 방어코드 latency를 감소시킬 수 있다. 감소된 latency를 이용하여 다른 강력한 방어코드를 추가할 공간(room)이 생기기도 하기 때문에, 더욱 강력한 정정 능력이 높은 방어코드 플로우가 제공될 수도 있다.
특히 방어코드 플로우 내에서 ECC 디코딩 시간이 차지하는 시간이 길기 때문에 무의미한 ECC 디코딩을 최대한 배제하는 것은 latency 절감 차원에서 매우 효과가 크다.
도 12는 본 발명의 실시 예에 따른 산포에 따른 적응형 방어코드의 ECC 디코딩 모드를 선택하는 개념을 설명하는 도면이다. 도 12를 참조하면, 상위 상태에 대하여 스트롱 에러 영역(A), 위크 에러 영역(B), 위크 정정 영역(C), 스트롱 정정 영역(D)가 존재한다.
실시 예에 있어서, 제어기(200)는 OVS 검출 정보(OVDDI)를 이용하여 HD 디코딩 여부, SD 디코딩 여부를 결정할 수 있다. HD 리드 동작은 사전에 결정된 하드 디시젼 리드 전압을 메모리 셀로 제공하여, 메모리 셀의 온 상태 또는 오프 상태에 따라 데이터를 읽는 동작이다. SD 리드 동작은 하드 디시젼 리드 전압을 기준으로 소정의 오프 세트 차이를 가지는 복수의 소프트 디시젼 리드 전압들을 제공하여 읽는 동작이다.
또한, LLR(Log Likelihood Ratio)은 디코딩 수행과정에서 사용되는 데이터에 부여하는 특정 값으로, 데이터에 신뢰도를 부가하는 값이다. 즉, LLR값은 데이터가 0인지 1인지 결정하는데 신뢰도를 부가한다. 본 발명은 OVS 검출 정보(OVSDI)를 이용하여 신뢰도 및 반복 횟수를 결정할 수 있다. 실시 예에 있어서, 제어기(200)는 OVS 검출 정보(OVSDI)에 따라 ECC 디코딩 동작의 LLR 값 혹은 SD 리드 동작의 반복 회수를 결정할 수 있다.
한편, 도 1 내지 도 11에서는 OVS 검출 정보(OVSDI)를 이용한 적응형 방어코드 선택에 대하여 설명하였다. 한편, 본 발명이 OVS 검출 정보에 제한되지 않는다고 이해되어야 할 것이다. 본 발명은 OVS 검출 정보 외에도 다양한 부가 정보를 이용하여 ECC 디코딩을 선택적으로 운영한다는 관점으로 설명 될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다. 도 13을 참조하면, 저장 장치(20)는 적어도 하나의 비휘발성 메모리 장치(300, NVM(s) 및 그것을 제어하는 제어기(400, CNTL)를 포함할 수 있다.
비휘발성 메모리 장치(300)는 부가 정보(Side Information)를 생성하는 부가 정보 발생기(301)를 포함할 수 있다. 실시 예에 있어서, 부가 정보 발생기(301)는 OVS 동작을 수행함으로써 관련된 부가 정보를 발생할 수 있다. 실시 예에 있어서, 부가 정보 발생기(301)는 셀 카운트 동작을 수행함으로써 관련된 부가 정보를 발생할 수 있다. 실시 예에 있어서, 부가 정보 발생기(301)는 페이지의 스페어 영역에 대한 리드 동작을 수행함으로써 관련된 부가 정보를 발생할 수 있다. 또한, 비휘발성 메모리 장치(300)는 제어기(400)의 주기적/비주기적 요청에 따라 부가 정보를 출력할 수 있다. 실시 예에 있어서, 부가 정보는 비휘발성 메모리 장치(300)와 제어기(400) 사이의 별도의 적어도 하나의 라인을 통해 전송될 수 있다. 다른 실시 예에 있어서, 부가 정보는 비휘발성 메모리 장치(300)와 제어기(400) 사이의 적어도 하나의 데이터 라인을 통하여 전송될 수 있다.
제어기(400, CNTL)는 에러 정정 회로(430, ECC) 및 비휘발성 메모리 인터페이스 회로(460)를 포함할 수 있다.
에러 정정 회로(430)는 디코딩 모드 레지스터(431)를 포함할 수 있다. 디코딩 모드 레지스터(431)는 비휘발성 메모리 장치(300)로부터 전송된 부가 정보에 대응하는 최적의 디코딩 모드 정보를 저장할 수 있다. 여기서 디코딩 모드는 HD 디코딩 모드, 1-비트 SD 디코딩 모드, 2-비트 SD 디코딩 모드, 3-비트 SD 디코딩 모드 등을 포함할 수 있다.
비휘발성 메모리 인터페이스 회로(460)는 비휘발성 메모리 장치(300)를 제어하기 위한 커맨드를 발생할 수 있다. 비휘발성 메모리 인터페이스 회로(460)는 에러 평가기(461) 및 ECC 스케쥴러(462)를 포함할 수 있다.
에러 평가기(461)는 비휘발성 메모리 장치(300)로부터 수신한 부가 정보를 이용하여 ECC 디코딩의 레벨을 결정하는 디코딩 모드 정보를 발생할 수 있다.
ECC 스케쥴러(462)는 비휘발성 메모리 장치(300)로부터 수신한 부가 정보에 따라 ECC(460)의 디코딩을 제어할 수 있다. 예를 들어, ECC 스케쥴러(462)는 부가 정보를 근거로 하여 ECC 디코딩의 ECC 레벨을 선택할 수 있다.
도 14는 본 발명의 실시 예에 따른 적응형 ECC 스케쥴러(462)를 갖는 제어기(400)를 예시적으로 보여주는 도면이다.
도 14를 참조하면, 복수의 비휘발성 메모리 장치들(NVM1, NVM2, ?? , NVMp, p는 2 이상의 정수)는 ECC 스케쥴러(462)에 연결되어, 데이터를 송수신할 있다.
ECC 스케쥴러(462)는 복수의 비휘발성 메모리 장치들(NVM1, NVM2, ?? , NVMp)의 각각으로부터 부가 정보를 수신하고, 부가 정보에 대응하는 최적의 ECC 디코딩 레벨을 선택하고, 선택된 ECC 디코딩 레벨에 따른 ECC 디코딩 동작을 수행하도록 ECC(430)를 제어할 수 있다. 또한, ECC 스케쥴러(462)는 의사 코드워드를 ECC(430)에 전송하고, 피드백 신호를 ECC(430)로부터 수신할 수 있다.
에러 정정 회로(430)는 복수의 디코딩 레벨에 따라 디코딩 동작을 수행하도록 구현될 수 있다. 도 14에서는 설명의 편의를 위하여 3개의 디코딩 레벨이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다. 에러 정정 회로(430)는 디코딩 모드 레지스터(431)에 저장된 디코딩 모드 정보에 따라 최적의 디코딩 레벨로 동작할 수 있다. 한편, 에러 정정 회로(430)에서 에러 정정된 데이터는 호스트로 전송될 수 있다.
한편, 도 14에서는 비휘발성 메모리 장치의 대한 에러 평가에 결과에 따라 ECC 디코딩의 레벨이 결정되고 있다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 제어기 내부의 다른 메모리 장치에 대한 에러 평가에 따라 ECC 디코딩의 레벨이 결정될 수도 있다.
도 15는 본 발명의 다른 실시 예에 따른 제어기를 예시적으로 보여주는 도면이다. 도 15를 참조하면, 에러 정정 회로(430a)는 제어기(400a)의 내부의 메모리들(DRAM, SRAM; 421, 422)의 각각의 에러 평가 혹은 제어기(400a)의 외부의 비휘발성 메모리 장치들(NVM1 ~ NVMp)의 각각의 에러 평가를 이용하여 최적의 ECC 디코딩 레벨을 결정할 수 있다. 이로써, 에러 정정 회로(430a)는 빠르면서 신뢰성 높은 에러 정정 동작을 수행할 수 있다.
실시 예에 있어서, 비휘발성 메모리들(NVM1 ~ NVMp)의 각각의 연결된 에러 평가기는 도 14에 도시된 에러 평가기(461)와 동일하게 구현될 수 있다. 실시 예에 있어서, 메모리 장치들(421, 422)의 각각에 연결된 에러 평가기는 도 13에 도시된 에러 평가기(461)와 동일하게 구현될 수 있다. 다른 실시 예에 있어서, 메모리 장치들(421, 422)의 각각에 연결된 에러 평가기는 도 13에 도시된 에러 평가기(461)와 다르게 구현될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치(10)의 리드 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 16를 참조하면, 저장 장치(10)의 리드 동작은 다음과 같이 진행될 수 있다.
외부의 호스트의 리드 요청에 따라 저장 장치(10, 도 1 참조)는 디폴트 리드 레벨을 이용하여 노멀 리드 동작을 수행할 수 있다(S210). 저장 장치(10)의 비휘발성 메모리 장치(100, 도 1 참조)는 노멀 리드 동작에 따른 리드 데이터를 제어기(200, 도 1 참조)로 출력할 수 있다. 제어기(200)는 에러 정정 회로(230)을 이용하여 리드 데이터의 에러 정정이 불가한 지를 판별(UECC?)할 수 있다(S220).
만일, 에러 정정이 불가하다면, 제어기(200)는 OVS 리드 커맨드를 비휘발성 메모리 장치(100)로 전송하고, 비휘발성 메모리 장치(100)는 OVS 리드 커맨드에 응답하여 OVS 리드 동작을 수행할 수 있다(S230). OVS 리드 동작에 따른 리드 데이터 및 OVS 검출 정보(OVSDI)가 제어기(200)로 출력될 수 있다. 만일, OVS 리드 동작에 따른 리드 데이터가 에러 정정이 불가할 때, 제어기(200)는 OVS 검출 정보(OVSDI)를 이용하여 적응형 방어코드를 수행할 수 있다(S240).
도 17은 본 발명의 다른 실시 예에 따른 저장 장치의 리드 방법을 예시적으로 래더 다이어그램이다. 도 1 내지 도 17을 참조하면, 저장 장치(20, 도 13 참조)의 리드 동작은 다음과 같이 진행될 수 있다.
제어기(400, 도 13 참조)는 비휘발성 메모리 장치(300, 도 13 참조)로부터 부가 정보를 수신할 수 있다(S310). 여기서 부가 정보는 비휘발성 메모리 장치(300)의 셀 산포 특성에 관련된 정보일 수 있다. 예를 들어, 부가 정보는 셀 카운트 정보, 골 탐색 검출 정보 등 을 포함할 수 있다.
제어기(400)는 부가 정보를 이용하여 ECC 디코딩 레벨을 선택할 수 있다(S320). 제어기(400)는 선택된 ECC 디코딩 레벨에 따라 ECC 디코딩 동작을 수행할 수 있다(S330).
도 18은 본 발명의 다른 실시 예에 따른 저장 장치의 적응형 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 18을 참조하면, 저장 장치의 방어코드 과정은 다음과 같이 진행될 수 있다.
제어기(CNTL)는 제 1 리드 커맨드를 비휘발성 메모리 장치(NVM)으로 전송할 수 있다(S10). 비휘발성 메모리 장치(NVM)는 제 1 리드 커맨드에 응답하여 제 1 OVS 리드 동작을 수행할 수 있다(S11). 골 찾기에 성공하면, 제 1 OVS 리드 동작에 대한 리드 데이터는 제어기(CNTL)로 출력될 수 있다(S12-1). 만일, 골 찾기에 성공하지 못하면, 비휘발성 메모리 장치(NVM)는 리드 레벨을 변경하고(S12-2), 변경된 리드 레벨을 이용하여 제 2 OVS 리드 동작을 수행할 수 있다(S13). 제 2 OVS 리드 동작에 대한 리드 데이터는 제어기(CNTL)로 출력될 수 있다(S14).
이 후에, 제어기(CNTL)는 리드 데이터에 대한 에러 정정 불가 여부를 판별할 수 있다(S15). 에러 정정이 불가하다면, 제어기(CNTL)는 특수 커맨드를 비휘발성 메모리 장치(NVM)으로 전송할 수 있다(S16). 비휘발성 메모리 장치(NVM)는 특수 커맨드에 응답하여 OVS 검출 정보(OVSDI)를 제어기(CNTL)로 전송할 수 있다(S17). 이후에 제어기(CNTL)는 OVS 검출 정보(OVSDI)를 이용하여 적응형 방어코드를 진행할 수 있다. 제어기(CNTL)는 OVS 검출 정보(OVSDI)를 이용하여 최적의 방어코드를 선택 및 진행할 수 있다. 제어기(CNTL)는 최적의 방어코드에 대응하는 제 2 리드 커맨드를 비휘발성 메모리 장치(NVM)로 전송할 수 있다. 여기서 제 2 리드 커맨드는 하드 디시젼 리드 동작, 소프트 디지션 리드 동작, LRE(골 찾기) 리드 동작 중 어는 하나에 대응하는 리드 커맨드를 포함할 수 있다(S18). 비휘발성 메모리 장치(NVM)는 제 2 리드 커맨드에 응답하여 하드 디시젼 리드/소프트 디시젼 리드/ LRE 리드 동작을 수행할 수 있다(S19). 이러한 리드 동작의 리드 데이터는 제어기(CNTL)로 출력될 수 있다.
실시 예에 있어서, 적어도 하나의 OVS 리드 동작은 제 1 OVS 리드 동작을 포함하고, 제 1 OVS 리드 동작에서 최적골을 탐색하지 못하였을 때, 제어 로직은 리드 레벨을 변경하여 제 2 OVS 리드 동작을 수행할 수 있다. 실시 예에 있어서, 적어도 하나의 OVS 리드 동작은 제 1 OVS 리드 동작을 포함하고, 제 1 OVS 리드 동작의 검출 케이스가 엣지 케이스일 때, 제어 로직은 리드 레벨을 변경하여 제 2 OVS 리드 동작을 수행할 수 있다. 실시 예에 있어서, 제어 로직은 검출 정보에 대응하는 제 2 리드 커맨드를 수신하고, 제 2 리드 커맨드에 응답하여 하드 디시젼 리드 동작, 소프트 디시젼 리드 동작, 및 골 찾기 리드 동작 중에서 적어도 하나를 수행할 수 있다. 실시 예에 있어서, 제 2 리드 커맨드에 응답하여 출력되는 제 1 섹터 데이터와 제 2 섹터섹터 데이터의 크기는 서로 다를 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 저장 장치(10)의 적응형 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 19를 참조하면, 저장 장치(10)의 방어코드 과정은 다음과 같이 진행될 수 있다.
제어기(CNTL)는 제 1 리드 커맨드를 비휘발성 메모리 장치(NVM)으로 전송할 수 있다(S20). 비휘발성 메모리 장치(NVM)는 제 1 리드 커맨드에 응답하여 OVS 리드 동작을 수행할 수 있다(S21). OVS 리드 동작에 대한 리드 데이터는 제어기(CNTL)로 출력될 수 있다(S22). 제어기(CNTL)는 특수 커맨드를 비휘발성 메모리 장치(NVM)으로 전송할 수 있다(S23). 비휘발성 메모리 장치(NVM)는 특수 커맨드에 응답하여 OVS 검출 정보(OVSDI)를 제어기(CNTL)로 전송할 수 있다(S24).
제어기(CNTL)는 OVS 리드 동작의 리드 데이터가 에러 정정 불가 한 지를 판별할 수 있다(S25). 만일, 에러 정정이 불가하다면, 제어기(CNTL)는 OVS 검출 정보(OVSDI)를 이용하여 리드 레벨을 변경할 수 있다(S26)
이후에, 제어기(CNTL)는 변경된 리드 레벨과 함께 제 2 리드 커맨드를 비휘발성 메모리 장치(NVM)로 전송할 수 있다. 여기서 제 2 리드 커맨드는 하드 디시젼 리드 동작, 소프트 디지션 리드 동작, LRE(골 찾기) 리드 동작 중 어는 하나에 대응하는 리드 커맨드를 포함할 수 있다(S27). 비휘발성 메모리 장치(NVM)는 제 2 리드 커맨드에 응답하여 하드 디시젼 리드/소프트 디시젼 리드/ LRE 리드 동작을 수행할 수 있다(S28). 이러한 리드 동작의 리드 데이터는 제어기(CNTL)로 출력될 수 있다(S29).
도 20은 본 발명의 또 다른 실시 예에 따른 저장 장치의 적응형 방어코드 과정을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 20를 참조하면, 저장 장치의 방어코드 과정은 다음과 같이 진행될 수 있다.
제어기(CNTL)는 리드 커맨드를 비휘발성 메모리 장치(NVM)으로 전송할 수 있다(S30). 비휘발성 메모리 장치(NVM)는 리드 커맨드에 응답하여 OVS 센싱을 이용한 제 1 리드 동작을 수행할 수 있다(S31).
만일, 제 1 리드 동작의 검출 케이스 엣지인 지가 판별될 수 있다(S32). 만일, 검출 케이스가 엣지가 아니라면, 제 2 리드 동작의 리드 데이터가 제어기(CNTL)로 출력될 수 있다(S33). 반면에, 검출 케이스가 엣지라면, 비휘발성 메모리 장치(NVM)는 리드 레벨을 변경할 수 있다(S34). 비휘발성 메모리 장치(NVM)는 내부적으로 변경된 리드 레벨을 기준으로 OVS 센싱을 이용하여 제 2 리드 동작을 수행할 수 있다(S35).
이후에, 제 2 리드 동작의 검출 케이스가 엣지인 지가 판별될 수 있다(S36). 만일, 제 2 리드 동작의 검출 케이스가 엣지가 아니라면, 제 2 리드 동작의 리드 데이터가 제어기(CNTL)로 출력될 수 있다(S37). 반면에, 제 2 리드 동작의 검출 케이스가 엣지라면, S34 단계가 진입될 수 있다.
이후에, 제어기(CNTL)는 특수 커맨드를 비휘발성 메모리 장치(NVM)으로 전송할 수 있다(S38). 비휘발성 메모리 장치(NVM)는 특수 커맨드에 응답하여 OVS 검출 정보(OVSDI)를 제어기(CNTL)로 전송할 수 있다(S39).
도 21은 본 발명의 또 실시 예에 따른 저장 장치(10)의 리드 동작을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 21을 참조하면, 저장 장치의 리드 동작은 다음과 같이 진행될 수 있다.
호스트는 어드레스(ADD)와 함께 리드 요청을 저장 장치(10, 도 1 참조)에 전송할 수 있다(S40). 저장 장치(10)의 제어기(200)는 이러한 리드 요청을 수신하고, 히스토리 버퍼를 검색하여, 히스토리 리드 동작을 수행할 지 혹은 노멀 리드 동작을 수행할 지 결정하고, 결정된 동작에 대응하는 노멀/히스토리 리드 커맨드를 비휘발성 메모리 장치(NVM, 100, 도 1 참조)에 전송할 수 있다(S41). 비휘발성 메모리 장치(100)는 노멀/히스토리 리드 커맨드에 응답하여 리드 동작을 수행하고, 그에 따른 읽혀진 데이터를 제어기(200)로 전송할 수 있다(S42).
이후에, 제어기(200)는 에러 정정 회로(230)에 의해 읽혀진 데이터에 대한 에러 정정 동작을 수행할 수 있다(S43). 에러가 없거나 에러가 정정 가능하다면, 읽혀진 데이터 혹은 정정된 데이터가 호스트로 전송될 수 있다(S44-1).
반면에, 에러 정정이 가능하지 않다면, 제어기(200)는 리드 리트라이 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다(S44-2). 비휘발성 메모리 장치(100)는 이러한 리드 리트라이 커맨드에 응답하여 OVS 센싱을 이용한 리드 동작을 수행하고, 읽혀진 데이터를 제어기(200)로 전송할 수 있다(S45).
이후에, 제어기(200)는 에러 정정 회로(230)에서 읽혀진 데이터에 대한 에러 정정 동작을 다시 수행할 수 있다(S46). 에러가 없거나 에러 정정 가능하다면, 읽혀진 데이터 혹은 정정된 데이터가 호스트로 전송될 수 있다(S47). 이후에, 제어기(200)는 리드 레벨 정보를 갖는 리드 리트라이 정보를 획득하기 위하여 특정 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다(S48). 비휘발성 메모리 장치(100)는 이러한 특정 커맨드에 응답하여 리드 리트라이 정보를 출력할 수 있다(S49). 이후에, 제어기(200)는 리드 리트라이 정보를 이용하여 히스토리 리드 레벨 테이블(HRT)을 최종적으로 업데이트할 수 있다(S50).
이후에, 호스트로부터 동일 어드레스(ADD)에 대한 리드 요청이 수신될 때(S51), 저장 장치(100)는 OVS 검출 정보(OVSDI)를 이용하여 최적의 리드 커맨드(SD/HD/LRE 리드 커맨드)를 비휘발성 메모리 장치(100)로 전송할 수 있다(S52).
한편, 본 발명의 실시 예에 따른 저장 장치는 방어코드 전용의 인공 프로세서를 구비할 수도 있다.
도 22는 본 발명의 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여는 도면이다. 도 22를 참조하면, 저장 장치(30)의 제어기(200a)는 도 1에 도시된 그것과 비교하여 적응형 방어코드 유닛을 실행하는 인공지능 프로세서(212)를 포함할 수 있다. 이러한 인공지능 프로세서(212)는 비휘발성 메모리 장치(100)의 신뢰성 관리하도록 머신 러닝을 진행할 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 C2C(chip to chip) 구조로 구현될 수 있다.
도 23은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다. 여기서 C2C 구조는 제 1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 페리퍼럴 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식일 수 있다. 실시 예에 있어서, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있다. 다른 실시 예에 있어서, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로 형성될 수도 있다.
비휘발성 메모리 장치(1000)의 페리퍼럴 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
페리퍼럴 회로 영역(PERI)은 제 1 기판(1210), 층간 절연층(1215), 제 1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제 1 메탈층(1230a, 1230b, 1230c), 제 1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제 2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 실시 예에 있어서, 제 1 메탈층(1230a, 1230b, 1230c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있다. 실시 예에 있어서, 제 2 메탈층(1240a, 1240b, 1240c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.
도 23에 도시된 바와 같이, 제 1 메탈층(1230a, 1230b, 1230c)과 제 2 메탈층(1240a, 1240b, 1240c)이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다. 제 2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제 2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제 2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리와 다른 비저항을 갖는 알루미늄 등으로 형성될 수도 있다.
실시 예에 있어서, 층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제 1 메탈층(1230a, 1230b, 1230c), 및 제 2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제 1 기판(1210) 상에 배치될 수 있다. 실시 예에 있어서, 층간 절연층(1215)은, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제 2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 실시 예에 있어서, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 추가로, 셀 영역(CELL)의 상부 본딩 메탈들(1371b, 1372b)은 제 1 메탈 패드들로 언급될 수 있고, 하부 본딩 메탈들(1271b, 1272b)은 제 2 메탈 패드들로 언급될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 실시 예에 있어서, 셀 영역(CELL)은 제 2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제 2 기판(1310) 상에는, 제 2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-338; 330)이 적층 될 수 있다. 실시 예에 있어서, 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 실시 예에 있어서, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제 2 기판(1310)의 상면에 수직하는 방향(Z-축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제 1 메탈층(1350c) 및 제 2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제 1 메탈층(1350c)은 비트라인 콘택일 수 있고, 제 2 메탈층(1360c)은 비트라인일 수 있다. 실시 예 있어서, 비트라인(1360c)은 제 2 기판(1310)의 상면에 평행한 제 1 방향(Y축 방향)을 따라 연장될 수 있다.
도 23에 도시된 바와 같이, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 실시 예에 있어서, 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 페리퍼럴 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(1360c)은 페리퍼럴 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결될 수 있다. 여기서 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다. 워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 1 방향에 수직하면서 제 2 기판(1310)의 상면에 평행한 제 2 방향(X축 방향)을 따라 연장될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)은 복수의 셀 콘택 플러그들(1341-1347; 1340)과 연결될 수 있다. 예를 들어, 워드라인들(1330)과 셀 콘택 플러그들(1340)은, 제 2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 실시 예에 있어서, 워드라인들(1330)에 연결되는 셀 콘택 플러그들(1340)의 상부에 제 1 메탈층(1350b)과 제 2 메탈층(1360b)이 차례로 연결될 수 있다. 실시 예에 있어서, 셀 콘택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 페리퍼럴 회로 영역(PERI)과 연결될 수 있다.
실시 예에 있어서, 셀 콘택 플러그들(1340)은 페리퍼럴 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 실시 예에 있어서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에 공통 소스 라인 콘택 플러그(1380)가 배치될 수 있다. 실시 예에 있어서, 공통 소스 라인 콘택 플러그(1380)는 금속, 금속 화합물, 혹은 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 콘택 플러그(1380)는 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(1380) 상부에 제 1 메탈층(1350a)과 제 2 메탈층(1360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 콘택 플러그(1380), 제 1 메탈층(1350a), 및 제 2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다. 제 2 메탈층(1360a)은 상부 메탈 비아(1371a)에 전기적으로 연결될 수 있다. 상부 메탈 비아(1371a)는 상부 메탈 패턴(1372a)에 전기적으로 연결될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 23을 참조하면, 제 1 기판(1210)의 하부에는 제 1 기판(1210)의 하면을 덮는 하부 절연막(1201)이 형성될 수 있다. 또한, 하부 절연막(1201) 상에 제 1 입출력 패드(1205)가 형성될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 제 1 입출력 콘택 플러그(1203)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 하부 절연막(1201)에 의해 제 1 기판(1210)과 분리될 수 있다. 또한, 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210) 사이에는 측면 절연막이 배치됨으로써 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210)을 전기적으로 분리할 수 있다.
도 23을 참조하면, 제 2 기판(1310)의 상부에 제 2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있다. 또한, 상부 절연막(1301) 상에 제 2 입출력 패드(1305)가 배치될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 제 2 입출력 콘택 플러그(1303), 하부 메탈 패턴(1272a), 및 하부 메탈 비아(1271a)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시 예에 있어서, 제 2 입출력 콘택 플러그(1303)가 배치되는 영역에 제 2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제 2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩 되지 않을 수 있다. 도 23을 참조하면, 제 2 입출력 콘택 플러그(1303)는 제 2 기판(1310)의 상면에 평행한 방향에서 제 2 기판(1310)과 분리될 수 있다. 또한, 제 2 입출력 콘택 플러그(1303)는 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제 2 입출력 패드(1305)에 연결될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 회로 소자(1220a)에 전기적으로 연결될 수 있다.
실시 예에 있어서, 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(1000)는 제 1 기판(1201)의 상부에 배치되는 제 1 입출력 패드(1205)만을 포함하거나, 혹은 제 2 기판(1301)의 상부에 배치되는 제 2 입출력 패드(1305)만을 포함할 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 장치(1000)는 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 페리퍼럴 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 페리퍼럴 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 페리퍼럴 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
본 발명의 실시 예에 따른 저장 장치 및 그것의 리드 방법은 Controller의 ECC decoder 및 방어 코드의 latency 감소시킬 수 있다.
본 발명의 실시 예에 따른 저장 장치 및 그것의 동작 방법은, NAND에서 read를 수행할 시 내부 골 찾기 알고리즘의 부가 정보를 저장하고 Controller에 전달할 수 있다. 실시 예에 있어서, 대응하는 부가 정보를 바탕으로 Controller는 ECC 및 방어코드 모드를 결정하고 NAND에 해당 정보를 feedback 할 수 있다.
실시 예에 있어서, NAND error가 많아져서 ECC fail이 발생한 이후, 최적의 recovery 방어코드로 곧바로 동작함으로써, 불필요한 recovery 방어코드 모드들이 생략됨으로써 전체 recovery latency 감소될 수 있다.
종래의 방어코드 기술은 Error의 수준 만을 예측하고 이를 기반으로 ECC 동작 모드를 결정하고 있다. 반면에 본 발명의 방어코드 기술은 NAND 내부 동작의 부가 정보를 이용하여 error의 수준 뿐 아니라 현재의 read level의 정확도를 추정함으로써, 추정된 정확도를 ECC 동작과 방어코드 운용에 이용할 수 있다. 종래의 방어코드 기술은 단순히 어떤 ECC 동작을 할지를 결정하지만, 본 발명의 방어코드 기술은 전체적인 recovery 방어코드 모드를 결정할 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장치 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10: 저장 장치
100: 비휘발성 메모리 장치
150: 제어 로직
155: OVS 회로
200: 제어기
211: 적응형 방어코드 유닛
220: 버퍼 메모리
230: ECC 회로
PDT: 제 3 테이블
OVST: 제 1 테이블
HRT: 제 2 테이블

Claims (20)

  1. 적어도 하나의 비휘발성 메모리 장치에 연결되고, 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 인터페이스 회로; 및
    복수의 에러 정정 디코딩 레벨들 중에서 어느 하나에 따라 상기 비휘발성 메모리 인터페이스 회로부터 수신된 코드워드에 대한 에러 정정 동작을 수행하는 에러 정정 회로를 포함하고,
    상기 비휘발성 메모리 인터페이스 회로는,
    상기 적어도 하나의 비휘발성 메모리 장치로부터 부가 정보를 수신하고, 상기 부가 정보를 이용하여 메모리 셀의 산포를 예측하는 에러 평가기; 및
    상기 예측된 산포에 따라 상기 복수의 에러 정정 디코딩 레벨들 중에서 어느 하나를 선택하는 에러 정정 스케쥴러를 포함하는 것을 특징으로 하는 제어기.
  2. 제 1 항에 있어서,
    상기 복수의 에러 정정 디코딩 레벨들은, 하드 디시젼 디코딩의 레벨, 2-비트 소프트 디시젼 디코딩의 레벨, 3-비트 소프트 디시젼 디코딩의 레벨을 포함하는 것을 특징으로 하는 제어기.
  3. 제 1 항에 있어서,
    상기 에러 정정 회로는 상기 선택된 에러 정정 디코딩 레벨을 저장하는 디코딩 모드 레지스터를 포함하는 제어기.
  4. 제 1 항에 있어서,
    상기 부가 정보는 상기 적어도 하나의 비휘발성 메모리 장치로부터 적어도 하나의 전용 핀을 통하여 전송되는 것을 특징으로 하는 제어기.
  5. 제 1 항에 있어서,
    상기 부가 정보는 OVS(On-chip Valley Search) 동작의 검출 정보를 포함하는 것을 특징으로 하는 제어기.
  6. 제 5 항에 있어서,
    상기 부가 정보는 상기 OVS 동작에 따른 골 높이값을 포함하는 것을 특징으로 하는 제어기.
  7. 제 6 항에 있어서,
    상기 골 높이값이 제 1 기준값 미만일 때, 상기 에러 정정 스케쥴러는 상기 복수의 에러 정정 디코딩 레벨들 중에서 하드 디시젼 디코딩 레벨을 선택하는 것을 특징으로 하는 제어기.
  8. 제 6 항에 있어서,
    상기 골 높이값이 제 1 기준값 이상이면서 제 2 기준값 미만일 때, 상기 에러 정정 스케쥴러는 상기 복수의 에러 정정 디코딩 레벨들 중에서 2-비트 소프트 디시젼 디코딩 레벨을 선택하고,
    상기 제 2 기준값은 상기 제 1 기준값보다 큰 것을 특징으로 하는 제어기.
  9. 제 6 항에 있어서,
    상기 골 높이값이 제 2 기준값 이상일 때, 상기 에러 정정 스케쥴러는 상기 복수의 에러 정정 디코딩 레벨들 중에서 3-비트 소프트 디시젼 디코딩 레벨을 선택하는 것을 특징으로 하는 제어기.
  10. 제 1 항에 있어서,
    상기 비휘발성 메모리 인터페이스 회로는 상기 예측된 산포에 따라 오토 리-리드(Auto Re-Read) 커맨드를 상기 적어도 하나의 비휘발성 메모리 장치로 전송하는 것을 특징으로 제어기.
  11. 제어기의 동작 방법에 있어서,
    적어도 하나의 비휘발성 메모리 장치로부터 적어도 하나의 핀을 통하여 부가 정보를 수신하는 단계;
    상기 부가 정보를 이용하여 복수의 에러 정정 디코딩 레벨들 중에서 어느 하나를 결정하는 단계; 및
    상기 결정된 에러 정정 디코딩 레벨을 이용하여 에러 정정 동작을 수행하는 단계를 포함하는 방법.
  12. 제 11 항에 있어서,
    OVS(On-chip Valley Search) 리드 커맨드를 상기 적어도 하나의 비휘발성 메모리 장치로 전송하는 단계; 및
    상기 적어도 하나의 비휘발성 메모리 장치로부터 상기 OVS 리드 커맨드에 따른 OVS 동작의 검출 정보를 수신하는 단계를 포함하고,
    상기 부가 정보는 검출 정보를 포함하고,
    상기 검출 정보는 최적골의 탐색 성공 여부 정보 혹은 상기 최적골의 골 높이값을 포함하는 것을 특징으로 하는 방법.
  13. 제 11 항에 있어서,
    특수 커맨드를 이용하여 상기 적어도 하나의 비휘발성 메모리 장치에 상기 검출 정보의 출력을 요청하는 단계를 더 포함하는 방법.
  14. 제 11 항에 있어서,
    상기 부가 정보를 이용하여 복수의 방어코드 플로우들 중에서 어느 하나를 선택하는 단계를 더 포함하는 방법.
  15. 제 11 항에 있어서,
    상기 부가 정보를 이용하여 적어도 하나의 방어코드에 관련된 리드 레벨을 변경하는 단계를 더 포함하는 방법.
  16. 비트라인들의 각각과 공통 소스 라인 사이에 적어도 2개의 스트링들을 포함하고, 상기 적어도 2개의 스트링들의 각각은 상기 비트라인들의 어느 하나와 상기 공통 소스 라인 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 트랜지스터를 포함하고, 상기 적어도 하나의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결된 게이트를 갖고, 상기 복수의 메모리 셀들의 각각은 대응하는 워드라인으로부터 워드라인 전압을 제공 받고, 상기 적어도 하나의 접지 트랜지스터는 접지 선택 라인에 연결된 게이트를 갖는 복수의 메모리 블록들; 및
    제 1 리드 커맨드에 응답하여 상기 복수의 메모리 블록들 중에서 선택된 어느 하나의 블록의 어느 하나의 워드라인에 연결된 메모리 셀들에 대하여 적어도 하나의 OVS(On-chip Valley Search) 리드 동작을 수행하고, 특수 커맨드에 응답하여 상기 적어도 하나의 OVS 리드 동작의 검출 정보를 외부의 장치로 출력하는 제어 로직을 포함하고,
    상기 검출 정보는 최적골의 탐색 성공 여부 정보 및 상기 최적골의 높이값을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 OVS 리드 동작은 제 1 OVS 리드 동작을 포함하고,
    상기 제 1 OVS 리드 동작에서 상기 최적골을 탐색하지 못하였을 때, 상기 제어 로직은 리드 레벨을 변경하여 제 2 OVS 리드 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제 16 항에 있어서,
    상기 적어도 하나의 OVS 리드 동작은 제 1 OVS 리드 동작을 포함하고,
    상기 제 1 OVS 리드 동작의 검출 케이스가 엣지 케이스일 때, 상기 제어 로직은 리드 레벨을 변경하여 제 2 OVS 리드 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제 16 항에 있어서,
    상기 제어 로직은 상기 검출 정보에 대응하는 제 2 리드 커맨드를 수신하고, 상기 제 2 리드 커맨드에 응답하여 하드 디시젼 리드 동작, 소프트 디시젼 리드 동작, 및 골 찾기 리드 동작 중에서 적어도 하나를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 2 리드 커맨드에 응답하여 출력되는 제 1 섹터 데이터와 제 2 섹터 데이터의 크기는 서로 다른 것을 특징으로 하는 비휘발성 메모리 장치.

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