KR20230001182A - 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 - Google Patents

비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명에 따른 비휘발성 메모리 장치는, 제 1 초기화 데이터를 저장하는 제 1 영역 및 서로 다른 제 2 초기화 데이터를 저장하는 제 2 영역들을 갖는 메타 영역, 사용자 데이터를 저장하는 사용자 영역, 상기 제 1 초기화 데이터를 저장하고, 상기 서로 다른 제 2 초기화 데이터 중에서 어느 하나를 전체 혹은 일부에 저장하는 초기화 레지스터 및 상기 초기화 레지스터에 저장된 초기화 데이터를 이용하여 리드 동작, 프로그램 동작, 혹은 이레이즈 동작을 수행하는 제어 로직을 포함할 수 있다.

Description

비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE, STORAGE DEVICE HAVING THE SAME, AND OPERATING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 포함하는 저장 장치, 및 그것의 동작 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치는, 제품 사양을 포함하는 초기화 정보를 저장하고, 전원이 인가되는 부팅 시에 초기화 정보를 읽어내고 있다. 비휘발성 메모리 장치는 클라이언트의 요구에 맞춰 동작 및 신뢰성 특성을 맞추기 위해서 설정 조건을 변경할 수 있다. 일반적으로, SET 레벨에서 IDR(Information Data Read)후 추가 조건을 설정함으로써, 이러한 설정 조건 변경이 이루어지고 있다. 하지만, 이러한 추가 설정은 추가 시간을 필요로 한다. 또한, 비휘발성 메모리 장치의 단품으로 사용자에게 제공될 경우, 새로운 정보 데이터는 웨이퍼 레벨에서부터 쓰여져야 하는데, 이 경우 물량 관리가 복잡해진다.
본 발명의 목적은 사용자에 의해 응용처를 쉽게 선택 가능한 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 제 1 초기화 데이터를 저장하는 제 1 영역 및 서로 다른 제 2 초기화 데이터를 저장하는 제 2 영역들을 갖는 메타 영역; 사용자 데이터를 저장하는 사용자 영역; 상기 제 1 초기화 데이터를 저장하고 상기 서로 다른 제 2 초기화 데이터 중에서 어느 하나를 전체 혹은 일부에 저장하는 초기화 레지스터; 및 제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써, 상기 초기화 레지스터에 저장된 초기화 데이터를 이용하여 리드 동작, 프로그램 동작, 혹은 이레이즈 동작을 수행하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 제어기를 갖는 저장 장치의 동작 방법은, 전원을 공급함으로써 파워-업 동작을 수행하는 단계; 상기 파워-업 동작에 따라 응용처를 선택하는 단계; 상기 응용처에 따라 초기화 데이터를 읽는 단계; 및 상기 읽혀진 초기화 데이터로 상기 비휘발성 메모리 장치의 레지스터를 설정하는 단계를 포함하고, 상기 응용처에 따라 초기화 데이터를 읽는 단계는, 상기 비휘발성 메모리 장치에서 코어 동작과 관련된 제 1 초기화 데이터를 읽는 단계; 및 상기 비휘발성 메모리 장치에서 상기 응용처에 따라 상기 코어 동작에 대응하는 제 2 초기화 데이터를 읽는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 갖는 메모리 셀 어레이; 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 어느 하나를 선택하는 로우 디코더; 상기 복수의 워드라인들 중에서 선택된 워드라인과 비선택 워드라인들에 대응하는 워드라인 전압들을 제공하는 전압 발생기;상기 복수의 비트라인들에 연결되고, 복수의 메모리 블록들 중에서 선택된 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들로부터 데이터를 읽는 페이지 버퍼들; 및 상기 로우 디코더, 상기 전압 발생기, 상기 페이지 버퍼들을 제어하는 제어 로직을 포함하고, 상기 복수의 메모리 블록들 중에서 적어도 하나는 제 1 초기화 데이터 저장하는 제 1 영역 및 서로 다른 제 2 초기화 데이터를 저장하는 제 2 영역들을 포함하고, 상기 제어 로직은, 초기화 동작 요청에 따라 상기 제 1 영역에 저장된 제 1 초기화 데이터 및 상기 제 2 영역들 중에서 어느 하나에 저장된 제 2 초기화 데이터를 읽고, 상기 제 1 초기화 데이터를 저장하고, 상기 제 2 초기화 데이터를 전체 혹은 일부에 저장하는 초기화 레지스터에 저장하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은, 초기화 요청을 수신하는 단계; 상기 초기화 요청에 따라 초기화 리드 동작을 수행하는 단계; 상기 초기화 리드 동작에 따른 제 1 및 제 2 초기화 데이터를 레지스터들에 저장하는 단계; 리드 커맨드, 프로그램 커맨드, 혹은 이레이즈 커맨드를 수신하는 단계; 및 상기 레지스터들에 저장된 상기 제 1 및 제 2 초기화 데이터를 이용하여 상기 수신된 커맨드에 따라 동작을 수행하는 단계를 포함하고, 상기 초기화 리드 동작은, 상기 제 1 초기화 데이터를 읽는 제 1 리드 동작과 상기 제 2 초기화 데이터를 읽는 제 2 리드 동작을 포함할 수 잇다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법은, 사용자 및 응용처에 따라 동작 관련 추가 정보를 선택함으로써, 사용 목적에 따라 간단하게 메모리의 동작 조건을 최적화 시킬 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 메모리 블록의 회로도를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 제어기(200)를 예시적으로 보여주는 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 초기화 데이터를 저장하는 메타 블록들에 대한 실시 예들을 예시적으로 보여주는 도면들이다.
도 6a 및 도 6b은 초기화 동작에서 초기화 데이터에 대한 스캔 방식에 대한 실시 예들을 예시적으로 보여주는 도면들이다.
도 7은 본 발명의 실시 예에 따른 초기화 데이터를 실시 예들을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 저장의 초기화 동작을 예시적으로 보여주는 흐름도이다.
도 9는 본 발명의 실시 예에 따른 저장 장치의 동작 방법을 예시적으로 보여주는 래더다이어그램이다.
도 10은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여는 도면이다.
도 11은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 동작 방법은, 사용자의 사용 목적(성능/신뢰성)에 따라 정보 데이터(Information Data)를 선택적으로 사용할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(NVM(s), 100) 및 제어기(CNTL, 200)를 포함할 수 있다.
적어도 하나의 비휘발성 메모리 장치(100)는 데이터를 저장하도록 구현될 수 있다. 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리, 노아 플래시 메모리(NOR flash memory), RRAM(Resistive Random Access Memory), PRAM(Phase-Change Memory), MRAM(Magnetoresistive Random Access Memory), FRAM(Ferroelectric Random Access Memory), STT-RAM(Spin Transfer Torque Random Access Memory) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
또한, 비휘발성 메모리 장치(100)는 메타 데이터를 저장하는 메타 영역(111) 및 사용자 데이터를 저장하는 사용자 영역(112)을 포함할 수 있다. 메타 영역(111) 및 사용자 영역(122)의 각각은 복수의 메모리 블록들을 포함하도록 구현될 수 있다. 복수의 메모리 블록들의 각각은, 복수의 페이지들을 포함할 수 있다. 복수의 페이지들의 각각은, 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들의 각각은 적어도 하나의 비트를 저장할 수 있다. 실시 예에 있어서, 메타 영역(111)의 메모리 셀은 SLC(Single Level Cell)로 구현될 수 있다. 실시 예에 있어서, 사용자 영역(112)의 메모리 셀은 MLC(Multi-Level Cell), TLC(Triple Level Cell), QLC(Quad Level Cell), PLC(Penta Level Cell), HLC(Hexa Level Cell) 중 어느 하나로 구현될 수 있다. 한편, 본 발명의 메모리 셀이 SLC, MLC, TLC, QLC, PLC, HLC에 제한되지 않는다고 이해되어야 할 것이다.
메타 영역(111)은 초기화 데이터를 저장할 수 있다. 여기서 초기화 데이터는 비휘발성 메모리 장치(100)의 제품 사양을 지시하는 정보를 포함할 수 있다. 예를 들어, 초기화 데이터는 비휘발성 메모리 장치(100)의 동작 옵션들, 기능들, 특성들, 및 동작 모드에 관련된 정보를 포함할 수 있다. 실시 예에 있어서, 초기화 데이터는 페이지, 메모리 블록, 혹은 매트(MAT)에 저장될 수 있다.
초기화 데이터는 제 1 초기화 데이터(IDR_FST) 및 제 2 초기화 데이터(IDR_SCD1, ?? IDR_SCDk, k는 2 이상의 정수)를 포함할 수 있다.
제 1 초기화 데이터(IDR_FST)는 사용자에 무관하게 공동으로 제공하는 제 1 초기화 데이터를 포함할 수 있다. 제 1 초기화 데이터는 비휘발성 메모리 장치(100)의 동작의 성능 관련 파라미터를 지시하는 정보를 포함할 수 있다.
제 2 초기화 데이터(IDR_SCD1, ?? IDR_SCDK)는 사용자에 의해 선택 가능한 제 2 초기화 데이터를 포함할 수 있다. 제 2 초기화 데이터는 비휘발성 메모리 장치(100)의 동작의 신뢰성 관련 파라미터를 지시하는 정보를 포함할 수 있다.
초기화 레지스터(101)는 제 1 초기화 데이터(IDR_FST)를 저장할 수 있다. 초기화 레지스터(101)의 전체 혹은 일부는 제 2 초기화 데이터(IDR_SCD)를 저장할 수 있다. 여기서 제 2 초기화 데이터(IDR_SCD)는 초기화 동작에서 선택된 제 2 초기화 데이터일 수 있다.
제어 로직(150)은 제어기(CNTL; 200)로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드에 대응하는 메모리의 기본적인 동작(프로그램 동작, 리드 동작, 이레이즈 동작 등)을 어드레스에 대응하는 메모리 셀들에 수행하도록 구현될 수 있다. 여기서 동작은 레지스터들(101, 102)에 저장된 데이터를 참조하여 수행될 수 있다.
제어기(CNTL; 200)는 제어 신호들(예를 들어, CLE, ALE, CE(s), WE, RE, 등)을 전송하는 복수의 제어 핀들을 통하여 적어도 하나의 비휘발성 메모리 장치(100)에 연결될 수 있다. 또한, 제어 신호들(CLE, ALE, CE(s), WE, RE 등)을 이용하여 비휘발성 메모리 장치(100)를 제어하도록 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)는 CLE(command latch enable) 신호 및 ALE(address latch enable) 신호에 따라 WE(write enable) 신호의 엣지에서 커맨드(CMD) 혹은 어드레스(ADD)를 래치 함으로써, 프로그램 동작/리드 동작/이레이즈 동작을 수행할 수 있다.
또한, 제어기(200)는 적어도 하나의 프로세서(Central Processing Unit, CPU)(s); 210), 버퍼 메모리(220) 및 에러 정정 회로(230)를 포함할 수 있다.
프로세서(210)는 저장 장치(10)의 전반적인 동작을 제어하도록 구현될 수 있다. 프로세서(210)는 캐시/버퍼 관리, 펌웨어 관리, 가비지 컬렉션 관리, 웨어 레벨링 관리, 데이터 중복 제거 관리, 리드 리프레쉬/리클레임 관리, 배드 블록 관리, 멀티-스트림 관리, 호스트 데이터와 비휘발성 메모리의 맵핑 관리, QoS(Quality of Service) 관리, 시스템 리소스 할당 관리, 비휘발성 메모리 큐(queue) 관리, 리드 레벨 관리, 이레이즈/프로그램 관리, 핫/콜드 데이터 관리, 전력 손실 보호 관리, 동적 열관리, 초기화 관리, RAID(Redundant Array of Inexpensive Disk) 관리 등과 같은 다양한 관리 동작들을 수행할 수 있다.
특히, 프로세서(210)는 초기화 유닛(201)을 구동하도록 구현될 수 있다. 실시 예에 있어서, 초기화 유닛(201)은 펌웨어/소프트웨어적으로 구현될 수 있다.
초기화 유닛(201)은 비휘발성 메모리 장치(100)의 초기화 동작을 제어할 수 있다. 실시 예에 있어서, 초기화 유닛(201)은 파워-온 될 때 초기화 동작을 위한 초기화 데이터 리드 커맨드(IDR CMD)를 발행할 수 있다. 초기화 데이터 리드 커맨드(IDR CMD)와 함께 제 1 초기화 데이터(IDR_FST) 및 제 2 초기화 데이터(IDR_SCD)를 지시하는 어드레스들이 함께 전송될 수 있다. 예를 들어, 제 1 초기화 데이터(IDR_FST)을 읽기 위한 제 1 어드레스 및 제 2 초기화 데이터(IDR_SCD)를 읽기 위한 제 2 어드레스가 전송될 수 있다.
버퍼 메모리(230)는 휘발성 메모리(예를 들어, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등) 혹은 비휘발성 메모리 (플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등)로 구현될 수 있다.
ECC 회로(230)는 프로그램 동작시 에러 정정 코드(error correction code)를 생성하고, 리드 동작시 에러 정정 코드를 이용하여 데이터(DATA)의 복구하도록 구현될 수 있다. 즉, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 수신된 데이터(DATA)의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(error correction code; ECC)를 생성할 수 있다. ECC 회로(230)는 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행함으로써, 패리티(parity) 비트가 부가된 데이터(DATA)를 형성할 수 있다. 패리티 비트는 비휘발성 메모리 장치(100)에 저장될 수 있다.
또한, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 출력된 데이터(DATA)에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. ECC 회로(230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다. 한편, 에러 정정 회로(230)에서 에러 정정이 불가능할 때, 리드 리트라이(read retry) 동작이 수행될 수 있다.
일반적으로, 클라이언트의 요구에 맞춰 동작 및 신뢰성 특성을 맞추기 위하여 비휘발성 메모리 장치의 설정 조건을 변경이 필요하다. 일반적인 저장 장치는, 초기화 데이터를 읽은 후에 필요할 때 사용자가 이-퓨즈를 추가함으로써 비휘발성 메모리 장치의 동작에 필요한 초기화 조건을 설정하고 있다. 이러한 추가 설정 방식은 초기화 설정을 위한 추가 시간을 필요로 한다. 또한, 이러한 추가 설정이 웨이퍼 레벨에서 수행하기 때문에 비휘발성 메모리 장치를 관리가 복잡해질 수 있다.
반면에, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 초기화 동작에서 사용자의 목적 혹은 응용처에 따라 제 2 초기화 데이터(IDR_SCD)를 선택함으로써, 추가적인 설정에 별도의 시간을 필요치 않으며, 또한 셋(SET) 레벨에서 추가적인 설정을 할 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는, 초기화 동작시 초기화 데이터의 조합(IDR_FST, IDR_SCD)을 선택 가능케 함으로써, 고객 맞춤형 비휘발성 메모리 장치(100)를 제공할 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는, 초기화 레지스터(101), 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼 회로(140), 제어 로직(150), 전압 발생기(160), 및 셀 카운터(170)를 포함할 수 있다.
초기화 레지스터(101)는 초기화 동작에서 제 1 초기화 데이터(IDR_FST, 제 1 초기화 데이터)를 저장할 수 있다.또한, 초기화 레지스터(101)의 전체 혹은 일부에 초기화 동작에서 제 2 초기화 데이터(IDR_SCD, 제 2 초기화 데이터)가 저장될 수 있다.
메모리 셀 어레이(110)는 워드라인들(WLs) 혹은 선택 라인들(SSL, GSL)을 통해 로우 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트라인들(BLs)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링들의 각각의 채널은 수직 혹은 수평 방향으로 형성될 수 있다. 셀 스트링들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 여기서, 복수의 메모리 셀들은 비트라인(BLs)이나, 워드라인(WLs)으로 제공되는 전압에 의해서 프로그램 되거나, 이레이즈 되거나, 읽혀질 수 있다. 일반적으로, 프로그램 동작은 페이지 단위로 수행되고, 이레이즈 동작은 블록단위로 수행되고 있다. 메모리 셀에 대한 자세한 것은, 미국 등록 특허 US 7,679,133, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 9,536,970에 설명될 것이다. 실시 예에 있어서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 방향 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
로우 디코더(120)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수) 중 어느 하나를 선택하도록 구현될 수 있다. 로우 디코더(120)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드라인에 동작 모드에 대응하는 워드라인 전압(VWL)을 전달할 수 있다. 프로그램 동작시 로우 디코더(120)는 선택 워드라인에 프로그램 전압과 검증 전압을 인가하고, 비선택 워드라인에 패스 전압을 인가할 수 있다. 리드 동작시 로우 디코더(120)는 선택 워드라인에 리드 전압을 인가하고, 비선택 워드라인에 리드 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 쓰기 드라이버로 혹은 감지 증폭기로 동작하도록 구현될 수 있다. 프로그램 동작시, 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)의 비트라인들로 프로그램 될 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 리드 동작 혹은 검증 리드 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트라인(BL)을 통해서 감지할 수 있다. 페이지 버퍼 회로(130)에 포함되는 복수의 페이지 버퍼들(PB1 ~ PBn, n은 2 이상의 정수)의 각각은 적어도 하나의 비트라인에 연결될 수 있다.
복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은, OVS 동작을 수행하기 위한 센싱 및 래치를 수행하도록 구현될 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 선택된 메모리 셀들에 저장된 어느 하나의 상태를 식별하기 위해 복수의 센싱 동작을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 복수의 센싱 동작을 통해서 센싱된 데이터를 각각 저장한 후에, 제어 로직(150)의 제어 아래에서 어느 하나의 데이터를 선택할 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 어느 하나의 상태를 식별하기 위하여 복수회의 센싱을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 센싱된 복수의 데이터 중에서 최적의 데이터를 선택 혹은 출력할 수 있다.
입출력 버퍼 회로(140)는 외부에서 제공되는 데이터를 페이지 버퍼 회로(130)로 제공한다. 입출력 버퍼 회로(140)는 외부에서 제공되는 커맨드(CMD)는 제어 로직(150)에 제공할 수 있다. 입출력 버퍼 회로(140)는 외부에서 제공된 어드레스(ADD)를 제어 로직(150)이나 로우 디코더(120)에 제공할 수 있다. 더불어, 입출력 버퍼 회로(140)는 페이지 버퍼 회로(130)에 의해서 센싱 및 래치된 데이터를 외부로 출력할 수 있다.
제어 로직(150)은 외부(제어기(200), 도 1 참조)로부터 전달되는 커맨드(CMD)에 응답하여 로우 디코더(120) 및 페이지 버퍼 회로(130)를 제어하도록 구현될 수 있다.
또한, 제어 로직(150)은 제어기(200)의 제어에 따라 제 1 백그라운드 동작(151) 혹은 제 2 백그라운드 동작(152)을 수행하고, 제 1 백그라운드 동작(151) 및 제 2 백그라운드 동작(152)의 동작에 따른 헬스 정보를 제어기(200)로 출력하도록 구현될 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드라인들로 인가될 다양한 종류의 워드라인 전압들, 메모리 셀들이 형성된 벌크(예를 들어, 웰 영역)로 공급될 웰 전압을 생성하도록 구현될 수 있다. 각각의 워드라인들로 인가되는 워드라인 전압들은, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압들 등을 포함할 수 있다.
셀 카운터(170)는 페이지 버퍼 회로(130)에 센싱된 데이터로부터 특정 문턱 전압 범위에 해당하는 메모리 셀들을 카운트하도록 구현될 수 있다. 예를 들어, 셀 카운터(170)는 복수의 페이지 버퍼들(PB1 ~ PBn) 각각에 센싱된 데이터를 처리함으로써, 특정 문턱 전압 범위의 문턱 전압을 갖는 메모리 셀들의 수를 카운트할 수 있다.
도 3은 본 발명의 실시 예에 메모리 블록(BLKi, i는 2 이상의 정수)의 회로도를 예시적으로 보여주는 도면이다. 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11 ~ NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11 ~ NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ... , MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11 ~ NS33) 각각이 8 개의 메모리 셀들(MC1, MC2, ... , MC8)을 포함하는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ... , MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ... , GTL8)은 워드라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ... , GTL8)의 일부는 더미 워드라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 8 개의 게이트 라인(GTL1, GTL2, ... , GTL8) 및 3 개의 비트라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
도 4는 본 발명의 실시 예에 따른 제어기(200)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제어기(200)는 호스트 인터페이스(201), 메모리 인터페이스(202), 적어도 하나의 CPU(210), 버퍼 메모리(220), 에러 정정 회로(230), 플래시 변환 계층 매니저(240), 패킷 매니저(250), 및 암호 장치(260)를 포함할 수 있다.
호스트 인터페이스(201)는 호스트와 패킷을 송수신하도록 구현될 수 있다. 호스트로부터 호스트 인터페이스(201)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(100)에 쓰여질 데이터를 포함할 수 있다. 호스트 인터페이스(201)로부터 호스트로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(100)로부터 읽혀진 데이터를 포함할 수 있다. 메모리 인터페이스(202)는 비휘발성 메모리(100)에 쓰여질 데이터를 비휘발성 메모리(100)로 송신하거나, 비휘발성 메모리(100)로부터 읽혀진 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(202)는 JDEC Toggle 혹은 ONFI와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층 매니저(240)는 어드레스 맵핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 맵핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(100) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(100) 내의 블록들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 이레이즈 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 이레이즈(erase)하는 방식을 통해 비휘발성 메모리(100) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(250)는 호스트와 협의된 인터페이스의 프로토콜에 따른 패킷을 생성하거나, 호스트로부터 수신된 패킷으로부터 각종 정보를 파싱(phasing) 할 수 있다. 또한, 버퍼 메모리(216)는 비휘발성 메모리(100)에 기록될 데이터 혹은 비휘발성 메모리(100)로부터 읽혀진 데이터를 임시로 저장할 수 있다. 실시 예에 있어서, 버퍼 메모리(220)는 제어기(200) 내에 구비되는 구성일 수 있다. 다른 실시 예에 있어서, 버퍼 메모리(220)는 제어기(200)의 외부에 배치될 수도 있다.
암호 장치(260)는, 저장 제어기(210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중에서 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다. 암호 장치(260)는 AES(advanced encryption standard) 알고리즘을 이용하여 데이터의 암호화 및 복호화를 수행할 수 있다. 암호 장치(260)는 암호화 모듈 및 복호화 모듈을 포함할 수 있다.
한편, 제 1 초기화 데이터(IDR_FST, 제 1 초기화 데이터)는 비휘발성 메모리 장치(100)의 동작을 수행하기 위한 코어 조건을 포함하고, 제 2 초기화 데이터(IDR_SCD, 제 2 초기화 데이터)는 코어 조건에 대응하는 추가 조건을 포함할 수 있다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 초기화 데이터를 저장하는 메타 블록들에 대한 실시 예들을 예시적으로 보여주는 도면들이다.
도 5a을 참조하면, 비휘발성 메모리 장치(100)에 대하여 4개 동작 세트(A, B, C, D)가 도시되고 있다. 제 1 및 제 2 동작 세트(A, B)는 제 1 메타 블록(111-1)에 저장되고, 제 3 및 제 4 동작 세트(C, D)는 제 2 메타 블록(111-2)에 저장될 수 있다. 하지만, 본 발명의 동작 세트와 메타 블록의 저장 관계는 여기에 제한되지 않는다고 이해되어야 할 것이다.
제 1 메타 블록(111-1)은 제 1 동작 세트(A)의 코어 조건을 저장하는 페이지(111-1-1) 및 제 1 동작 세트(A)의 추가 조건을 저장하는 페이지(111-1-3)를 포함할 수 있다. 또한, 제 1 메타 블록(111-1)은 제 2 동작 세트(B)의 코어 조건을 저장하는 페이지(111-1-2) 및 제 2 동작 세트(B)의 추가 조건을 저장하는 페이지(111-1-4)를 포함할 수 있다.
제 2 메타 블록(111-2)은 제 3 동작 세트(C)의 코어 조건을 저장하는 페이지(111-2-1) 및 제 3 동작 세트(C)의 추가 조건을 저장하는 페이지(111-2-3)를 포함할 수 있다. 또한, 제 2 메타 블록(111-2)은 제 4 동작 세트(D)의 코어 조건을 저장하는 페이지(111-2-2) 및 제 4 동작 세트(D)의 추가 조건을 저장하는 페이지(111-2-4)를 포함할 수 있다.
도 5b을 참조하면, 비휘발성 메모리 장치(100)에 대하여 2개 동작 세트(A, B)가 도시되고 있다. 제 1 및 제 2 동작 세트(A, B)는 메타 블록들(111-1a, 111-2a)에 동일하게 저장될 수 있다. 하지만, 본 발명의 동작 세트와 메타 블록의 저장 관계는 여기에 제한되지 않는다고 이해되어야 할 것이다.
메타 블록(111-1a)은 제 1 동작 세트(A)의 코어 조건을 저장하는 페이지(111-1-1), 제 1 동작 세트(A)의 추가 조건을 저장하는 페이지(111-1-3), 제 2 동작 세트(B)의 코어 조건을 저장하는 페이지(111-1-2) 및 제 2 동작 세트(B)의 추가 조건을 저장하는 페이지(111-1-4)를 포함할 수 있다.
메타 블록(111-2a)은 제 1 동작 세트(A)의 코어 조건을 저장하는 페이지(111-1-1a), 제 1 동작 세트(A)의 추가 조건을 저장하는 페이지(111-1-3a), 제 2 동작 세트(B)의 코어 조건을 저장하는 페이지(111-1-2a) 및 제 2 동작 세트(B)의 추가 조건을 저장하는 페이지(111-1-4a)를 포함할 수 있다.
한편, 도 5a 및 도 5b에 도시된 코어 조건과 추가 조건은 각각 서로 다른 페이지에 저장되고 있지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명은 코어 조건과 대응하는 추가 조건이 동일한 페이지에 저장될 수 있다.
한편, 도 5a 및 도 5b에서 코어 조건/추가 조건이 각 페이지에 저장되고 있지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 코어 조건/추가 조건은 서로 다른 어드레스에 의해 접근 가능한 서로 다른 종류의 영역들에 저장될 수 있다고 이해되어야 할 것이다.
도 6a 및 도 6b은 초기화 동작에서 초기화 데이터에 대한 스캔 방식에 대한 실시 예들을 예시적으로 보여주는 도면들이다.
도 6a를 참조하면, 초기화 동작에서 제 1 초기화 데이터 영역(111a)의 전체 영역이 스캔되고, 제 2 초기화 데이터 영역(111b)의 일부 영역이 스캔될 수 있다. 여기서 제 2 초기화 데이터 영역(111b)은 사용자에 의해 선택된 영역일 수 있다.
실시 예에 있어서, 비휘발성 메모리 장치(100)는 제 1 초기화 데이터 영역(111a)과 제 2 초기화 데이터 영역(111b)을 읽기 위한 서로 다른 리드 커맨드 및 어드레스를 수신할 수 있다.
한편, 도 6b에 도시된 바와 같이, 초기화 동작에서 제 2 초기화 데이터 영역(111b)의 전체 영역이 스캔 될 수도 있다. 이때, 비휘발성 메모리 장치는 스캔된 전체 영역 중에서 일부 영역을 제 2 초기화 데이터(IDR_SCD)로 선택할 수 있다.
일반적으로, 초기화 동작은 메타 영역에 저장된 초기화 데이터를 읽는 초기화 리드 동작, 초기화 리드 동작에 따라 페이지 버퍼 회로에 저장된 초기화 데이터의 유효성을 검증한 후에 버퍼에 저장하는 덤프-다운(dump-down) 동작, 버퍼에 저장된 초기화 데이터에 근거하여 비휘발성 메모리 장치의 동작을 위한 조건들을 레지스터에 설정하는 후속 과정을 포함하고 있다. 예를 들어, 이러한 후속 과정들은 동작 전압들의 레벨 설정, 불량 컬럼의 버퍼를 패스/페일 동작에서 제외시키는 "WORscan" 등을 포함할 수 있다. 실시 예에 있어서, 초기화 리드 동작에서 일반적인 리드 동작과 다르게 리드 레벨을 조정할 수 있다. 초기화 리드 동작에서 리드 레벨 변경에 관련된 자세한 것은, 이 출원의 참고문헌으로 결합된 US 2021-0094588에서 설명될 것이다.
한편, 초기화 동작에서 초기화 데이터의 스캔 방식은 도 6a 및 도6b에 제한되지 않는다고 이해되어야 할 것이다.
도 7은 본 발명의 실시 예에 따른 초기화 데이터를 실시 예들을 예시적으로 보여주는 도면이다. 도 7를 참조하면, 제 1 초기화 데이터(IDR_FST)는 비휘발성 메모리 장치(100)에 관련된 성능 파라미터들을 포함하고, 제 2 초기화 데이터(IDR_SCD)는 비휘발성 메모리 장치(100)에 관련된 신뢰성 파라미터들을 포함할 수 있다.
실시 예에 있어서, 성능 파라미터들은 리드 시간(tR), 프로그램 시간(tPROG), 이레이즈 시간(tERS) 등을 포함할 수 있다. 실시 예에 있어서, 신뢰성 파라미터들은 리텐션(retention) 관련 파라미터, 내구성(endurance) 관련 파라미터, ISPP(Incremental Step Pulse Program)의 스텝 펄스의 폭과 레벨, 리커버리 전압, 검증 방식, 검증 타겟 상태의 개수, 등을 포함할 수 있다. 한편, 본 발명의 성능 파라미터 및 신뢰성 파라미터가 여기에 제한되지 않는다고 이해되어야 할 것이다.
도 8은 본 발명의 실시 예에 따른 저장의 초기화 동작을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 8을 참조하면, 본 발명의 실시 예에 따른 저장 장치(10)의 초기화 동작은 다음과 같이 진행될 수 있다.
전원이 공급됨에 따라 파워-업 동작이 수행될 수 있다(S110). 이 때, 제어기(200)에서 응용처가 선택될 수 있다(S120). 선택된 응용처에 따른 초기화 커맨드(IDR CMD) 및 어드레스가 비휘발성 메모리 장치(100)로 전송될 수 있다. 비휘발성 메모리 장치(100)는 응용처에 따른 초기화 데이터에 대한 리드 동작을 수행할 수 있다(S130). 이때 초기화 데이터는 제 1 초기화 데이터(IDR_FST) 및 제 2 초기화 데이터(IDR_SCD)를 포함할 수 있다. 제 1 초기화 데이터(IDR_FST) 및 제 2 초기화 데이터(IDR_SCD)는 대응하는 레지스터들(101, 102)에 저장될 수 있다. 이로써, 비휘발성 메모리 장치(100)의 초기화 데이터가 설정될 수 있다(S140).
도 9는 본 발명의 실시 예에 따른 저장 장치의 동작 방법을 예시적으로 보여주는 래더다이어그램이다. 도 1 내지 도 9를 참조하면, 저장 장치(10)의 동작 방법은 다음과 같이 진행될 수 있다.
호스트는 저장 장치(10)의 제어기(CNTL) 파워-업 요청을 할 수 있다(S10). 여기서 파워-업 요청은 전원 공급에 따라 곧바로 진행되거나, 호스트의 별도의 커맨드에 따라 요청될 수 있다. 제어기(CNTL)는 파워-업 요청에 따라 비휘발성 메모리 장치(NVM)의 응용처를 선택할 수 있다(S11). 이후, 제어기(CNTL)는 선택된 응용처에 따른 초기화 데이터(IDR)에 대한 리드 요청(초기화 리드 요청)을 전송할 수 있다(S13). 이러한 초기화 리드 요청은 리드 커맨드 및 대응하는 어드레스를 포함할 수 있다. 이때 어드레스는 선택된 응용처에 대응하는 제 1 초기화 데이터(IDR_FST)를 읽기 위한 제 1 어드레스와 선택된 응용처에 대응하는 제 2 초기화 데이터(IDR_SCD)를 읽기 위한 제 2 어드레스를 포함할 수 있다. 실시 예에 있어서, 이러한 초기화 리드 요청은, 파워-업 동작, 혹은 성능/신뢰성 향상을 위한 동작에 따라 임의로 비휘발성 메모리 장치(NVM)에 전송될 수 있다.
비휘발성 메모리 장치(NVM)는 초기화 데이터에 대한 리드 요청에 응답하여 초기화 리드 동작을 수행할 수 있다(S14). 여기서 초기화 리드 동작은, 제 1 초기화 데이터를 읽는 제 1 리드 동작과 제 2 초기화 데이터를 읽는 제 2 리드 동작을 포함할 수 있다. 실시 예에 있어서, 제 1 리드 동작과 제 2 리드 동작은 하나의 초기화 리드 커맨드에 응답하여 수행될 수 있다. 실시 예에 있어서, 제 1 리드 동작과 제 2 리드 동작은 서로 다른 초기화 리드 커맨드에 응답하여 수행될 수 있다. 실시 예에 있어서, 제 1 초기화 데이터와 제 2 초기화 데이터는 서로 다른 어드레스에 의해 접근되는 영역들에 저장될 수 있다.
초기화 리드 동작에 의거하여 제 1 초기화 데이터(IDR_FST) 및 제 2 초기화 데이터(IDR_SCD)가 메타 블록에서 읽혀질 수 있다. 이후에, 비휘발성 메모리 장치(NVM)는 초기화 데이터(IDR_FST, IDR_SCD)을 레지스터들(101, 102, 도 1 참조)에 저장할 수 있다.
이후에 호스트는 저장 장치(10)에 동작 요청(읽기/쓰기/삭제 요청)을 전송할 수 있다(S16). 제어기(CNTL)는 동작 요청에 대응하는 리드/프로그램/이레이즈 커맨드를 비휘발성 메모리 장치(NVM)에 전송할 수 있다(S17). 비휘발성 메모리 장치(NVM)는 초기화 레지스터들(101, 102)에 저장된 초기화 데이터를 이용하여 수신된 커맨드에 대응하는 동작을 수행할 수 있다(S18).
한편, 본 발명의 실시 예에 따른 저장 장치는 초기화 설정 전용의 인공 프로세서를 구비할 수도 있다.
도 10은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여는 도면이다. 도 10을 참조하면, 저장 장치(20)의 제어기(200a)는 도 1에 도시된 그것과 비교하여 초기화 동작을 제어하는 인공지능 프로세서(215)를 포함할 수 있다. 이러한 인공지능 프로세서(215)는 도 1 내지 도 9에 설명된 초기화 동작을 관리하도록 구현될 수 있다. 비휘발성 메모리 장치(100a)는 인공지능 프로세서(215)의 제어에 따라 초기화 데이터(IDR_FST, IDR_SCD)을 설정할 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 C2C(chip to chip) 구조로 구현될 수 있다.
도 11은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다. 여기서 C2C 구조는 제 1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 페리퍼럴 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식일 수 있다. 실시 예에 있어서, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있다. 다른 실시 예에 있어서, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로 형성될 수도 있다.
비휘발성 메모리 장치(1000)의 페리퍼럴 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
페리퍼럴 회로 영역(PERI)은 제 1 기판(1210), 층간 절연층(1215), 제 1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제 1 메탈층(1230a, 1230b, 1230c), 제 1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제 2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 실시 예에 있어서, 제 1 메탈층(1230a, 1230b, 1230c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있다. 실시 예에 있어서, 제 2 메탈층(1240a, 1240b, 1240c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.
도 11에 도시된 바와 같이, 제 1 메탈층(1230a, 1230b, 1230c)과 제 2 메탈층(1240a, 1240b, 1240c)이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다. 제 2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제 2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제 2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리와 다른 비저항을 갖는 알루미늄 등으로 형성될 수도 있다.
실시 예에 있어서, 층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제 1 메탈층(1230a, 1230b, 1230c), 및 제 2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제 1 기판(1210) 상에 배치될 수 있다. 실시 예에 있어서, 층간 절연층(1215)은, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제 2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 실시 예에 있어서, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 추가로, 셀 영역(CELL)의 상부 본딩 메탈들(1371b, 1372b)은 제 1 메탈 패드들로 언급될 수 있고, 하부 본딩 메탈들(1271b, 1272b)은 제 2 메탈 패드들로 언급될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 실시 예에 있어서, 셀 영역(CELL)은 제 2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제 2 기판(1310) 상에는, 제 2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-1338; 1330)이 적층 될 수 있다. 실시 예에 있어서, 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 실시 예에 있어서, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제 2 기판(1310)의 상면에 수직하는 방향(Z-축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제 1 메탈층(1350c) 및 제 2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제 1 메탈층(1350c)은 비트라인 콘택일 수 있고, 제 2 메탈층(1360c)은 비트라인일 수 있다. 실시 예 있어서, 비트라인(1360c)은 제 2 기판(1310)의 상면에 평행한 제 1 방향(Y축 방향)을 따라 연장될 수 있다.
도 11에 도시된 바와 같이, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 실시 예에 있어서, 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 페리퍼럴 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(1360c)은 페리퍼럴 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결될 수 있다. 여기서 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다. 워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 1 방향에 수직하면서 제 2 기판(1310)의 상면에 평행한 제 2 방향(X축 방향)을 따라 연장될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)은 복수의 셀 콘택 플러그들(1341-1347; 1340)과 연결될 수 있다. 예를 들어, 워드라인들(1330)과 셀 콘택 플러그들(1340)은, 제 2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 실시 예에 있어서, 워드라인들(1330)에 연결되는 셀 콘택 플러그들(1340)의 상부에 제 1 메탈층(1350b)과 제 2 메탈층(1360b)이 차례로 연결될 수 있다. 실시 예에 있어서, 셀 콘택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 페리퍼럴 회로 영역(PERI)과 연결될 수 있다.
실시 예에 있어서, 셀 콘택 플러그들(1340)은 페리퍼럴 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 실시 예에 있어서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에 공통 소스 라인 콘택 플러그(1380)가 배치될 수 있다. 실시 예에 있어서, 공통 소스 라인 콘택 플러그(1380)는 금속, 금속 화합물, 혹은 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 콘택 플러그(1380)는 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(1380) 상부에 제 1 메탈층(1350a)과 제 2 메탈층(1360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 콘택 플러그(1380), 제 1 메탈층(1350a), 및 제 2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다. 제 2 메탈층(1360a)은 상부 메탈 비아(1371a)에 전기적으로 연결될 수 있다. 상부 메탈 비아(1371a)는 상부 메탈 패턴(1372a)에 전기적으로 연결될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 11을 참조하면, 제 1 기판(1210)의 하부에는 제 1 기판(1210)의 하면을 덮는 하부 절연막(1201)이 형성될 수 있다. 또한, 하부 절연막(1201) 상에 제 1 입출력 패드(1205)가 형성될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 제 1 입출력 콘택 플러그(1203)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 하부 절연막(1201)에 의해 제 1 기판(1210)과 분리될 수 있다. 또한, 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210) 사이에는 측면 절연막이 배치됨으로써 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210)을 전기적으로 분리할 수 있다.
도 11을 참조하면, 제 2 기판(1310)의 상부에 제 2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있다. 또한, 상부 절연막(1301) 상에 제 2 입출력 패드(1305)가 배치될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 제 2 입출력 콘택 플러그(1303), 하부 메탈 패턴(1272a), 및 하부 메탈 비아(1271a)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시 예에 있어서, 제 2 입출력 콘택 플러그(1303)가 배치되는 영역에 제 2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제 2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩 되지 않을 수 있다. 도 11을 참조하면, 제 2 입출력 콘택 플러그(1303)는 제 2 기판(1310)의 상면에 평행한 방향에서 제 2 기판(1310)과 분리될 수 있다. 또한, 제 2 입출력 콘택 플러그(1303)는 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제 2 입출력 패드(1305)에 연결될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 회로 소자(1220a)에 전기적으로 연결될 수 있다.
실시 예에 있어서, 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(1000)는 제 1 기판(1201)의 상부에 배치되는 제 1 입출력 패드(1205)만을 포함하거나, 혹은 제 2 기판(1301)의 상부에 배치되는 제 2 입출력 패드(1305)만을 포함할 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 장치(1000)는 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 페리퍼럴 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 사용자의 사용 목적에 맞는 정보 데이터(Information Data)를 선택적으로 사용할 수 있다. 실시 예에 있어서, 비휘발성 메모리 장치의 정해진 Page/Block/MAT에 한가지 이상의 정보 데이터가 쓰여져 있다. 이러한 정보 데이터를 상황에 맞게 선택한 후에, 선택된 정보 데이터를 Read 하고, 읽혀진 정보 데이터는 비휘발성 메모리 장치의 구동하는데 사용될 수 있다.
실시 예에 있어서, 비휘발성 메모리 장치의 동작할 때 필요한 초기화 조건을 설정함에 있어서, 추가 조건을 설정하거나, 비휘발성 메모리 장치를 교체 하지 않고, 사용자가 원하는 특성(성능/신뢰성)에 알맞은 조건이 정보 데이터를 통해 선택적으로 사용될 수 있다. 또한, 이러한 알맞은 조건을 변경하는데 소요되는 시간이 제거될 수 있다.
실시 예에 있어서, 정보 데이터를 선택적으로 사용하기 위해 다양한 종류의 초기화 데이터(initial data)를 On-Chip에 저장하고, 사용자는 저장된 초기화 데이터에서 사용 목적에 맞는 조건을 선택할 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장치 기술로 이용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10: 저장 장치
100: 비휘발성 메모리 장치
150: 제어 로직
200: 제어기
211: 초기화 유닛
101: 초기화 레지스터
IDR_FST: 제 1 초기화 데이터
IDR_SCD: 제 2 초기화 데이터
220: 버퍼 메모리
230: ECC 회로

Claims (10)

  1. 제 1 초기화 데이터를 저장하는 제 1 영역 및 서로 다른 제 2 초기화 데이터를 저장하는 제 2 영역들을 갖는 메타 영역;
    사용자 데이터를 저장하는 사용자 영역;
    상기 제 1 초기화 데이터를 저장하거나, 전체 혹은 일부에 상기 제 2 초기화 데이터를 업데이트하는 초기화 레지스터;
    및
    제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써, 상기 초기화 레지스터에 저장된 초기화 데이터를 이용하여 리드 동작, 프로그램 동작, 혹은 이레이즈 동작을 수행하는 제어 로직을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    파워-업 동작시 외부로부터 초기화 데이터 리드 커맨드를 수신하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 로직은,
    상기 초기화 데이터 리드 커맨드에 응답하여 상기 제 1 영역에 저장된 상기 제 1 초기화 데이터를 읽고, 상기 읽혀진 제 1 초기화 데이터를 상기 초기화 레지스터에 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 로직은,
    상기 초기화 데이터 리드 커맨드에 응답하여 상기 제 2 영역들 중에서 선택된 어느 하나의 영역의 제 2 초기화 데이터를 읽고, 상기 읽혀진 제 2 초기화 데이터를 상기 초기화 레지스터의 일부에 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제어 로직은, 상기 초기화 데이터 리드 커맨드에 응답하여 상기 제 2 영역들에 저장된 제 2 초기화 데이터를 읽고, 상기 읽혀진 제 2 초기화 데이터 중에서 어느 하나를 상기 초기화 레지스터에 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메타 영역은 복수의 워드라인들과 복수의 비트라인에 연결된 복수의 메모리 셀들을 갖는 복수의 메타 블록들을 포함하고,
    상기 복수의 메타 블록들 중에서 어느 하나는 상기 제 1 영역과 상기 제 2 영역들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 메타 영역은 복수의 워드라인들과 복수의 비트라인에 연결된 복수의 메모리 셀들을 갖는 복수의 메타 블록들을 포함하고,
    상기 복수의 메타 블록들을 중에서 적어도 2개는 상기 제 1 영역과 상기 제 2 영역들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 제어기를 갖는 저장 장치의 동작 방법에 있어서,
    전원을 공급함으로써 파워-업 동작을 수행하는 단계;
    상기 파워-업 동작에 따라 응용처를 선택하는 단계;
    상기 응용처에 따라 초기화 데이터를 읽는 단계; 및
    상기 읽혀진 초기화 데이터로 상기 비휘발성 메모리 장치의 레지스터를 설정하는 단계를 포함하고,
    상기 응용처에 따라 초기화 데이터를 읽는 단계는,
    상기 비휘발성 메모리 장치에서 코어 동작과 관련된 제 1 초기화 데이터를 읽는 단계; 및
    상기 비휘발성 메모리 장치에서 상기 응용처에 따라 상기 코어 동작에 대응하는 제 2 초기화 데이터를 읽는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 갖는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 어느 하나를 선택하는 로우 디코더;
    상기 복수의 워드라인들 중에서 선택된 워드라인과 비선택 워드라인들에 대응하는 워드라인 전압들을 제공하는 전압 발생기;
    상기 복수의 비트라인들에 연결되고, 복수의 메모리 블록들 중에서 선택된 메모리 블록의 선택된 워드라인에 연결된 메모리 셀들로부터 데이터를 읽는 페이지 버퍼들; 및
    상기 로우 디코더, 상기 전압 발생기, 상기 페이지 버퍼들을 제어하는 제어 로직을 포함하고,
    상기 복수의 메모리 블록들 중에서 적어도 하나는 제 1 초기화 데이터 저장하는 제 1 영역 및 서로 다른 제 2 초기화 데이터를 저장하는 제 2 영역들을 포함하고,
    상기 제어 로직은, 초기화 동작 요청에 따라 상기 제 1 영역에 저장된 제 1 초기화 데이터 및 상기 제 2 영역들 중에서 어느 하나에 저장된 제 2 초기화 데이터를 읽고, 상기 제 1 초기화 데이터를 초기화 레지스터에 저장하고, 상기 제 2 초기화 데이터를 상기 초기화 레지스터의 전체 혹은 일부에 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 비휘발성 메모리 장치의 동작 방법에 있어서,
    초기화 요청을 수신하는 단계;
    상기 초기화 요청에 따라 초기화 리드 동작을 수행하는 단계;
    상기 초기화 리드 동작에 따른 제 1 및 제 2 초기화 데이터를 레지스터들에 저장하는 단계;
    리드 커맨드, 프로그램 커맨드, 혹은 이레이즈 커맨드를 수신하는 단계; 및
    상기 레지스터들에 저장된 상기 제 1 및 제 2 초기화 데이터를 이용하여 상기 수신된 커맨드에 따라 동작을 수행하는 단계를 포함하고,
    상기 초기화 리드 동작은, 상기 제 1 초기화 데이터를 읽는 제 1 리드 동작과 상기 제 2 초기화 데이터를 읽는 제 2 리드 동작을 포함하는 방법.


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